JP2613507B2 - クロック再生回路 - Google Patents
クロック再生回路Info
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- JP2613507B2 JP2613507B2 JP3218111A JP21811191A JP2613507B2 JP 2613507 B2 JP2613507 B2 JP 2613507B2 JP 3218111 A JP3218111 A JP 3218111A JP 21811191 A JP21811191 A JP 21811191A JP 2613507 B2 JP2613507 B2 JP 2613507B2
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- JP
- Japan
- Prior art keywords
- recovery circuit
- clock
- clock recovery
- phase
- phase correction
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、同期クロック情報が付
加されていない非同期データを受信するために使用され
るデータモデム等内のクロック再生回路に関する。
加されていない非同期データを受信するために使用され
るデータモデム等内のクロック再生回路に関する。
【０００２】
【従来の技術】従来のこの種のクロック再生回路は、変
化点抽出回路とデジタルＰＬＬ回路とで構成されてお
り、モデム内で復調された入力ＮＲＺ(Ｎone Ｒeturn t
o Ｚero)信号から同期クロック情報を抽出し、再生用ク
ロックと該クロックに同期したＮＲＺ信号を出力する。
化点抽出回路とデジタルＰＬＬ回路とで構成されてお
り、モデム内で復調された入力ＮＲＺ(Ｎone Ｒeturn t
o Ｚero)信号から同期クロック情報を抽出し、再生用ク
ロックと該クロックに同期したＮＲＺ信号を出力する。
【０００３】図４はモデム内に使用されている従来のク
ロック再生回路のブロック構成を示し、図において、11
は変化点抽出部、12は位相比較器、13はアップ・ダウン
カウンタ、14はクロック分周器、15は位相補正部、16は
固定分周器、17はデータ同期出力部である。
ロック再生回路のブロック構成を示し、図において、11
は変化点抽出部、12は位相比較器、13はアップ・ダウン
カウンタ、14はクロック分周器、15は位相補正部、16は
固定分周器、17はデータ同期出力部である。
【０００４】次に上記従来のクロック再生回路例の動作
について説明すると、変化点抽出部11にてモデムで復調
されたＮＲＺ信号からデータの変化点を抽出し、クロッ
ク分周器14にて発生された再生クロックの位相と、位相
比較器12にて図示せざる基準クロックに対する入力デー
タ位相を逐次比較する。この場合、上記再生クロックと
入力ＮＲＺ信号との位相差(進相／遅相)に応じてアップ
・ダウンカウンタ13に対してアップカウントＵＰまたは
ダウンカウントＤownを行う。
について説明すると、変化点抽出部11にてモデムで復調
されたＮＲＺ信号からデータの変化点を抽出し、クロッ
ク分周器14にて発生された再生クロックの位相と、位相
比較器12にて図示せざる基準クロックに対する入力デー
タ位相を逐次比較する。この場合、上記再生クロックと
入力ＮＲＺ信号との位相差(進相／遅相)に応じてアップ
・ダウンカウンタ13に対してアップカウントＵＰまたは
ダウンカウントＤownを行う。
【０００５】アップ・ダウンカウンタ13にてアップ／ダ
ウンカウントした結果、ボロー又はキャリーが発生した
時点で、位相補正部15にて基準クロックのパルス幅を付
加または除去することにより固定分周器16の出力である
再生クロックを進相又は遅相して、再生クロックの位相
を入力ＮＲＺ信号に同期させるデジタルＰＬＬ動作を実
行する。
ウンカウントした結果、ボロー又はキャリーが発生した
時点で、位相補正部15にて基準クロックのパルス幅を付
加または除去することにより固定分周器16の出力である
再生クロックを進相又は遅相して、再生クロックの位相
を入力ＮＲＺ信号に同期させるデジタルＰＬＬ動作を実
行する。
【０００６】この後、本再生クロックに同期してデータ
同期出力部17により復調データ及び再生同期クロックが
出力される。
同期出力部17により復調データ及び再生同期クロックが
出力される。
【０００７】ここで本デジタルＰＬＬ回路の応答速度
は、アップ・ダウンカウンタ13の設定段数及び位相補正
部15の補正幅により決定される。すなわち、入力ＮＲＺ
信号に対して再生クロックが位相同期するまでの所要ビ
ット数(引き込みビット数)が本パラメータにより制御さ
れている。
は、アップ・ダウンカウンタ13の設定段数及び位相補正
部15の補正幅により決定される。すなわち、入力ＮＲＺ
信号に対して再生クロックが位相同期するまでの所要ビ
ット数(引き込みビット数)が本パラメータにより制御さ
れている。
【０００８】従来のクロック再生回路においては応答速
度を制御するために、アップ・ダウンカウンタ13の設定
段数を外部より切り替え制御することにより、クロック
再生回路の高速／低速引き込みモード設定を実現してい
た。
度を制御するために、アップ・ダウンカウンタ13の設定
段数を外部より切り替え制御することにより、クロック
再生回路の高速／低速引き込みモード設定を実現してい
た。
【０００９】
【発明が解決しようとする課題】上記図４で説明した従
来のクロック再生回路においては、雑音及びフェージン
グ等の影響の大きい移動通信分野への応用時に細部にわ
たる応答速度制御が不足し、初期データ入力時の引き込
み速度の高速化とデータ連続受信中の誤り率低下の防止
を両立させるのに限界があった。
来のクロック再生回路においては、雑音及びフェージン
グ等の影響の大きい移動通信分野への応用時に細部にわ
たる応答速度制御が不足し、初期データ入力時の引き込
み速度の高速化とデータ連続受信中の誤り率低下の防止
を両立させるのに限界があった。
【００１０】本発明はこのような従来の問題を解決する
ものであり、クロック再生回路の応答速度を制御するた
めに、アップダウンカウンタの設定段数と共に位相補正
部の位相補正量を同時に外部より制御可能として、デジ
タルＰＬＬ回路の応答速度数を細かく変更可能とするク
ロック再生回路を提供することを目的とする。
ものであり、クロック再生回路の応答速度を制御するた
めに、アップダウンカウンタの設定段数と共に位相補正
部の位相補正量を同時に外部より制御可能として、デジ
タルＰＬＬ回路の応答速度数を細かく変更可能とするク
ロック再生回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、アップ・ダウ
ンカウンタの設定段数と位相補正部の位相補正量を外部
より個別に制御可能とすると同時に、さらに外部より指
定された引き込みモードによって位相比較器からの位相
補正幅、つまり、アップ・ダウンカウンタへ送出する補
正カウントパルス数を切り替えるようにしたものであ
る。
ンカウンタの設定段数と位相補正部の位相補正量を外部
より個別に制御可能とすると同時に、さらに外部より指
定された引き込みモードによって位相比較器からの位相
補正幅、つまり、アップ・ダウンカウンタへ送出する補
正カウントパルス数を切り替えるようにしたものであ
る。
【００１２】
【作用】本発明によれば、クロック再生回路において外
部より、アップダウンカウンタの設定段数、位相補正部
の位相補正量、位相比較器での位相補正幅の夫々を制御
するようにしたので、これらの複合組合せにより各種の
引き込みビット数が設定でき、各種使用状態に応じて最
適な設定が可能だけでなく、状況変化時にも外部から設
定を変更するのみで引き込みモード切り替えができると
いう効果を有する。
部より、アップダウンカウンタの設定段数、位相補正部
の位相補正量、位相比較器での位相補正幅の夫々を制御
するようにしたので、これらの複合組合せにより各種の
引き込みビット数が設定でき、各種使用状態に応じて最
適な設定が可能だけでなく、状況変化時にも外部から設
定を変更するのみで引き込みモード切り替えができると
いう効果を有する。
【００１３】
【実施例】図１は本発明の一実施例のブロック構成を示
すものであり、図中、18はアップダウンカウンタ設定段
数制御信号、19は引き込みモード制御信号であり、夫
々、図示のとおりアップダウンカウンタ13，位相補正部
15及び位相比較器12に各制御信号18，19が外部から設定
できる構成となっている。なお、前記図４と同じ番号の
各部は同じものであり、その説明を省略する。
すものであり、図中、18はアップダウンカウンタ設定段
数制御信号、19は引き込みモード制御信号であり、夫
々、図示のとおりアップダウンカウンタ13，位相補正部
15及び位相比較器12に各制御信号18，19が外部から設定
できる構成となっている。なお、前記図４と同じ番号の
各部は同じものであり、その説明を省略する。
【００１４】また、本実施例は、その具体例としてデー
タ速度1200bpsのクロック再生回路の実施例について説
明する。
タ速度1200bpsのクロック再生回路の実施例について説
明する。
【００１５】本実施例では、引き込みモード制御信号19
にて、位相補正部15における位相補正量と位相比較器12
からの位相補正幅を同時に変更できるようにしており、
位相補正量を1/16相補正と、1/32相補正の２種類選択可
能とし、またこれに連動して位相補正幅を２カウントと
１カウントに設定している。
にて、位相補正部15における位相補正量と位相比較器12
からの位相補正幅を同時に変更できるようにしており、
位相補正量を1/16相補正と、1/32相補正の２種類選択可
能とし、またこれに連動して位相補正幅を２カウントと
１カウントに設定している。
【００１６】また、アップ・ダウンカウンタ13の設定段
数を３段，４段，５段の３種類選択可能とすれば、設定
モードにより所要引き込みビット数はこれらの複合組合
せにより表１のように５種類の中から選択可能となる。
数を３段，４段，５段の３種類選択可能とすれば、設定
モードにより所要引き込みビット数はこれらの複合組合
せにより表１のように５種類の中から選択可能となる。
【００１７】
【表１】
【００１８】図２は本実施例における図１の位相比較器
12の構成(1)及びその動作波形(2)を示す。図２の(1)に
おいて、21は３段構成のシフトレジスタであり、本シフ
トレジスタにて入力ＮＲＺ信号の変化点に応じて次段の
アップダウンカウンタへの位相補正パルスを図２の(2)
に示すように２パルス生成する。引き込みモード制御信
号19により、アップダウンカウンタへの送出パルス数を
＋１パルス(低速モード時)または＋２パルス(高速モー
ド時)へと切り換える。
12の構成(1)及びその動作波形(2)を示す。図２の(1)に
おいて、21は３段構成のシフトレジスタであり、本シフ
トレジスタにて入力ＮＲＺ信号の変化点に応じて次段の
アップダウンカウンタへの位相補正パルスを図２の(2)
に示すように２パルス生成する。引き込みモード制御信
号19により、アップダウンカウンタへの送出パルス数を
＋１パルス(低速モード時)または＋２パルス(高速モー
ド時)へと切り換える。
【００１９】図３は本実施例における図１の位相補正部
15の構成を示し、図において、31は６段階構成のシフト
レジスタであり、本シフトレジスタには同期クロックｆ
bの32倍の基準クロックが入力される。各シフトレジス
タ分周出力段を使用して、図示のごとく、±1/16位相補
正パルス及び±1/32位相補正パルスが発生される。この
うち位相補正が不要な場合については1/4分周出力が選
択され、後段の固定分周器(1/8分周)16から合計1/32分
周された再生クロックが出力される。
15の構成を示し、図において、31は６段階構成のシフト
レジスタであり、本シフトレジスタには同期クロックｆ
bの32倍の基準クロックが入力される。各シフトレジス
タ分周出力段を使用して、図示のごとく、±1/16位相補
正パルス及び±1/32位相補正パルスが発生される。この
うち位相補正が不要な場合については1/4分周出力が選
択され、後段の固定分周器(1/8分周)16から合計1/32分
周された再生クロックが出力される。
【００２０】ここで進相補正制御信号32が入力された場
合には、引き込みモード制御信号19の設定により−1/16
位相パルス(高速モード)または−1/32相補正パルス(低
速モード)が選択されて出力される。
合には、引き込みモード制御信号19の設定により−1/16
位相パルス(高速モード)または−1/32相補正パルス(低
速モード)が選択されて出力される。
【００２１】同様に遅相補正制御信号33が入力された場
合も、＋1/16相補正パルス(高速モード)または＋1/32相
補正パルス(低速モード)が選択出力される。
合も、＋1/16相補正パルス(高速モード)または＋1/32相
補正パルス(低速モード)が選択出力される。
【００２２】こうして本クロック再生回路における最大
所要引き込みビットは上記表１に示すように16ビットか
ら256ビットまで変更可能となり、1200bpsデータ受信時
にては、引き込み時間を13.3msから213.2msの中で選択
可能となり従来のアップダウンカウンタ設定段数を外部
より切り替え制御するのみの場合に比べ選択幅が拡大さ
れている。
所要引き込みビットは上記表１に示すように16ビットか
ら256ビットまで変更可能となり、1200bpsデータ受信時
にては、引き込み時間を13.3msから213.2msの中で選択
可能となり従来のアップダウンカウンタ設定段数を外部
より切り替え制御するのみの場合に比べ選択幅が拡大さ
れている。
【００２３】したがって例えば初期データ受信時は最高
速にてデータ引き込みを実行するため、高速引き込みモ
ードでカウンタ設定段数を３段(最大所要引き込みビッ
ト数：16ビット)とする。この後データ内のフレーム同
期パターン受信にてデータ受信の同期確立を確認した時
点で低速引き込みモードへ切り替え、カウンタ設定段数
を４段(最大所要引き込みビット数：128ビット)へ変更
してクロック再生回路の急激な同期はずれを防止して安
定したデータ受信条件を確保する。
速にてデータ引き込みを実行するため、高速引き込みモ
ードでカウンタ設定段数を３段(最大所要引き込みビッ
ト数：16ビット)とする。この後データ内のフレーム同
期パターン受信にてデータ受信の同期確立を確認した時
点で低速引き込みモードへ切り替え、カウンタ設定段数
を４段(最大所要引き込みビット数：128ビット)へ変更
してクロック再生回路の急激な同期はずれを防止して安
定したデータ受信条件を確保する。
【００２４】さらにフェージング等の影響により一時的
に受信データ誤り率が増加した場合には、検出誤り率の
程度により引き込みモード及びアップダウンカウンタ設
定段数を変更して、中間の引き込み値を設定する等、デ
ータ受信状況に応じて最適なクロック再生回路の応答速
度設定を行うことができる。
に受信データ誤り率が増加した場合には、検出誤り率の
程度により引き込みモード及びアップダウンカウンタ設
定段数を変更して、中間の引き込み値を設定する等、デ
ータ受信状況に応じて最適なクロック再生回路の応答速
度設定を行うことができる。
【００２５】
【発明の効果】以上説明したように本発明のクロック再
生回路は、従来のクロック再生回路の応答速度の変化幅
を拡大したものであり、データ受信状況によって最適な
クロック再生回路設定を実現できるという利点を有す
る。そしてクロック再生回路に応答速度設定をアップダ
ウンカウンタの設定段数と位相補正部の位相補正量の複
合組合せにて実現しているため、最小の回路追加により
各種応答速度設定が可能であるという効果を有する。
生回路は、従来のクロック再生回路の応答速度の変化幅
を拡大したものであり、データ受信状況によって最適な
クロック再生回路設定を実現できるという利点を有す
る。そしてクロック再生回路に応答速度設定をアップダ
ウンカウンタの設定段数と位相補正部の位相補正量の複
合組合せにて実現しているため、最小の回路追加により
各種応答速度設定が可能であるという効果を有する。
【図１】本発明の一実施例のブロック構成を示す図であ
る。
る。
【図２】図１位相比較器の構成(1)及びその動作波形(2)
を示す図である。
を示す図である。
【図３】図１の位相補正部の構成を示す図である。
【図４】従来のクロック再生回路のブロック構成を示す
図である。
図である。
11…変化点抽出部、 12…位相比較器、 13…アップ・
ダウンカウンタ、 14…クロック分周器、 15…位相補
正部、 16…固定分周器、 17…データ同期出力部、
18…アップ・ダウンカウンタ設定段数制御信号、 19…
引き込みモード制御信号、 21…３段シフトレジスタ、
31…６段シフトレジスタ、 32…進相補正制御信号、
33…遅相補正制御信号。
ダウンカウンタ、 14…クロック分周器、 15…位相補
正部、 16…固定分周器、 17…データ同期出力部、
18…アップ・ダウンカウンタ設定段数制御信号、 19…
引き込みモード制御信号、 21…３段シフトレジスタ、
31…６段シフトレジスタ、 32…進相補正制御信号、
33…遅相補正制御信号。
Claims (1)
- 【請求項１】 受信ＮＲＺ信号より同期クロックを再生
するクロック再生回路において、クロック同期に要する
引き込み時間を可変するために、クロック再生回路内の
応答時定数及び位相補正量を共に外部より設定するとと
もに、さらに、位相比較器からの位相補正幅を切り替え
ることを特徴とするクロック再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3218111A JP2613507B2 (ja) | 1991-08-05 | 1991-08-05 | クロック再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3218111A JP2613507B2 (ja) | 1991-08-05 | 1991-08-05 | クロック再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0541703A JPH0541703A (ja) | 1993-02-19 |
| JP2613507B2 true JP2613507B2 (ja) | 1997-05-28 |
Family
ID=16714804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3218111A Expired - Fee Related JP2613507B2 (ja) | 1991-08-05 | 1991-08-05 | クロック再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2613507B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3587201B2 (ja) * | 2002-06-12 | 2004-11-10 | 株式会社デンソー | クロック再生装置 |
| JP4607666B2 (ja) * | 2005-05-31 | 2011-01-05 | 株式会社東芝 | データサンプリング回路および半導体集積回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61248635A (ja) * | 1985-04-26 | 1986-11-05 | Nec Corp | デイジタル位相同期回路 |
| JPH0267034A (ja) * | 1988-09-01 | 1990-03-07 | Matsushita Electric Ind Co Ltd | ビット同期回路 |
| JP2656137B2 (ja) * | 1990-06-05 | 1997-09-24 | 富士通株式会社 | シンボルタイミング再生回路 |
-
1991
- 1991-08-05 JP JP3218111A patent/JP2613507B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0541703A (ja) | 1993-02-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |