JP2846337B2 - クロック再生回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば移動通信におけるバースト信号受信
時のクロックを再生するクロック再生回路に関する。

〔従来の技術〕

第７図は、再生クロックを出力する従来のクロック再
生回路（ディジタルPLL）を示す。

図において、エッジ検出回路32は入力信号31のゼロレ
ベルを検出してエッジパルスを出力する。進み／遅れ検
出回路33は、再生クロック40とエッジパルスの位相比較
を行なう。アップダウンカウンタ34は、その進み／遅れ
に対応してエッジパルスを初期値からダウンカウントあ
るいはアップカウントし、例えばカウント数Ｋすなわち
カウンタ値が０あるいは2Kに達したときに、初期値にリ
セットするとともに、可変分周回路39に対してそれぞれ
遅れ制御あるいは進み制御を行なう。

高速クロック（周波数Ｍ×Ｎ×f_CLK）38を分周する可
変分周回路39は、遅れ制御あるいは進み制御に応じて分
周比がＮ±１に設定され、固定分周比Ｍを有する分周回
路51を介して、位相制御がかけられた再生クロック（周
波数f_CLK）40が得られる。

このようなクロック再生回路では、アップダウンカウ
ンタ34のカウント数K,可変分周回路39の分周比N,分周回
路51の分周比を大きくしてクロックジッタを少なくして
いた。

〔発明が解決しようとする課題〕

ところで、基地局と多数の移動機から構成される移動
無線通信システムにおいて、通話接続のための制御信号
を伝送する場合には、多数のユーザが同一のチャネルを
共有して数百ビットのバースト制御信号を送信するラン
ダムアクセスが用いられている。このようなバースト伝
送においてジッタの少ない安定なクロックを再生しよう
とすると、従来のクロック再生回路では相当長いプリア
ブルをデータに先立って送信しなければならないので、
伝送効率の低下が避けられなかった。

また、特分割多重多元接続（TDMA）方式移動通信の基
地局でバース受信するために、長いプリアンブルが必要
となり、周波数多重多元接続（EDMA）方式に比べて伝送
効率が低下していた。

本発明は、上述した問題点を解決するものであり、短
時間では安定なクロックの再生を可能にするクロック再
生回路を提供することを目的とする。

〔課題を解決するための手段〕

第１図は、請求項１記載のクロック再生回路の原理ブ
ロック図である。

図において、ディジタルPLLを用いて入力信号に位相
同期した再生クロックを出力するクロック再生回路にお
いて、入力信号の入力開始前後の所定の期間、そのゼロ
レベル交差時に所定の制御信号を出力するリセットタイ
ミング制御手段を備え、ディジタルPLLは、制御信号の
入力により初期出力位相のリセットを行ない、再生クロ
ックに初期同期をかける初期同期制御手段を含み構成さ
れる。

第２図は、請求項２に記載のクロック再生回路の原理
ブロック図である。

図において、ディジタルPLLを用いて受信されるバー
スト信号に位相同期した再生クロックを出力するクロッ
ク再生回路において、バースト信号のバースト受信開始
タイミングおよびバースト受信終了タイミングを検出す
る制御タイミング検出手段と、再生クロックの周期に対
応した基準クロックを生成する基準クロック生成手段
と、再生クロックと基準クロックとの位相差を検出する
位相差検出手段と、バースト受信終了タイミングで検出
された位相差情報を記憶し、バースト受信開始タイミン
グでこの位相差情報が読み出されるメモリと、ディジタ
ルPLLは、メモリから読み出された位相差情報に応じ
て、再生クロックの初期手段位相を設定する初期出力位
相制御手段を含み構成される。

〔作 用〕

請求項１に記載の本発明クロック再生回路では、最初
に入力信号のゼロレベル交差を検出して、ディジタルPL
の初期同期制御手段にリセット制御をかけることにより
初期同期がとられ、次のゼロレベル交差から従来のクロ
ック再生回路と同様に、高安定なクロック再生動作に入
る。

したがって、分周比Ｍ×Ｎおよびカウント数Ｋを大き
くしても、ディジタルPLLのリセット時に入力信号にほ
ぼ同期した初期再生クロックが得られることになるの
で、短い時間で高安定なクロック同期を実現することが
できる。

請求項２に記載の本発明クロック再生回路では、バー
スト受信終了時点における再生クロックと、基準クロッ
クとの位相差を検出しメモリに記憶しておいて、次のバ
ースト受信開始時点でメモリに記憶されている位相差を
読み出して、ディジタルPLLの初期出力位相をプリセッ
トすることにより、バースト受信を重ねるごとに再生ク
ロックを短時間で安定させることができる。

すなわち、TDMA方式では、複数個のタイムスロットで
TDMAフレームを構成し、移動機は指定されたタイムスロ
ットで周期的にバースト信号を送信する。したがって、
基地局ではバースト受信となるが、一定時間ごとに信号
が受信されることになるので、前に受信されたバースト
信号の再生クロックの位相を記憶しておくことにより、
連続受信と同様に安定なクロックが再生できる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に
説明する。

第３図は、請求項１に記載のクロック再生回路の実施
例構成を示すブロック図である。

図において、入力信号（ベースバンド信号）31が入力
されるエッジ検出回路32の出力（エッジパルス）は、進
み／遅れ検出回路33の一方の入力端子、アップダウンカ
ウンタ34のエッジパルス入力端子および再生開始制御信
号発生回路35の出力（再生開始制御信号）が入力される
リセットスイッチ36を介してリセット型分周回路37のリ
セット端子に入力される。進み／遅く検出回路33の出力
（カウンタ制御信号）は、アップダウンカウンタ34の制
御端子に入力される。アップダウンカウンタ34の各出力
（進み制御信号および遅れ制御信号）は、高速クロック
38が入力される可変分周回路39の各制御端子に入力され
る。可変分周回路39の出力はリセット型分周回路37に入
力される。リセット型分周回路37から出力される再生ク
ロック40は、外部に出力されると共に、進み／遅く検出
回路33の他方の入力端子に入力される。

なお、リセットスイッチ36は再生開始制御信号により
閉じてエッジ検出回路32の出力（エッジパルス）をリセ
ット型分周回路37のリセット端子に接続する。

また、アップダウンカウンタ34は、初期値Ｋ（１以上
の整数）からアップカウントあるいはダウンカウントを
行ない、本実施例ではカウンタ値が2Kあるいは０になっ
たときに、それぞれ進み制御信号あるいは遅れ制御信号
を出力し、初期値Ｋにリセットされる構成とする。

また、リセット型分周回路37の分周比をＭ、可変分周
回路39の分周比Ｎとし、可変分周回路39は進み制御信号
あるいは遅れ制御信号が入力されたときに、それぞれ分
周比Ｎ−１、Ｎ＋１に設定する構成とする。

ここで、第１図と第３図の対応関係を示す。ディジタ
ルPLLはエッジ検出回路32、進み／遅れを検出回路33、
アップダウンカウンタ34、リセット型分周回路37および
可変分周回路39に相当し、リセットタイミング制御手段
は再生開始制御信号発生回路35およびリセットスイッチ
36に相当し、初期同期制御手段はリセット型分周回路37
に相当する。

第４図は、請求項１に対応する実施例の動作を示すタ
イミング図である。以下、第３図および第４図を参照し
て動作を説明する。

なお、第４図に示すタイミング図は、アップダウンカ
ウンタ34の初期値Ｋが「２」、可変分周回路39の分周比
Ｎが「４」、リセット型分周回路37の分周比Ｍが「４」
の場合である。

エッジ検出回路32は、入力信号31のゼロレベルを検出
してエッジパルスを出力する。進み／遅れ検出回路33
は、エッジパルスとリセット型分周回路37から出力され
る再生クロック40の位相を比較し、再生クロック40の位
相が入力信号31に対して進んでいる場合にはアップダウ
ンカウンタ34に理論レベル“1"のカウンタ制御信号を出
力してアップカウントを指示する。再生クロック40の位
相が入力信号31に対して遅れている場合には理論レベル
“0"のカウンタ制御信号を出力してダウンカウントを指
示する。

アップダウンカウンタ34は、このカウンタ制御信号に
基づいて、再生クロック40の位相が入力信号31に対して
進んでいる場合には、エッジパルスの入力に応じて初期
値２から順次ダウンカウントを行ない、再生クロック40
の位相が入力信号31に対して遅れている場合には初期値
２から順次アップカウントを行なう。

このカウンタ値が「４（＝2K）」になったときに、カ
ウンタ値は「２」にリセットされ、アップダウンカウン
タ34から進み制御信号が可変分周回路39に出力され、可
変分周回路39の分周比が「３」に設定される。カウンタ
値が「０」になったときに、カウンタ値は「２」にリセ
ットされ、アップダウンカウンタ34から遅れ制御信号可
変分周回路39に出力され、可変分周回路39の分周比が
「５」に設定される。それ以外の場合には、可変分周回
路39の分周比は「４」に設定される。

分周比「４」で動作するリセット多分周回路37は、こ
の可変分周回路39の出力を更に分周し、入力信号31に対
応した再生クロック40を出力する。

第５図は、請求項１に対応する本発明実施例の特徴と
する動作を示すタイミング図である。

再生開始制御信号発生回路35は、入力信号31の入力開
始に先立ってその出力をハイレベルとし、リセットスイ
ッチ36を閉じる。したがって、リセット型分周回路37
は、入力信号31のゼロレベル交差時のエッジパルスに応
じてリセット動作が繰り返されている。再生開始制御信
号発生回路35は、所定のタイミングでその出力をローレ
ベルとしてリセットスイッチ36を開くことにより、以
後、リセット型分周回路37は可変分周回路39の出力の分
周動作を所定の分周比「４」に応じて開始する。

すなわち、再生クロック40は入力信号31に対して最初
に初期同期がとられ、次のエッジパルスの入力から通常
のクロック再生動作に移ることができるので、同期時間
の短縮が可能になる。

第６図は、請求項２に記載のクロック再生回路の実施
例構成を示すブロック図である。

図において、入力信号31が入力されるエッジ検出回路
32の出力は、進み／遅れ検出回路33の一方の入力端子、
アップダウンカウンタ34のエッジパルス入力端子に入力
される。進み／遅れ検出回路33の出力は、アップダウン
カウンタ34の制御端子に入力される。アップダウンカウ
ンタ34の各出力（進み制御信号および遅れ制御信号）
は、高速クロックが入力される可変分周回路39の各制御
端子に入力される。可変分周回路39の出力はプリセット
型分周回路60に入力される。プリセット型分周回路60の
出力は外部に取り出されると共に、進み／遅れ検出回路
33の他方の入力端子、位相差検出回路62の一方の入力端
子に入力される。高速クロック38が入力される基準クロ
ック生成回路61の出力は位相差検出回路62の他方の入力
端子に入力される。位相差検出回路62の出力はメモリ64
に接続される。

また、入力信号31が入力されるリセット／プリセット
発生回路67から出力されるリセット信号63は、位相差検
出回路62の制御端子と、メモリ64の書き込み制御端子に
入力される。リセット／プリセット発生回路67から出力
されるプリセット信号65は、メモリ64の読み出し制御端
子と、プリセート型分周回路60のプリセット制御端子に
入力される。メモリ64の出力（プリセット位相）はプリ
セット型分周回路60のプリセット端子に入力される。

ここで、第２図と第６図の対応関係を示す、ディジタ
ルPLLはエッジ検出回路32、進み。遅れ検出回路33、ア
ップダウンカウンタ34、可変分周回路39、プリセット型
分周回路60に相当し、基準クロック生成手段は基準クロ
ック生成回路61に相当し、位相差検出手段は位相差検出
回路62に相当し、メモリはメモリ64に相当し、制御タイ
ミング検出手段はリセット／プリセット発生回路67に相
当する。

高速クロック38が基準クロック生成回路61に入力さ
れ、再生クロック40の周期に対応した基準クロックを出
力している。位相差検出回路62にて検出された基準クロ
ックと再生クロック40との位相差は、バースト受信終了
時にリセット信号63に応じてメモリ64に記憶される。次
のバースト受信開始時に、プリセット信号65に応じてメ
モリ64から前のバースト受信終了時の位相状態をプリセ
ット型分周回路60のプリセット位相として読み出し、プ
リセット型分周回路60を初期設定する。

すなわち、一つ前のバースト受信時の位相状態を初期
位置としてリセットするので、バースト受信回数が増加
するに従って安定な再生クロックが得られる。

なお、移動機のバースト送信時刻は基地去で分かって
いるので、請求項２に記載の発明（プリセット型クロッ
ク再生回路）において容易にプリセットが可能である。
また、全移動機の送信クロックは受信クロック（すなわ
ち、基地局の送信クロック）に同期させることができる
ので、基地局では送信クロックを位相差検出用の基準ク
ロックとして用いることができる。また、一番最初のバ
ースト受信では請求項１に記載の発明を利用することが
できる。

また、移動機の送信クロックが基地局クロックに同期
しない場合には、請求項１に記載の発明リセット型クロ
ック再生回路）を用いる。

また、バースト受信期間のみ本発明クロック再生回路
に信号を入力するようにすれば、従来のクロック再生回
路をそのまま用いることもできるが、移動機と基地局の
クロック周波数のずれが大きくなると長い同期時間を要
する。

〔発明の効果〕

請求項１に記載の本発明（リセット型）クロック再生
回路では、再生クロックに初期同期をかけることによ
り、入旅信号がほぼ同期した初期再生クロックを得るこ
とができる。

請求項２に記載の本発明（プリセット型）クロック再
生回路では、一定時間ごとに受信されるバースト信号の
クロック再生で、前に受信されたバースト信号の再生ク
ロックの位相を記憶しておき、初期出力位相のプリセッ
トを行なうことにより、再生クロックの同期時間が短く
なり、バースト受信を重ねるごとに安定した再生クロッ
クを得ることができる。

このように、本発明のクロック再生回路は、短いプリ
アンブルでバースト受信におけるクロック再生を安定に
行なうことができるので、伝送効率の向上を図ることが
可能となる。

【図面の簡単な説明】

第１図は請求項１の発明の原理ブロック図、 第２図は請求項２の発明の原理ブロック図、 第３図は請求項１に記載のクロック再生回路の実施例構
成ブロック図、 第４図は請求項１に対応する実施例の動作を示すタイミ
ング図、 第５図は請求項１に対応する実施例の特徴とする動作を
示すタイミング図、 第６図は請求項２に記載のクロック再生回路の実施例構
成ブロック図、 第７図は従来のクロック再生回路の構成ブロック図であ
る。 図において、 31に入力信号、 32はエッジ検出回路、 33は進み／遅れ検出回路、 34はアップダウンカウンタ、 36はリセットスイッチ、 37はリセット型分周回路、 38は高速クロック、 39は可変分周回路、 40は再生クロック、 51は分周回路、 60はプリセット型分周回路、 61は基準クロック生成回路、 62は位相差検出回路、 63はリセット信号、 64はメモリ、 65はプリセット信号、 67はリセット／プリセット発生回路である。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】ディジタルPLLを用いて入力信号に位相同
   期した再生クロックを出力するクロック再生回路におい
   て、 前記入力信号の入力開始前後の所定の期間、そのゼロレ
   ベル交差時の所定の制御信号を出力するリセットタイミ
   ング制御手段を備え、 前記ディジタルPLLは、前記制御信号の入力により初期
   出力位相のリセットを行ない、再生クロックに初期同期
   をかける初期同期制御手段を含む ことを特徴とするクロック再生回路。
2. 【請求項２】ディジタルPLLを用いて受信されるバース
   ト信号に位相同期した再生クロックを出力するクロック
   再生回路において、 前記バースト信号のバースト受信開始タイミングおよび
   バースト受信終了タイミングを検出する制御タイミング
   検出手段と、 前記再生クロックの周期に対応した基準クロックを生成
   する基準クロック生成手段と、 前記再生クロックと前記基準クロックとの位相差を検出
   する位相差検出手段と、 前記バースト受信終了タイミングで検出された位相差情
   報を記憶し、前記バースト受信開始タイミングでこの位
   相差情報が読み出されるメモリとを備え、 前記ディジタルPLLは、前記メモリから読み出された位
   相差情報に応じて、前記再生クロックの初期出力位相を
   設定する初期出力位相制御手段を含む ことを特徴とするクロック再生回路。