JP2562774B2 - 送受タイミング同期制御回路 - Google Patents
送受タイミング同期制御回路Info
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- JP2562774B2 JP2562774B2 JP4340911A JP34091192A JP2562774B2 JP 2562774 B2 JP2562774 B2 JP 2562774B2 JP 4340911 A JP4340911 A JP 4340911A JP 34091192 A JP34091192 A JP 34091192A JP 2562774 B2 JP2562774 B2 JP 2562774B2
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- timing
- transmission
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Mobile Radio Communication Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、時分割多重方式等によ
り相互にバースト通信を行う通信系において、相手局も
しくはネットワークに対し、自局の送受タイミングの速
度を同期化する場合、即ち、自局の次の送信フレームの
タイミング、および次の受信フレームのタイミングの時
間窓（自局の受信が期待される時間帯：この時間帯に受
信シンボルタイミング抽出や同期信号の検出を行う受信
系を起動する）を設定する場合に必要となるタイミング
同期制御回路の改良に関する。
り相互にバースト通信を行う通信系において、相手局も
しくはネットワークに対し、自局の送受タイミングの速
度を同期化する場合、即ち、自局の次の送信フレームの
タイミング、および次の受信フレームのタイミングの時
間窓（自局の受信が期待される時間帯：この時間帯に受
信シンボルタイミング抽出や同期信号の検出を行う受信
系を起動する）を設定する場合に必要となるタイミング
同期制御回路の改良に関する。
【０００２】
【従来の技術】時分割多重方式等によるバースト通信で
連続情報を授受する場合、送信側の連続情報である連続
送信情報に対し、これを時間軸上で圧縮したバースト情
報、及び該バースト情報を受信し時間軸でもとの連続情
報に伸張した連続受信情報の双方は、速度に関して同期
していることが必要である。上記の連続送信情報，バー
スト情報，及び連続受信情報のタイミング関係の例を図
５に示す。図５は１フレーム当り４個のスロットで構成
される４チャネル時分割多重方式の場合であって、１フ
レーム長の連続送信情報が１スロットのバースト情報に
圧縮され、再び１フレーム長の連続受信情報に伸張され
る様子を示している。なお、図中、中段のバースト情報
には、受信側に必要なバースト受信タイミング抽出用の
プリアンブル、及びバースト情報部分を識別するための
同期信号（図の斜線部分）等の、いわゆるオーバーヘッ
ド信号が一般的に付加される。また、スロットとスロッ
トの間には、当該スロットを占有する通信端末の処理遅
延の偏差や伝送遅延の偏差を許容するための無信号区間
であるカードスペースも必要である。
連続情報を授受する場合、送信側の連続情報である連続
送信情報に対し、これを時間軸上で圧縮したバースト情
報、及び該バースト情報を受信し時間軸でもとの連続情
報に伸張した連続受信情報の双方は、速度に関して同期
していることが必要である。上記の連続送信情報，バー
スト情報，及び連続受信情報のタイミング関係の例を図
５に示す。図５は１フレーム当り４個のスロットで構成
される４チャネル時分割多重方式の場合であって、１フ
レーム長の連続送信情報が１スロットのバースト情報に
圧縮され、再び１フレーム長の連続受信情報に伸張され
る様子を示している。なお、図中、中段のバースト情報
には、受信側に必要なバースト受信タイミング抽出用の
プリアンブル、及びバースト情報部分を識別するための
同期信号（図の斜線部分）等の、いわゆるオーバーヘッ
ド信号が一般的に付加される。また、スロットとスロッ
トの間には、当該スロットを占有する通信端末の処理遅
延の偏差や伝送遅延の偏差を許容するための無信号区間
であるカードスペースも必要である。
【０００３】図５に示したタイミング関係を実現する一
例として、相手局からの受信信号に同期した送受タイミ
ングを生成する場合をとりあげる。この場合に用いられ
るタイミング同期制御回路の従来の構成例を図６に示
す。図中、４１は電圧制御発振回路（ＶＣＯ）であっ
て、制御電圧入力によって制御された周波数を有する発
振波を出力する。４２は、（ＶＣＯ）４１の出力をバー
スト通信のシンボルタイミングの周波数まで分周する分
周回路、４３は受信系から与えられるシンボルタイミン
グ入力ＳＴと分周回路４２の出力との位相比較を行なう
位相比較器、４４は該位相比較器４３の出力から高調波
成分を除去するループフィルタであり、通常１次もしく
は２次の低域ろ波器（ＬＰＦ）で構成され、その出力は
ＶＣＯ４１の制御電圧入力に帰還される。４５は送受タ
イミング生成回路であって、ＶＣＯ４１の出力をクロッ
ク源とし、図５に示したフレームの構成に必要な所望の
各種送受タイミング出力ＴＯを生成し外部へ出力する。
例として、相手局からの受信信号に同期した送受タイミ
ングを生成する場合をとりあげる。この場合に用いられ
るタイミング同期制御回路の従来の構成例を図６に示
す。図中、４１は電圧制御発振回路（ＶＣＯ）であっ
て、制御電圧入力によって制御された周波数を有する発
振波を出力する。４２は、（ＶＣＯ）４１の出力をバー
スト通信のシンボルタイミングの周波数まで分周する分
周回路、４３は受信系から与えられるシンボルタイミン
グ入力ＳＴと分周回路４２の出力との位相比較を行なう
位相比較器、４４は該位相比較器４３の出力から高調波
成分を除去するループフィルタであり、通常１次もしく
は２次の低域ろ波器（ＬＰＦ）で構成され、その出力は
ＶＣＯ４１の制御電圧入力に帰還される。４５は送受タ
イミング生成回路であって、ＶＣＯ４１の出力をクロッ
ク源とし、図５に示したフレームの構成に必要な所望の
各種送受タイミング出力ＴＯを生成し外部へ出力する。
【０００４】以上の構成において，ＶＣＯ４１，分周回
路４２，位相比較器４３，ループフィルタ４４はＰＬＬ
（Ｐhase Ｌocked Ｌoop)を構成しており、受信系か
ら与えられるシンボルタイミング入力ＳＴに位相同期し
た送受タイミング出力ＴＯを得ることができる。このと
き、ＶＣＯ４１の出力周波数は、分周回路４２の分周数
をＫとおくと、ＳＴの周波数のＫ倍に設定される。
路４２，位相比較器４３，ループフィルタ４４はＰＬＬ
（Ｐhase Ｌocked Ｌoop)を構成しており、受信系か
ら与えられるシンボルタイミング入力ＳＴに位相同期し
た送受タイミング出力ＴＯを得ることができる。このと
き、ＶＣＯ４１の出力周波数は、分周回路４２の分周数
をＫとおくと、ＳＴの周波数のＫ倍に設定される。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、シンボルタイミング入力ＳＴに逐次位相
同期したＶＣＯ出力を送受タイミングの生成源としてい
るので、受信系での雑音による影響でＳＴのジッターが
大きくなった場合、送信系のタイミング生成にも少なか
らぬ影響を与えることになる。上記ジツターの影響はル
ープフィルタ４４、分周数Ｋ，ＶＣＯ４１の利得等によ
って定まるＰＬＬのループ帶域幅により可変できるが、
一般にループ帯域幅を狭くしてジッターの影響を低く抑
圧すると、同期引込の応答速度が遅くなり、系の同期確
立に時間を要するようになる。また、ループフィルタ４
４，ＶＣＯ４１等は一般にＩＣ化に不向きであり、回路
全体の小形化に限界がある等の不具合がある。
来の構成では、シンボルタイミング入力ＳＴに逐次位相
同期したＶＣＯ出力を送受タイミングの生成源としてい
るので、受信系での雑音による影響でＳＴのジッターが
大きくなった場合、送信系のタイミング生成にも少なか
らぬ影響を与えることになる。上記ジツターの影響はル
ープフィルタ４４、分周数Ｋ，ＶＣＯ４１の利得等によ
って定まるＰＬＬのループ帶域幅により可変できるが、
一般にループ帯域幅を狭くしてジッターの影響を低く抑
圧すると、同期引込の応答速度が遅くなり、系の同期確
立に時間を要するようになる。また、ループフィルタ４
４，ＶＣＯ４１等は一般にＩＣ化に不向きであり、回路
全体の小形化に限界がある等の不具合がある。
【０００６】図６の構成のＰＬＬの部分を単純にデイジ
タルＰＬＬに置き換える方法も考えられるが、シンホル
毎のサンプリングでリアルタイムに位相同期を実行する
構成であるため、送受信中のタイミング生成に影響を与
えることは回避できず、上記ジッターの問題は全く解決
できない。このことは、自局の送受タイミングを上位の
ネットワークのタイミングに同期させる場合にも同様に
に問題となる。一般にデイジタルネットワークにおける
クロック同期系は、基準クロック源の精度が極めて高い
にもかかわらず、従続同期ループの段数が多くなるにつ
れ、基準クロックから遠いループでは、ワンダリングな
どの現象により一時的に精度が下がることが知られてい
る。このため、従来の構成ではバースト通信の送信系の
タイミング精度が規格を満足しない場合も発生する。本
発明の目的は、自局の送信フレームのタイミング、およ
び次の受信フレームのタイミングの時間窓を設定する場
合に必要となるタイミング同期を行うにあたって、受信
クロックに必然的に発生するジッターの影響を回避する
ことができ、かつ、ＩＣ化が容易な送受タイミング同期
制御回路を提供することにある。
タルＰＬＬに置き換える方法も考えられるが、シンホル
毎のサンプリングでリアルタイムに位相同期を実行する
構成であるため、送受信中のタイミング生成に影響を与
えることは回避できず、上記ジッターの問題は全く解決
できない。このことは、自局の送受タイミングを上位の
ネットワークのタイミングに同期させる場合にも同様に
に問題となる。一般にデイジタルネットワークにおける
クロック同期系は、基準クロック源の精度が極めて高い
にもかかわらず、従続同期ループの段数が多くなるにつ
れ、基準クロックから遠いループでは、ワンダリングな
どの現象により一時的に精度が下がることが知られてい
る。このため、従来の構成ではバースト通信の送信系の
タイミング精度が規格を満足しない場合も発生する。本
発明の目的は、自局の送信フレームのタイミング、およ
び次の受信フレームのタイミングの時間窓を設定する場
合に必要となるタイミング同期を行うにあたって、受信
クロックに必然的に発生するジッターの影響を回避する
ことができ、かつ、ＩＣ化が容易な送受タイミング同期
制御回路を提供することにある。
【０００７】
【課題を解決するための手段】送受タイミング同期制御
回路は、バースト受信入力信号を同期基準として送受タ
イミングの同期をとるために、送受タイミング生成に必
要な処理クロック周波数のＮ倍の周波数のクロック出力
を発生するクロック発生回路と、前記クロック出力を分
周し、基準位相φ0 とφ0 を互いに１／Ｎ周期ずつ遅延
させた（Ｎ−１）個の分周位相φ1 ，φ2 ，…φN-1 を
出力するＮ分周カウンタと、外部から与えられる位相差
出力εを積算した位相オフセットΔφを出力する位相オ
フセット発生回路と、位相オフセットΔφを入力し、Δ
φの各値Δφ＝０，１，２，…Ｎ−１に対応してそれぞ
れφ0 ，φ1 ，…φN-1 をＮ者択一で選択切替えし、分
周位相出力φとして出力する切替回路とで構成される分
周位相制御回路と、該分周位相制御回路の出力を分周し
て通信上で定義される１フレームと同一周期のフレーム
タイミングクロックを得る分周回路と、該フレームタイ
ミングクロックと前記バースト受信入力信号に含まれる
同期信号を検出して得られるフレームタイミング入力の
位相差を検出する位相比較器と、該位相比較器の出力を
一時記憶し、外部から与えられるゲートタイミング信号
がオン状態のとき該一時記憶した値を前記位相差出力ε
として前記分周位相制御回路へ出力し、εを積算した位
相オフセットΔφで分周位相出力φを該分周位相制御回
路から出力させるとともに、前記ゲートタイミング信号
がオフ状態に変化したとき該一時記憶値εを０にリセッ
トする一時記憶回路と、前記分周位相制御回路の出力φ
を用いて自局の次の送信フレームのタイミングや次の受
信フレームのタイミングの時間窓出力を含む所望の送受
タイミング出力と、前記一時記憶回路に供給する前記ゲ
ートタイミング信号とを生成する送受タイミング生成回
路とを備えたことを特徴とするものである。
回路は、バースト受信入力信号を同期基準として送受タ
イミングの同期をとるために、送受タイミング生成に必
要な処理クロック周波数のＮ倍の周波数のクロック出力
を発生するクロック発生回路と、前記クロック出力を分
周し、基準位相φ0 とφ0 を互いに１／Ｎ周期ずつ遅延
させた（Ｎ−１）個の分周位相φ1 ，φ2 ，…φN-1 を
出力するＮ分周カウンタと、外部から与えられる位相差
出力εを積算した位相オフセットΔφを出力する位相オ
フセット発生回路と、位相オフセットΔφを入力し、Δ
φの各値Δφ＝０，１，２，…Ｎ−１に対応してそれぞ
れφ0 ，φ1 ，…φN-1 をＮ者択一で選択切替えし、分
周位相出力φとして出力する切替回路とで構成される分
周位相制御回路と、該分周位相制御回路の出力を分周し
て通信上で定義される１フレームと同一周期のフレーム
タイミングクロックを得る分周回路と、該フレームタイ
ミングクロックと前記バースト受信入力信号に含まれる
同期信号を検出して得られるフレームタイミング入力の
位相差を検出する位相比較器と、該位相比較器の出力を
一時記憶し、外部から与えられるゲートタイミング信号
がオン状態のとき該一時記憶した値を前記位相差出力ε
として前記分周位相制御回路へ出力し、εを積算した位
相オフセットΔφで分周位相出力φを該分周位相制御回
路から出力させるとともに、前記ゲートタイミング信号
がオフ状態に変化したとき該一時記憶値εを０にリセッ
トする一時記憶回路と、前記分周位相制御回路の出力φ
を用いて自局の次の送信フレームのタイミングや次の受
信フレームのタイミングの時間窓出力を含む所望の送受
タイミング出力と、前記一時記憶回路に供給する前記ゲ
ートタイミング信号とを生成する送受タイミング生成回
路とを備えたことを特徴とするものである。
【０００８】
（構成） 図１は本発明の一構成例を示すブロック図である。図
中、１は送受タイミング生成に必要な処理クロック周波
数ｆCLK のＮ倍の周波数のクロックＮｆCLK を発生する
クロック発生回路である。
中、１は送受タイミング生成に必要な処理クロック周波
数ｆCLK のＮ倍の周波数のクロックＮｆCLK を発生する
クロック発生回路である。
【０００９】２は位相制御分周回路であって、外部から
与えられる位相差出力εの積算量Δφに従って、上記ク
ロックＮｆCLK をＮ分周した分周出力位相Δφ0 をΔφ
だけ位相オフセットした出力位相φを出力する。３は分
周位相制御回路２の出力を分周し、フレームと同一周期
のフレームタイミングクロックＦＣを得る分周回路、４
は上記ＦＣと、外部からフレームタイミングの基準とし
て与えられる受信バースト信号のフレームタイミング入
力ＦＴとの位相差を検出する位相比較器である。本回路
はＤタイプフリップフロップのように位相差を２値化す
る回路を用いてもよいし、又、分周器３の分周出力をＦ
Ｔのタイミングでラッチする構成で位相差を多値化する
回路を用いてもよい。
与えられる位相差出力εの積算量Δφに従って、上記ク
ロックＮｆCLK をＮ分周した分周出力位相Δφ0 をΔφ
だけ位相オフセットした出力位相φを出力する。３は分
周位相制御回路２の出力を分周し、フレームと同一周期
のフレームタイミングクロックＦＣを得る分周回路、４
は上記ＦＣと、外部からフレームタイミングの基準とし
て与えられる受信バースト信号のフレームタイミング入
力ＦＴとの位相差を検出する位相比較器である。本回路
はＤタイプフリップフロップのように位相差を２値化す
る回路を用いてもよいし、又、分周器３の分周出力をＦ
Ｔのタイミングでラッチする構成で位相差を多値化する
回路を用いてもよい。
【００１０】５は一時記憶回路であって、上記位相比較
出力を一時記憶し、外部から与えられるゲートタイミン
グ信号ＧＴがオン状態のとき、該一時記憶値を前記位相
差出力εとして分周位相制御回路２へ出力するととも
に、ＧＴがオフ状態に変化したとき、一時記憶値を０に
リセットする機能を有する。このような機能はフリップ
フロップで構成されるレジスタを用いて容易に実現でき
る。６は送受タイミング生成回路であって分周位相制御
回路２の出力を用いて通信回線でのフレーム構成に必要
な所望の各種送受タイミング出力ＴＯ、および上記ゲー
トタイミング信号ＧＴを生成する。
出力を一時記憶し、外部から与えられるゲートタイミン
グ信号ＧＴがオン状態のとき、該一時記憶値を前記位相
差出力εとして分周位相制御回路２へ出力するととも
に、ＧＴがオフ状態に変化したとき、一時記憶値を０に
リセットする機能を有する。このような機能はフリップ
フロップで構成されるレジスタを用いて容易に実現でき
る。６は送受タイミング生成回路であって分周位相制御
回路２の出力を用いて通信回線でのフレーム構成に必要
な所望の各種送受タイミング出力ＴＯ、および上記ゲー
トタイミング信号ＧＴを生成する。
【００１１】
【作用】図１の構成例に基く本発明の作用を図２を用い
て次に説明する。図２は本発明の構成を時分割多重方式
のバースト通信に適用した場合の動作例のタイムチャー
トである。図中、最上段は受信信号であって、図５の場
合と同様、時分割多重数が４の場合を示している。この
とき、１フレームは、４つのバースト信号すなわち
（１），（２），（３），（４）の４スロットで構成さ
れ、各スロットには、バースト情報のほか、プリアンブ
ル，同期信号から成るオーバーヘッドが付加され、バー
スト信号間にガードスペースが設けられている。また、
図のＦＴはフレームタイミング入力、ＦＣはフレームタ
イミングクロック、ＧＴはゲートタイミング信号の動作
をそれぞれ表わしている。なお、図の最下段には分周位
相制御回路２から出力される出力φの動きを示してい
る。
て次に説明する。図２は本発明の構成を時分割多重方式
のバースト通信に適用した場合の動作例のタイムチャー
トである。図中、最上段は受信信号であって、図５の場
合と同様、時分割多重数が４の場合を示している。この
とき、１フレームは、４つのバースト信号すなわち
（１），（２），（３），（４）の４スロットで構成さ
れ、各スロットには、バースト情報のほか、プリアンブ
ル，同期信号から成るオーバーヘッドが付加され、バー
スト信号間にガードスペースが設けられている。また、
図のＦＴはフレームタイミング入力、ＦＣはフレームタ
イミングクロック、ＧＴはゲートタイミング信号の動作
をそれぞれ表わしている。なお、図の最下段には分周位
相制御回路２から出力される出力φの動きを示してい
る。
【００１２】さて、今、自局に割り当てられたスロット
を（１）とすると、スロット（１）の同期信号（図の斜
線部）を受信する毎に、その検出結果がフレームタイミ
ングＦＴとなって位相比較器４に入力される。このよう
なフレームタイミングＦＴの検出方法は公知であって、
本発明の作用の前提条件として系外で動作しているもの
とする。例えば、図７のように、受信 シンボルタイミン
グを抽出器７２で抽出し、このタイミングでサンプリン
グした受信系列と同期信号とを照合する同期信号検出回
路７１を用いて実現できる。また、図８のように、同期
信号生成回路８２からの同期信号と受信信号との相関を
相関検出回路８１で検出することにより同期信号を検出
する方法もある。位相比較器４の他方の入力は分周位相
制御回路２の出力φを分周回路３で分周することにより
得られるフレームタイミングクロックＦＣであり、図の
Ａ，Ｂの各時点でＦＴとＦＣの位相差が確定する。図の
例では、基準信号となるＦＴに対し、ＦＣの位相がＡ時
点では「遅れ」、Ｂ時点では「進み」の状態が確定して
いる。このときの位相差は一時記憶回路５にεとして記
憶され、ゲートタイミング信号ＧＴが図のａ，ｂの各時
点でオン状態になった時に分周位相制御回路２に供給さ
れる。分周位相制御回路２の内部において、Ａ時点で
「遅れ」（εは負）、及びＢ時点で「進み」（εは正）
が判定された場合、分周位相正回路２の出力φは、εを
積算したΔφが更新されるので、ａ時点で｜ε｜だけ位
相が進み、逆にｂ点で遅れるという動作を行わせること
ができるので、位相同期の負帰還制御が実行されること
がわかる。
を（１）とすると、スロット（１）の同期信号（図の斜
線部）を受信する毎に、その検出結果がフレームタイミ
ングＦＴとなって位相比較器４に入力される。このよう
なフレームタイミングＦＴの検出方法は公知であって、
本発明の作用の前提条件として系外で動作しているもの
とする。例えば、図７のように、受信 シンボルタイミン
グを抽出器７２で抽出し、このタイミングでサンプリン
グした受信系列と同期信号とを照合する同期信号検出回
路７１を用いて実現できる。また、図８のように、同期
信号生成回路８２からの同期信号と受信信号との相関を
相関検出回路８１で検出することにより同期信号を検出
する方法もある。位相比較器４の他方の入力は分周位相
制御回路２の出力φを分周回路３で分周することにより
得られるフレームタイミングクロックＦＣであり、図の
Ａ，Ｂの各時点でＦＴとＦＣの位相差が確定する。図の
例では、基準信号となるＦＴに対し、ＦＣの位相がＡ時
点では「遅れ」、Ｂ時点では「進み」の状態が確定して
いる。このときの位相差は一時記憶回路５にεとして記
憶され、ゲートタイミング信号ＧＴが図のａ，ｂの各時
点でオン状態になった時に分周位相制御回路２に供給さ
れる。分周位相制御回路２の内部において、Ａ時点で
「遅れ」（εは負）、及びＢ時点で「進み」（εは正）
が判定された場合、分周位相正回路２の出力φは、εを
積算したΔφが更新されるので、ａ時点で｜ε｜だけ位
相が進み、逆にｂ点で遅れるという動作を行わせること
ができるので、位相同期の負帰還制御が実行されること
がわかる。
【００１３】注目すべきことは、負帰還制御を実行する
タイミングである。ＧＴのオン状態が当該受信信号のス
ロット（スロット（１））が終了した後のガードスペー
スで与えられていることである。このようにＧＴのタイ
ミングを与えることにより、送受信中の送受タイミング
生成に影響を与えることのない同期を可能にしている。
即ち、従来のアナログＰＬＬもしくはデイジタルＰＬＬ
を用いる構成におけるリアルタイム位相同期とは全く異
なる間欠的なオフライン処理による位相同期が実現でき
る。
タイミングである。ＧＴのオン状態が当該受信信号のス
ロット（スロット（１））が終了した後のガードスペー
スで与えられていることである。このようにＧＴのタイ
ミングを与えることにより、送受信中の送受タイミング
生成に影響を与えることのない同期を可能にしている。
即ち、従来のアナログＰＬＬもしくはデイジタルＰＬＬ
を用いる構成におけるリアルタイム位相同期とは全く異
なる間欠的なオフライン処理による位相同期が実現でき
る。
【００１４】次に、図１に示した本発明の一つの構成要
素となる分周位相制御回路２の詳細について説明する。
図３は分周位相制御回路２の一構成例を示し、図４はそ
の動作説明図である。図３において、２１は、ＮｆCLK
をＮ分周し、フリーランの基準分周位相φ0 と、φ0 を
１／Ｎ周期ずつ遅延させた（Ｎ−１）個の分周位相φ
1 ，φ2 ，…，φN-1 とを出力するＮ分周カウンタであ
って、リングカウンタやジョンソンカウンタ等の循環形
カウンタを用いて容易に実現できる。２２は、εを入力
し積算した位相オフセットΔφを出力する位相オフセッ
ト発生回路である。εは基準位相（ＦＴ）と帰還位相
（ＦＣ）の比較結果であり、例えば、進み，遅れの２値
判定の場合、ε＝＋１，−１でもよいし、ε＝＋０．
１，−０．１でもよい。位相オフセット発生回路２２
は、逐次、これを積算して、現在出力している位相オフ
セットΔφを更新する。２３は位相オフセットΔφを入
力し、Δφの各値Δφ＝０，１，２，…Ｎ−１に対応し
て、それぞれφ0 ，φ1 ，…φN-1 をＮ者択一で選択切
替えし出力する切替回路である。
素となる分周位相制御回路２の詳細について説明する。
図３は分周位相制御回路２の一構成例を示し、図４はそ
の動作説明図である。図３において、２１は、ＮｆCLK
をＮ分周し、フリーランの基準分周位相φ0 と、φ0 を
１／Ｎ周期ずつ遅延させた（Ｎ−１）個の分周位相φ
1 ，φ2 ，…，φN-1 とを出力するＮ分周カウンタであ
って、リングカウンタやジョンソンカウンタ等の循環形
カウンタを用いて容易に実現できる。２２は、εを入力
し積算した位相オフセットΔφを出力する位相オフセッ
ト発生回路である。εは基準位相（ＦＴ）と帰還位相
（ＦＣ）の比較結果であり、例えば、進み，遅れの２値
判定の場合、ε＝＋１，−１でもよいし、ε＝＋０．
１，−０．１でもよい。位相オフセット発生回路２２
は、逐次、これを積算して、現在出力している位相オフ
セットΔφを更新する。２３は位相オフセットΔφを入
力し、Δφの各値Δφ＝０，１，２，…Ｎ−１に対応し
て、それぞれφ0 ，φ1 ，…φN-1 をＮ者択一で選択切
替えし出力する切替回路である。
【００１５】図４は、Ｎ分周カウンタ２１のＮ個の分周
位相φ0 ，φ1 ，…φN-1 の相互の位相関係を示すタイ
ムチャートである。図に示したように、互いに隣接する
分周位相は１／Ｎ周期（２π／Ｎラジアン）ずつずれた
関係にある。従って、切替回路２２の出力φは次式
位相φ0 ，φ1 ，…φN-1 の相互の位相関係を示すタイ
ムチャートである。図に示したように、互いに隣接する
分周位相は１／Ｎ周期（２π／Ｎラジアン）ずつずれた
関係にある。従って、切替回路２２の出力φは次式
【数１】 φ＝〔φ0 ＋Δφ〕modN ……（１） （但し〔・〕modNはＮを法とする演算） を満足する関係にあり、φi が選ばれているときの位相
オフセットΔφは図示の通りである。このΔφを制御量
とすることにより、Ｎ分周された分周出力の位相φ0 を
Δφだけ位相オフセットした出力位相φが得られるるこ
とがわかる。
オフセットΔφは図示の通りである。このΔφを制御量
とすることにより、Ｎ分周された分周出力の位相φ0 を
Δφだけ位相オフセットした出力位相φが得られるるこ
とがわかる。
【００１６】以上の図２の例は、自局が相手局からの受
信信号に同期した送受タイミングを生成する場合である
が、他の例として上位のネットワークのタイミングに同
期させる場合も全く同様であって、このとき図２のフレ
ームタイミング入力ＦＴはネットワークから自局宛に与
えられることになる。この場合、本発明の構成では、ネ
ットワークのタイミングの精度が一時的に低下しても、
バースト信号の送受信中は同期系が負帰還閉ループ構成
ではなく、完全に自局のクロック発生回路１の周波数精
度に依存した開ループ構成で動作するのでバースト通信
上の規格を満足させることが容易である。
信信号に同期した送受タイミングを生成する場合である
が、他の例として上位のネットワークのタイミングに同
期させる場合も全く同様であって、このとき図２のフレ
ームタイミング入力ＦＴはネットワークから自局宛に与
えられることになる。この場合、本発明の構成では、ネ
ットワークのタイミングの精度が一時的に低下しても、
バースト信号の送受信中は同期系が負帰還閉ループ構成
ではなく、完全に自局のクロック発生回路１の周波数精
度に依存した開ループ構成で動作するのでバースト通信
上の規格を満足させることが容易である。
【００１７】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、相手局もしくは上位のネットワークに対し、雑
音や相手局のタイミング精度に依存しない送受信タイミ
ング生成が可能であるとともに、これを実現する上で、
ＩＣ化，低消費電力化，小形化が容易であるという利点
がある。
よれば、相手局もしくは上位のネットワークに対し、雑
音や相手局のタイミング精度に依存しない送受信タイミ
ング生成が可能であるとともに、これを実現する上で、
ＩＣ化，低消費電力化，小形化が容易であるという利点
がある。
【図１】本発明の一構成例図である。
【図２】本発明の動作を説明するタイムチャートであ
る。
る。
【図３】本発明の部分詳細図である。
【図４】本発明の部分動作を説明するタイムチャートで
ある。
ある。
【図５】本発明を適用するＴＤＭＡフレームの構成例図
である。
である。
【図６】従来の構成例図である。
【図７】
従来の同期信号検出回路例図である。
【図８】
従来の同期信号検出回路例図である。
１ クロック発生回路 ２ 分周位相制御回路 ３ 分周回路 ４ 位相比較器 ５ 一時記憶回路 ６ 送受タイミング生成回路 ２１ Ｎ分周カウンタ ２２ 位相オフセット発生回路 ２３ 切替回路 ４１ ＶＣＯ ４２ 分周回路 ４３ 位相比較器 ４４ ループフィルタ ４５ 送受タイミング生成回路７１ 同期信号検出回路 ７２ 受信シンボルタイミング抽出器 ８１ 相関検出回路 ８２ 同期信号生成回路
Claims (1)
- 【請求項１】 バースト受信入力信号を同期基準として
送受タイミングの同期をとるために、 送受タイミング生成に必要な処理クロック周波数のＮ倍
の周波数のクロック出力を発生するクロック発生回路
と、 前記クロック出力を分周し、基準位相φ0 とφ0 を互い
に１／Ｎ周期ずつ遅延させた（Ｎ−１）個の分周位相φ
1 ，φ2 ，…φN-1 を出力するＮ分周カウンタと、外部
から与えられる位相差出力εを積算した位相オフセット
Δφを出力する位相オフセット発生回路と、位相オフセ
ットΔφを入力し、Δφの各値Δφ＝０，１，２，…Ｎ
−１に対応してそれぞれφ0 ，φ1 ，…φN-1 をＮ者択
一で選択切替えし、分周位相出力φとして出力する切替
回路とで構成される分周位相制御回路と、 該分周位相制御回路の出力を分周して通信上で定義され
る１フレームと同一周期のフレームタイミングクロック
を得る分周回路と、 該フレームタイミングクロックと前記バースト受信入力
信号に含まれる同期信号を検出して得られるフレームタ
イミング入力との位相差を検出する位相比較器と、 該位相比較器の出力を一時記憶し、外部から与えられる
ゲートタイミング信号がオン状態のとき該一時記憶した
値を前記位相差出力εとして前記分周位相制御回路へ出
力し、εを積算した位相オフセットΔφで分周位相出力
φを該分周位相制御回路から出力させるとともに、前記
ゲートタイミング信号がオフ状態に変化したとき該一時
記憶値εを０にリセットする一時記憶回路と、 前記分周位相制御回路の出力φを用いて自局の次の送信
フレームのタイミングや次の受信フレームのタイミング
の時間窓出力を含む所望の送受タイミング出力と、前記
一時記憶回路に供給する前記ゲートタイミング信号とを
生成する送受タイミング生成回路とを備え、前記ゲート
タイミング信号は、自局のバースト通信時間以外の時間
帯 にオン状態に設定するように構成されたことを特徴と
する送受タイミング同期制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4340911A JP2562774B2 (ja) | 1992-11-30 | 1992-11-30 | 送受タイミング同期制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4340911A JP2562774B2 (ja) | 1992-11-30 | 1992-11-30 | 送受タイミング同期制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06224874A JPH06224874A (ja) | 1994-08-12 |
| JP2562774B2 true JP2562774B2 (ja) | 1996-12-11 |
Family
ID=18341444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4340911A Expired - Lifetime JP2562774B2 (ja) | 1992-11-30 | 1992-11-30 | 送受タイミング同期制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2562774B2 (ja) |
-
1992
- 1992-11-30 JP JP4340911A patent/JP2562774B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06224874A (ja) | 1994-08-12 |
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Legal Events
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