JPS6247235A - 同期引込み装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明のオＩ」用分野〕 本発明は、角びＭびに、すなわちバースト状に到来する
シリアルデータの受信機に係わり、特に、該シリアルデ
ータ中の情報データを抽出するために、該シリアルデー
タ中のビット同期信号に同期したサンプリングクロック
を発生する同期引込み装置に関する。

〔発明の背景〕

伝送効率を高めるために、複数種類のデータを同一チャ
ンネルで伝送することが行なわれる。たとえば、無線電
話システムにおいては、通話期間以外では、チャンネル
が空になることがら、通話の合間に所望データをこのチ
ャンネルで伝送できる。かかるデータとしては、セルラ
無勝機がある基地局に対する受信領域から他の基地局に
対する受信領域へ移ったときのセルラ無線機のチャンネ
ル切換えのためのデータ、電話番号を表わすデータなど
がある。このような伝送方式においては、通話によって
途切れることになるから、データはシリアルに並列され
た一連のビットパルスからなり（かかるデータをシリア
ルデータという）、パ−スト状に（飛び飛びに）伝送さ
れる。

このように、飛び飛びに伝送されるシリア化デー。

りを受信する受信機においては、このシリアルか一タか
ら情報データを抽出して処理するために、このシリアル
データに同期したサンプリングクロックを形成する必要
があり、しかも、このサンプリングクロックは弛び飛び
に受信されるシリアルデータ毎に同期しなければならな
い。

このために、第５図（ａ）に示すように、各シリアルデ
ータＡ毎にビット同期信号Ｓ１が付加されている。なお
、ＩＤは情報データである。このビット同期信号Ｓ１は
シリアルデータの先頭に付加され、第５図（ｂ）に示す
ように、充分に多いｎ個の一定周期の一連のパルスで構
成されている。受信機では、このビット同期信号に同期
したサンプリングクロックを形成し、これでもってシリ
アルデータＡからの情報データの抽出や処理全行なう。

かかるサンプリングクロックを形成するための同期引込
み装置は、ビット同期信号ＳＹとサンプリングクロック
との位相差を検出し、この位相差でもってサンプリング
クロックの位相を補正するようにしたＰ　Ｌ　Ｌ　（フ
ェーズ・ロック令ループ）ヲ用いるのが一般的であり、
このＰ　Ｌ　Ｌには、アナログ処理を行なうアナログＰ
ＬＬとディジタル処理を行なうディジタルＰＬ′Ｌとが
ある。

アナログＰＬＬによる同期引込み装置においては、この
アナログＰ　Ｌ　Ｌ　ｆ：ｔｒｓ成する素子の精度や温
度特性などにより、処理動作に誤差が生ずることがあり
、これによってサンプリングクロックが正確にビット同
期信号Ｓアに同期しなくなると、シリ、アルデータから
情報データを正しく抽出することができなくなるから、
形成されるサンプリングクロックの位相調整が必要とな
るという欠点がある。

これに対して、ディジタルｌ’ＬＬによる同期引込み装
置は、全てディジタル処理が行なわれているために、素
子の精度や温度時性などによって影脣されることがない
。しかし、従来は、サンプリングクロックのジッタを少
なくするために、サンプリングクロックの１波長当りの
位相の変化波を大きくすることができないようにしてい
る。そこで、受信されたシリアルデータ中のビット同期
信号ＳＴとサンプリングクロックとの位相差が太きいと
、サンプリングクロックの位相をわずかずつ変化させて
ビット同期信号ＳＹの位相に合わせなければならず、こ
のために、同期引込み時間が非常に長くなるという欠点
があった。

この欠点を解消するために、リセットパルスによって強
制的にサンプリングクロックの位相をビット同期イｍ号
Ｓ１に同期させるようにした同期引込み装置が提案され
た。これを第６図によって説明するが、同図はその同期
引込み装置を示すブロック図であって、１は入力端子、
２は位相比較器。

３はディジタルフィルタ、４はデコーダ、５はプログラ
マブルカウンタ、６は発振器、７はＢ　Ｐ　Ｆ（バント
パスフィルタ）、８はレベル検出器、、　　９はリセッ
トパルス発生器、１０は出力端子である。

第６図において、シリアルデータへのうちのビット同期
信号ＳＹは入力端子１から入力され、、位相比較器２．
ＢｒＦ３およびリセットパルス発生器９に供給される。

また、発振器６が発生する基準パルスφ、はプログラマ
ブルカウンタ５に供給される。プログラマブルカウンタ
５は可変分周器であり、これによって分周された基準パ
ルスφ、は、サンプリングクロックＤとして、出力端子
１０および位相比較器２に供給される。

位相比較器２は、ビット同期信号ＳＹが供給されると、
このビット同期信号Ｓｙに対するサンプリングクロッ、
りＤの位相遅れや位相進みを検出し、位相遅れの場合に
は位相遅れパルスφｔを、位相進みの場合には位相進み
パルスφＰを夫々出力する。ディジタルフィルタ３はア
ップダウンカラ／りであって、位相遅れパルスφｔをア
ップカウントして位相進みパルスφ、をダウンカウント
し、一定数カウントアツプする毎に位相遅れ信号を、一
定数カウントダウンする毎に位相進み信号を夫々発生す
る。

デコーダ４はプログラマブルカウンタ５の最大カウント
値を設定して分周比を設定するものであり、ディジタル
フィルタ３かも位相遅れ信号あるいは位相進み信号が供
給されると、プログラマブルカウンタ５の分局比を変化
させる。

このように、プログラマブルカウンタ５０分局比がデコ
ーダによって変化すると、サンプリングクロックＤの練
り返し周波数が変化する。これによってサンプリングク
ロックＤの繰り返し周波数をビット同期信号ＳＴのパル
スの繰り返し周波数に一致させるのである。ビット同ル
」信号ＳＹの期間が終ると、デコーダ４によるプログラ
マブルカウンタ５０分局比は固定する。

サンプリングクロックｌ）の位相をビット回期毎号Ｓｉ
に同期させるために、プログラマブルカウンタ５はリセ
ットパルス発生器９からのリセットパルスＣでリセット
されるが、このリセットパルスＣの形成動作を第７図の
タイミングチャートを用いて説明する。なお、同図にお
いて、夫々の信号には第６図で対応するイぎ号に付した
符号をつけている。

入力端子１からのビット回期毎号ＳＹはＢ　Ｐ　ｉＩ”
　７を通過し、レベル検出器８で整泥されてビット同期
信号Ｓアの平均レベルに応じた検出信号ＢがＷ力されろ
。リセットパルス発生器９は、レベル検出器８から検出
信号Ｂが供給されると、その後の最初に供給されるビッ
ト同期信号ＳＴを形成するパルスの立上りエツジでリセ
ットパルスＣを発生する。

このリセットパルスＣでン゛ログラマブルカウンタ５が
リセットされるために、サンプリングクロックＤの立上
りエツジがビット同ル」信号８ｙ′ｆ：ｍ成するいずれ
かのパルスの立上りエツジに一致する。

８１４７図では、サンプリングクロックＤの立上りエツ
ジがビット同期信号ＳＴの２番目のパルスの立上り、エ
ツジに一致するように、サンプリングクロックＤが位相
制御された場合金示している。

以上のように、プログラマブルカウンタ５の分局比がデ
コーダ４によって変化し、また、このプログラマブルカ
ウンタ５がリセットパルス発生器９からのリセットパル
スＣによってリセットされることで、出力癩子１０にビ
ット回期毎号Ｓ、に同期したサンプリングクロックＤが
得られ、しかも。

このリセットによって強制的にサンプリングクロックＤ
の位相が任意の大きさで変化されるものであるから、迅
速の同期引込みがなされるのである。

ところで、かかる従来の同期引込み装置は、ビット同期
信号Ｓ１のいずれかのパルスの立上りエツジを検出し、
この立上りエツジに合うようにサンプリングクロックの
位相を変化させるものであるから、第８図に示すように
、入力されたビット同期信号がジッタを含むと、とのジ
ッタに応じたタイミングでリセットパルスＣが発生し、
これによってサンプリングクロックＤの位相が決められ
てしまうことになる。このために、第８図に示すように
、ビット同期信号ＳＹのジッタ量が大きいパルスの立上
りエツジでリセットパルスＣが発生−１７＋と、サンプ
リングクロックＤがシリアルデータ人中の情報データＩ
Ｄ（餓５図）ビットパルス列に全く位相同期しなくなる
。

このように、入力されるシリアルデータＡのビット同期
信号ＳＹが有するジッタによってサンプリングクロック
Ｄの位相が影響を受け、高速引込み効果が得られないと
いう問題があった。同様にして、ビット同期信号ＳＹ中
にノイズがおると、これによってもサンプリングクロッ
クりの位相が影響を受けることになる。

〔発明の目的〕

本発明の目的は、上記従来技術の欠点を除き。

シリアルデータ中のビット同期信号が有するジッタやノ
イズの影響を低減し、サンプリングクロックを該ビット
同期信号に迅速かつ確実に同期させることができるよう
にした同期引込み装ｗ’を提供するにある。

〔発明の概要〕

この目的を達成するために１本発明は、ビット同期信号
とサンプリングクロックとを各パルス毎に順次位相比較
し、これによって順次得られる位相差を被数１園分平均
化して、該ビット同期信号に含まれるジッタやノイズに
よる影響を低減した平均位相差１ｃ得、該平均位相差に
応じて該サンプリングクロックの位相を変化させるよう
にした点に％徴がある。

〔発明の実施例〕

以下、本発明の実施例を図面によって説明する。

第１図は本発明による同期引込み装置の一実施例を示す
ブロック図であって、１１はゲート、１２はインバータ
、１３はカウンタ、１４は位相差検出器、１５はア／ド
ゲート、１６は積算器、１７はレジスタ、１８はリセッ
トパルス発生器であり、第３図に対応する部分には同一
符号をつけて重複する説明を省略する。

第１図において、入力端子１からビット同期イロ号Ｓ丁
が供給されると、第６図で先に説明したように、レベル
検出器８は検出信号Ｂを出力する。たとえば、Ｒ−８型
ンリツプフロツプからなるゲート１１は、この検出イハ
′号Ｂを受けると、リセットパルス発生器１８からリセ
ットパルス（４−受ｆｆルまでの期間デコーダ４の出力
を停止させる。これにより、プログラマブルカウンタ５
は、リセットパルスＣによってリセットされるまでは、
固有の分周比が設定される。このために、７゛ログラマ
ブルカウンタ５がリセットパルスＣでリセットされるま
での期間では、サンプリングクロックＤの繰返し周波数
と位相は、ビット同期信号Ｓ１の夫々と異なるが、一定
に保持される。しかし、この期間、デコーダ４は、ディ
ジタルフィルタ３からの位相進み信号あるいは位相遅れ
信号により、プログラマブルカウンタ５の設定すべき分
周比のデータを形成するための動作を行なっている。

次Ｋ、リセットパルスＣの形成動作を第２図のタイミン
グチャートを用いて説明する。

ビット同期信号ＳＹとサンプリングクロックＤとは位相
差検出器１４にも供給される。この位相差検出器１４は
、ｆＩ：、とえばＲ−８型フリツプフロツプからなり、
サンプリングクロックＤの立上りエツジで立上り、次の
ビット同期信号Ｓ１の立上りエツジで立下がるパルスを
形成する。このパルスの時間幅はビット同期信号ＳＹの
立上りエツジに対するサンプリングクロックＤの位相差
を表わすものであり、このパルスを位相差信号Ｅという
ことにする。

位相差信号Ｅはゲート信号としてアントゲ−トド５に供
給され、そのパルス期間発振器６からの基準パルスφ、
がア／トゲ−）１５を通過する。し庭がって、位相差信
号Ｅの１パルス期間にアンドゲート１５を通過する基準
パルスφ１の数は、ビット同期信号とサンプリングクロ
ックＤとの位相差に応じた値である。

アンドゲート１５の出力信号Ｆ”は積算器１６に供給さ
れる。積算器１６はアップカウンタからなり、レベル検
出器８からの検出信号Ｂの立上りエツジでリセットされ
、アントゲ−）１５を通過した基準パルスφ、毎にアラ
フカラントする。位相差検出器１４から位相差信号Ｅが
出力される毎に、積算器１６はアンドゲート１５を通過
した基準パルスφ、ヲ１哨次アップカウントするから、
ビット同期信号ＳＹが入力されて後、位相差検出器１４
で出力された位相差信号Ｅのパルス幅に応じた値が積損
されることになる。この槓積器１６の槓積値Ｎはレジス
タ１７に供給される。

一方、ゲート１１の出力はインバータ１２で反転され、
信号Ｇとしてカウンタ１３に供給される。

これにより、ゲート１１に検出信号Ｂが供給されてから
（すなわち、ビット同Ｍ信号Ｓアが入力されてから）リ
セットパルス発生器１８がリセットパルスＣを発生する
までの期間だけ、カウンタ１３け動作状態となる。カウ
ンタ１３は、動作を開始すると、プログラマブルカラ／
り５がらのサンプリングクロックＤをカウントし、９１
園目のサンプリングクロックＤが供給された時点（すな
わち７．９１園目のサンプリングクロックＤの立上りエ
ツジ）で出力信号Ｈを発生する。

この信号Ｈはレジスタ１７とリセットパルス発生器１８
とに供給される。レジスタ１７はこの信号Ｈの立上りエ
ツジで積積器１６の＃を積値Ｎを取り込んで保持する。

カウンタ１３が動作を開始して９個のサンプリングクロ
ックＤが供給された時点までには、位相差検出回路１４
から８回位相差信号Ｅが出力されるから、レジスタ１７
には、これら８個の位相差信号Ｅのパルス幅の合計幅を
表わす槓積値Ｎ、が保持されることになる。

レジスタ１７はこの積積値Ｎ１を１／８倍して出力する
。これは位相差検出器１４で検出される８個の位相差信
号Ｅの平均のパルス幅を表わしており、また、ビット同
期信号ＳＹとサンプリングクロックＤの平均位相差を表
わしている。このように、棟積値Ｎ８を１／８倍する方
法としては、たとえは、この槓Ｍ値Ｎｌｌの下位３ピツ
）ｋＬｌき、レジスタ１７から積算値Ｎ、を下位方向に
３ビツトシフトするように取り出せはよい。

レジスタ１７から出力される平均位相差の値（以下、平
均位相差値という）Ｎ、けりセットパルス発生器１８に
供給され、サンプリングクロックＤの立上りエツジから
この平均位相差値Ｎ１に相当する時間だけ遅れてリセッ
トパルスＣが形成される。

このリセットパルスＣはプログラマプルカウンタ５ｆｆ
：リセツトし、サンプリングクロックＤの位相を平均位
相差値に相当する時間だけ遅らせる。

これによって、サンプリングクロックＤの位相はシリア
ルデータＡのビット同期信号の位相に合わせられる。

また、リセットパルスＣはゲート１１にも供給され、そ
の出力信号が反転してデコーダ４がらデータを出力させ
るとともに、カウンタ１３の動作を狭止する。これによ
り、サンプリングクロックＤの縁り返し周波数がビット
同期信号Ｓ□の繰り返し周波数に合うように、プログラ
マブルカウンタ５０分周比が設定される。すなわち、リ
セットパルスＣが発生したときには、デコーダ４にはプ
ログラマブルカウンタ５に設定すべき分周比のデータが
得られており、プログラマブルカウンタ５は、リセット
パルスＣによってリセットされるのをほぼ同情に、デコ
ーダ４の出力データによって所定の分局比が設定される
。

このように、サンプリングクロックＤとビット同期信号
ＳＹとの平均の位相差によってサンプリングクロックＤ
の位相を制御するものであるから、ビット同期信号ＳＹ
にジッタやノイズが會まれていても、上記平均の位相差
はこれらによる影響が低減され、これらにほとんど影響
されることなくサンプリングクロックＤはビット同期信
号Ｓマに同期する。

第３図は第１図におけるリセットパルス発生器の一具体
例を示すブロック図であって、１９はゲート信号発生器
、２０はアンドゲート、２１はカウンタ、２２は比較器
である。

第４図は第３図の各部の信号のタイミングチャートであ
り、第３図での信号に対応する信号には同一符号をつけ
ている。

第３図および第４図において、ゲート信号発生器１９は
、カウンタ１３　（ｍ１図）の出力信号Ｈとプログラム
カウンタ５（第１図）からサンプリングクロックＤが供
給され、信号１１の立上りエツジ（時刻１．）後の最初
のサンプリングクロック１）の立上りエツジ（時刻１．
　）で立上がるゲート信号■を出力する。このゲート信
号Ｉはアンドゲート２０に供給され、これによって、発
振器６（第１図）からの基準パルスφ、がアンドゲート
２０を通ってカウンタ２１に供給される。カウンタ２１
はこの基準パルスφ、をカウントし、そのカウント値は
比較器２２でレジスタ１７（第１図）からの平均位相差
値ＮＢと比較される。

カウンタ２１のカウント値は基準パルスφ１が供給され
るとともに増加し、このカウント値と平均位相差値Ｎ８
とが一致すると（時刻ｔ３）、比較器２２はリセットパ
ルスＣを発生する。このリセットパルスＣの発生タイミ
ングは、サンプリングクロックＤの立上りエツジよりも
平均位相差値ＩＮＭに相当する期間遅れており、したが
って、サンプリングクロックＤの立上りよりも入力され
るシリアルデータＡのビット同期信号とサンプリングク
ロックＤとの平均位相差だけ遅れている。この結果、こ
のリセットパルスＣでプログラマブルカウンタ５（第１
図）をリセットすることにより、ビット同期信号５ｒｖ
ｃ言まれるジッタやノイズに影響されることなく、サン
プリングクロックＤはビット同期信号ＳＹに位相同期す
る。

比較器２２で発生したリセットパルスＣは、また、ゲー
ト信号発生器１９およびカウンタ２１に供給されてこれ
らをリセットする。これにより、次にカウンタ１３（第
１図）の出力（ｉｔ号Ｈがゲート信号発生器１９に供給
されるまで、リセットパルス発生器１８は動作を停止す
る。

なお、この実施例においては、レジスタ１７からリセッ
トパルス発生器１８に供給される平均位相差値を、位相
差検出器１４から得られる８個の位相差信号Ｅのパルス
幅の合計に応じた値の平均値としたが１本発明はこれだ
けに限るものではない。この平均位相差値をより多くの
位相差信号Ｅから得ることにより、ビット同期信号ＳＹ
に含まれるジッタやノイズの形番がより低減されること
はいうまでもない。

〔発明の効果〕

以上説明したように、本発明によれば、１１次検出され
るビット同期４汀号とサンプリングクロックとの位相差
の平均値を用いて該サンプリングクロックの位相側斜を
行なうものであるから、該ビット同期信号に含まれるジ
ッタやノイズによる影響が大幅に低減され、該サンプリ
ングクロックを迅速かつ確実に該ビット同期信号に同期
させることができ、上記従来技術の欠点を除いて俊れた
機能の同期引込み装置を提供することができる。

【図面の簡単な説明】

第１図は本発明による同期引込み装置の一実施例を示す
ブロック図、第２図はその動作説明のためのタイミング
チャート、第３図は第１図におけるリセットパルス発生
器の一具体例を示すブロック図、第４図はその動作説明
のためのタイミングチャート、第５図はバースト状のシ
リアルデータの一例を示す説明図、第６図は従来の同期
引込み装置の一例を示すブロック図、第７図および第８
図はその動作説明のためのタイミングチャートである。 １・・・・・・シリアルデータ入力端子、５・・・・・
・プログラマブルカウンタ、６・・・・・・発振器、１
０・・・・・・サンプリングクロック出力端子、１３・
・・・・・カウンタ。 １４・・・・・・位相差検出器、１５・・・・・・アン
ドゲート。 １６・・・・・・積算器、１７・・・・・・レジスタ、
１８・・・・・・　リセットパルス発生器。 代理人　弁理士　武　顕次部（ほか１名）牙　ｌ因 牙２図 φＳ　　　　′　” 牙３図 牙４図 ｒ、ｔ２ｔ３ 才５図 Ｙ 牙６図

Claims (2)

【特許請求の範囲】
1. （１）シリアルデータ中の一連のパルスからなるビット
   同期信号に同期したサンプリングクロックを発生する同
   期引込み装置において、該ビット同期信号と該サンプリ
   ングクロックとの位相差を検出する位相差検出手段と、
   該位相差検出手段で順次検出される複数個の検出値の平
   均値を形成する位相差平均化手段と、該平均値によって
   前記サンプリングクロックの位相を補正する位相補正手
   段とを有することを特徴とする同期引込み装置。
2. （２）特許請求の範囲第（１）項において、前記位相差
   平均化手段は、前記位相差検出手段で順次検出される複
   数個の検出値を積算する積算手段と、該積算手段からの
   積算値を複数分の１倍する割算手段とからなることを特
   徴とする同期引込み装置。