JPH0614639B2

JPH0614639B2 - 同期引込み装置

Info

Publication number: JPH0614639B2
Application number: JP60185867A
Authority: JP
Inventors: 隆一池田; 貞二岡本
Original assignee: Hitachi Image Information Systems Inc; Hitachi Ltd
Current assignee: Hitachi Image Information Systems Inc; Hitachi Ltd
Priority date: 1985-08-26
Filing date: 1985-08-26
Publication date: 1994-02-23
Anticipated expiration: 2009-02-23
Also published as: JPS6247235A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、飛び飛びに、すなわちバースト状に到来する
シリアルデータの受信機に係わり、特に、該シリアルデ
ータ中の情報データを抽出するために、該シリアルデー
タ中のビット同期信号に同期したサンプリングクロック
を発生する同期引込み装置に関する。

〔発明の背景〕

伝送効率を高めるために、複数種類のデータを同一チャ
ンネルで伝送することが行なわれる。たとえば、無線電
話システムにおいては、通話期間以外では、チャンネル
が空になることから、通話の合間に所望データをこのチ
ャンネルで伝送できる。かかるデータとしては、セルラ
無線機がある基地局に対する受信領域から他の基地局に
対する受信領域へ移ったときのセルラ無線機のチャンネ
ル切換えのためのデータ、電話番号を表わすデータなど
がある。このような伝送方式においては、通話によって
途切れることになるから、データはシリアルに並列され
た一連のビットパルスからなり（かかるデータをシリア
ルデータという）、バースト状に（飛び飛びに）伝送さ
れる。

このように飛び飛びに伝送されるシリアルデータを受信
する受信機においては、このシリアルデータから情報デ
ータを抽出して処理するために、このシリアルデータに
同期したサンプリングクロックを形成する必要があり、
しかも、このサンプリングクロックは飛び飛びに受信さ
れるシリアルデータ毎に同期しなければならない。

このために、第５図(a)に示すように、各シリアルデー
タＡ毎にビット同期信号Ｓ_Ｙが付加されている。なお、
ＩＤは情報データである。このビット同期信号Ｓ_Ｙはシ
リアルデータの先頭に付加され、第５図(b)に示すよう
に、充分に多いｎ個の一定周期の一連のパルスで構成さ
れている。受信機では、このビット同期信号に同期した
サンプリングクロックを形成し、これでもってシリアル
データＡからの情報データの抽出や処理を行なう。

かかるサンプリングクロックを形成するための同期引込
み装置は、ビット同期信号S_Yとサンプリングクロックと
の位相差を検出し、この位相差でもってサンプリングク
ロックの位相を補正するようにしたＰＬＬ（フェーズ・
ロック・ループ）を用いるのが一般的であり、このＰＬ
Ｌには、アナログ処理を行なうアナログＰＬＬとディジ
タル処理を行なうディジタルＰＬＬとがある。

アナログＰＬＬによる同期引込み装置においては、この
アナログＰＬＬを構成する素子の精度や温度特性などに
より、処理動作に誤差が生ずることがあり、これによっ
てサンプリングクロックが正確にビット同期信号S_Yに同
期しなくなると、シリアルデータ４から情報データを正
しく抽出することができなくなるから、形成されるサン
プリングクロックの位相調整が必要となるという欠点が
ある。

これに対して、ディジタルＰＬＬによる同期引込み装置
は、全てディジタル処理が行なわれているために、素子
の精度や温度特性などによって影響されることがない。
しかし、従来は、サンプリングクロックのジッタを少な
くするために、サンプリングクロックの１波長当りの位
相の変化量を大きくすることができないようにしてい
る。そこで、受信されたシリアルデータ中のビット同期
信号S_Yとサンプリングクロックとの位相差が大きいと、
サンプリングクロックの位相をわずかずつ変化させてビ
ット同期信号S_Yの位相に合わせなければならず、このた
めに、同期引込み時間が非常に長くなるという欠点があ
った。

この欠点を解消するために、リセットパルスによって強
制的にサンプリングクロックの位相をビット同期信号S_Y
に同期させるようにした同期引込み装置が提案された。
これを第６図によって説明するが、同図はその同期引込
み装置を示すブロック図であって、１は入力端子，２は
位相比較器，３はディジタルフィルタ，４はデコーダ，
５はプログラマブルカウンタ，６は発振器，７はＢＰＦ
（バントパスフィルタ），８はレベル検出器，９はリセ
ットパルス発生器，１０は出力端子である。

第６図において、シリアルデータＡのうちのビット同期
信号S_Yは入力端子１から入力され、位相比較器２，ＢＰ
Ｆ７およびリセットパルス発生器９に供給される。ま
た、発振器６が発生する基準パルスφ_sはプログラマブ
ルカウンタ５に供給される。プログラマブルカウンタ５
は可変分周器であり、これによって分周された基準パル
スφ_sは、サンプリングクロックＤとして、出力端子１
０および位相比較器２に供給される。

位相比較器２は、ビット同期信号S_Yが供給されると、こ
のビット同期信号S_Yに対するサンプリングクロックＤの
位相遅れや位相進みを検出し、位相遅れの場合には位相
遅れパルスφ_lを、位相進みの場合には位相進みパルス
φ_pを夫々出力する。ディジタルフィルタ３はアップダ
ウンカウンタであって、位相遅れパルスφ_lをアップカ
ウントして位相進みパルスφ_pをダウンカウントし、一
定数カウントアップする毎に位相遅れ信号を、一定数カ
ウントダウンする毎に位相進み信号を夫々発生する。

デコーダ４はプログラマブルカウンタ５の最大カウント
値を設定して分周比を設定するものであり、ディジタル
フィルタ３から位相遅れ信号あるいは位相進み信号が供
給されると、プログラマブルカウンタ５の分周比を変化
させる。

このように、プログラマブルカウンタ５の分周比がデコ
ーダによって変化すると、サンプリングクロックＤの繰
り返し周波数が変化する。これによってサンプリングク
ロックＤの繰り返し周波数をビット同期信号S_Yのパルス
の繰り返し周波数に一致させるのである。ビット同期信
号S_Yの期間が終ると、デコーダ４によるプログラマブル
カウンタ５の分周比は固定する。

サンプリングクロックＤの位相をビット同期信号S_Yに同
期させるために、プログラマブルカウンタ５はリセット
パルス発生器９からのリセットパルスＣでリセットされ
るが、このリセットパルスＣの形成動作を第７図のタイ
ミングチャートを用いて説明する。なお、同図におい
て、夫々の信号には第６図で対応する信号に付した符号
をつけている。

入力端子１からのビット同期信号S_YはＢＰＥ７を通過
し、レベル検出器８で整流されてビット同期信号S_Yの平
均レベルに応じた検出信号Ｂが出力される。リセットパ
ルス発生器９は、レベル検出器８から検出信号Ｂが供給
されると、その後の最初に供給されるビット同期信号S_Y
を形成するパルスの立上りエッジでリセットパルスＣを
発生する。このリセットパルスＣでプログラマブルカウ
ンタ５がリセットされるために、サンプリングクロック
Ｄの立上りエッジがビット同期信号S_Yを構成するいずれ
かのパルスの立上りエッジに一致する。第７図では、サ
ンプリングクロックＤの立上りエッジがビット同期信号
S_Yの２番目のパルスの立上りエッジに一致するように、
サンプリングクロックＤが位相制御された場合を示して
いる。

以上のように、プログラマブルカウンタ５の分周比がデ
コーダ４によって変化し、また、このプログラマブルカ
ウンタ５がリセットパルス発生器９からのリセットパル
スＣによってリセットされることで、出力端子１０にビ
ット同期信号S_Yに同期したサンプリングクロックＤが得
られ、しかも、このリセットによって強制的にサンプリ
ングクロックＤの位相が任意の大きさで変化されるもの
であるから、迅速の同期引込みがなされるのである。

ところで、かかる従来の同期引込み装置は、ビット同期
信号S_Yのいずれかのパルスの立上りエッジを検出し、こ
の立上りエッジに合うようにサンプリングクロックの位
相を変化させるものであるから、第８図に示すように、
入力されたビット同期信号がジッタを含むと、このジッ
タに応じたタイミングでリセットパルスＣが発生し、こ
れによってサンプリングクロックＤの位相が決められて
しまうことになる。このために、第８図に示すように、
ビット同期信号S_Yのジッタ量が大きいパルスの立上りエ
ッジでリセットパルスＣが発生すると、サンプリングク
ロックＤがシリアルデータＡ中の情報データＩＤ（第５
図）ビットパルス列に全く位相同期しなくなる。

このように、入力されるシリアルデータＡのビット同期
信号S_Yが有するジッタによってサンプリングクロックＤ
の位相が影響を受け、高速引込み効果が得られないとい
う問題があった。同様にして、ビット同期信号S_Y中にノ
イズがあると、これによってもサンプリングクロックＤ
の位相が影響を受けることになる。

〔発明の目的〕

本発明の目的は、上記従来技術の欠点を除き、シリアル
データ中のビット同期信号が有するジッタやノイズの影
響を低減し、サンプリングクロックを該ビット同期信号
に迅速かつ確実に同期させることができるようにした同
期引込み装置を提供するにある。

〔発明の概要〕

この目的を達成するために、本発明は、発振器からの基
準パルスを可変分周器で分周してサンプリングクロック
とし、該サンプリングクロックとシリアルデータに付加
されているビット同期信号とのパルス毎の位相関係に応
じて該可変分周器の分周比を制御し、該サンプリングク
ロックをビット同期信号に周波数同期させ、また、該サ
ンプリングクロックと該ビット同期信号とのパルス毎の
位相差を複数個分平均化して、該ビット同期信号に含ま
れるジッタやノイズによる影響を低減した平均位相差を
得、該平均位相差に応じたタイミングで該可変分周器を
リセットすることにより、該該サンプリングクロックを
該ビット同期信号に位相同期させる。

〔発明の実施例〕

以下、本発明の実施例を図面によって説明する。

第１図は本発明による同期引込み装置の１実施例を示す
ブロック図であって、１１はゲート，１２はインバー
タ，１３はカウンタ，１４は位相差検出器，１５はアン
ドゲート，１６は積算器，１７はレジスタ，１８はリセ
ットパルス発生器であり、第３図に対応する部分には同
一符号をつけて重複する説明を省略する。

第１図において、入力端子１からビット同期信号S_Yが供
給されると、第６図で先に説明したように、レベル検出
器８は検出信号Ｂを出力する。たとえば、Ｒ−Ｓ型フリ
ップフロップからなるゲート１１は、この検出信号Ｂを
受けると、リセットパルス発生器１８からリセットパル
スＣを受けるまでの期間デコーダ４の出力を停止させ
る。これにより、プログラマブルカウンタ５は、リセッ
トパルスＣによってリセットされるまでは、固有の分周
比が設定される。このために、プログラマブルカウンタ
５がリセットパルスＣでリセットされるまでの期間で
は、サンプリングクロックＤＫ繰返し周波数と位相は、
ビット同期信号S_Yの夫々と異なるが、一定に保持され
る。しかし、この期間、デコーダ４は、ディジタルフィ
ルタ３からの位相進み信号あるいは位相遅れ信号によ
り、プログラマブルカウンタ５の設定すべき分周比のデ
ータを形成するための動作を行なっている。

次に、リセットパルスＣの形成動作を第２図のタイミン
グチャートを用いて説明する。

ビット同期信号S_YとサンプリングクロックＤとは位相差
検出器１４にも供給される。この位相差検出器１４は、
たとえばＲ−Ｓ型フリップフロップからなり、サンプリ
ングクロックＤの立上りエッジで立上り、次のビット同
期信号S_Yの立上りエッジで立上り、次のビット同期信号
S_Yの立上りエッジで立下がるパルスを形成する。このパ
ルスの時間幅はビット同期信号S_Yの立上りエッジに対す
るサンプリングクロックＤの位相差を表わすものであ
り、このパルスを位相差信号Ｅということにする。

位相差信号Ｅはゲート信号としてアンドゲート１５に供
給され、そのパルス期間発振器６からの基準パルスφ_s
がアンドゲート１５を通過する。したがって、位相差信
号Ｅの１パルス期間にアンドゲート１５を通過する基準
パルスφ_ｓの数は、ビット同期信号とサンプリングクロ
ックＤとの位相差に応じた値である。

アンドゲート１５の出力信号Ｆは積算器１６に供給され
る。積算器１６はアップカウンタからなり、レベル検出
器８からの検出信号Ｂの立上りエッジでリセットされ、
アンドゲート１５を通過した基準パルスφ_s毎にアップ
カウントする。位相差検出器１４から位相差信号Ｅが出
力される毎に、積算器１６はアンドゲート１５を通過し
た基準パルスφ_sを順次アップカウントするから、ビッ
ト同期信号S_Yが入力されて後、位相差検出器１４で出力
された位相差信号Ｅのパルス幅に応じた値が積積される
ことになる。この積積器１６の積積値Ｎはレジスタ１７
に供給される。

一方、ゲート１１の出力はインバータ１２で反転され、
信号Ｇとしてカウンタ１３に供給される。これにより、
ゲート１１に検出信号Ｂが供給されてから（すなわち、
ビット同期信号S_Yが入力されてから）リセットパルス発
生器１８がリセットパルスＣを発生するまでの期間だ
け、カウンタ１３は動作状態となる。カウンタ１３は、
動作を開始すると、プログラマブルカウンタ５からのサ
ンプリングクロックＤをカウントし、９個目のサンプリ
ングクロックＤが供給された時点（すなわち、９個目の
サンプリングクロックＤの立上りエッジ）で出力信号Ｈ
を発生する。

この信号Ｈはレジスタ１７とリセットパルス発生器１８
とに供給される。レジスタ１７はこの信号Ｈの立上りエ
ッジで積積器１６の積積値Ｎを取り込んで保持する。カ
ウンタ１３が動作を開始して９個のサンプリングクロッ
クＤが供給された時点までには、位相差検出回路１４か
ら８回位相差信号Ｅが出力されるから、レジスタ１７に
は、これら８個の位相差信号Ｅのパルス幅の合計幅を表
わす積積値N_Rが保持されることになる。

レジスタ１７はこの積積値N_Rを1/8倍して出力する。こ
れは位相差検出器１４で検出される８個の位相差信号Ｅ
の平均のパルス幅を表わしており、また、ビット同期信
号S_YとサンプリングクロックＤの平均位相差を表わして
いる。このように、積積値N_Rを1/8倍する方法として
は、たとえば、この積算値N_Rの下位３ビットを除き、レ
ジスタ１７から積算値N_Rを下位方向に３ビットシフトす
るように取り出せばよい。

レジスタ１７から出力される平均位相差の値（以下、平
均位相差値という）はリセットパルス発生器１８に供給され、サンプリング
クロックＤの立上りエッジからこの平均位相差値に相当する時間だけ遅れてリセットパルスＣが形成され
る。

このリセットパルスＣはプログラマブルカウンタ５をリ
セットし、サンプリングクロックＤの位相を平均位相差
値に相当する時間だけ遅らせる。これによって、サンプ
リングクロックＤの位相はシリアルデータＡのビット同
期信号の位相に合わせられる。

また、リセットパルスＣはゲート１１にも供給され、そ
の出力信号が反転してデコーダ４からデータを出力させ
るとともに、カウンタ１３の動作を禁止する。これによ
り、サンプリングクロックＤの繰り返し周波数がビット
同期信号S_Yの繰り返し周波数に合うように、プログラマ
ブルカウンタ５の分周比が設定される。すなわち、リセ
ットパルスＣが発生したときには、デコーダ４にはプロ
グラマブルカウンタ５に設定すべき分周比のデータが得
られており、プログラマブルカウンタ５は、リセットパ
ルスＣによってリセットされるのをほぼ同時に、デコー
ダ４の出力データによって所定の分周比が設定される。

このように、サンプリングクロックＤとビット同期信号
S_Yとの平均の位相差によってサンプリングクロックＤの
位相を制御するものであるから、ビット同期信号S_Yにジ
ッタやノイズが含まれていても、上記平均の位相差はこ
れらによる影響が低減され、これらにほとんど影響され
ることなくサンプリングクロックＤはビット同期信号S_Y
に同期する。

第３図は第１図におけるリセットパルス発生器の一具体
例を示すブロック図であって、１９はゲート信号発生
器，２０はアンドゲート，２１はカウンタ，２２は比較
器である。

第４図は第３図の各部の信号のタイミングチャートであ
り、第３図での信号に対応する信号には同一符号をつけ
ている。

第３図および第４図において、ゲート信号発生器１９
は、カウンタ１３（第１図）の出力信号Ｈとプログラム
カウンタ５（第１図）からサンプリングクロックＤが供
給され、信号Ｈの立上りエッジ（時刻t₁）後の最初のサ
ンプリングクロックＤの立上りエッジ（時刻t₂）で立上
がるゲート信号Ｉを出力する。このゲート信号Ｉはアン
ドゲート２０に供給され、これによって、発振器６（第
１図）からの基準パルスφ_sがアンドゲート２０を通っ
てカウンタ２１に供給される。カウンタ２１はこの基準
パルスφ_sをカウントし、そのカウント値は比較器２２
でレジスタ１７（第１図）からの平均位相差値と比較される。

カウンタ２１のカウント値は基準パルスφ_sが供給され
るとともに増加し、このカウント値と平均位相差値とが一致すると（時刻t₃）、比較器２２はリセットパル
スＣを発生する。このリセットパルスＣの発生タイミン
グは、サンプリングクロックＤの立上りエッジよりも平
均位相差値に相当する期間遅れており、したがって、サンプリング
クロックＤの立上りよりも入力されるシリアルデータＡ
のビット同期信号とサンプリングクロックＤとの平均位
相差だけ遅れている。この結果、このリセットパルスＣ
てプログラマブルカウンタ５（第１図）をリセットする
ことにより、ビット同期信号S_Yに含まれるジッタやノイ
ズに影響されることなく、サンプリングクロックＤはビ
ット同期信号S_Yに位相同期する。

比較器２２で発生したリセットパルスＣは、また、ゲー
ト信号発生器１９およびカウンタ２１に供給されてこれ
らをリセットする。これにより、次にカウンタ１３（第
１図）の出力信号Ｈがゲート信号発生器１９に供給され
るまで、リセットパルス発生器１８は動作を停止する。

なお、この実施例においては、レジスタ１７からリセッ
トパルス発生器１８に供給される平均位相差値を、位相
差検出器１４から得られる８個の位相差信号Ｅのパルス
幅の合計に応じた値の平均値としたが、本発明はこれだ
けに限るものではない。この平均位相差値をより多くの
位相差信号Ｅから得ることにより、ビット同期信号S_Yに
含まれるジッタやノイズの影響がより低減されることは
いうまでもない。

〔発明の効果〕以上説明したように、本発明によれば、発振器からの基
準パルスを分周してサンプリングクロックを生成する可
変分周器の分周比を、該サンプリングクロックと順次検
出されるビット同期信号の各ビットとの位相関係に応じ
て変化されるから、該サンプリングクロックの周波数を
該ビット同期信号の周波数に迅速かつ確実に同期させる
ことができるし、また、該ビット同期信号と該サンプリ
ングクロックとの位相差の平均値に応じたタイミングで
該可変分周器をリセットするものであるから、該ビット
同期信号に含まれるジッタやノイズに影響されることな
く、該サンプリングクロックの位相を迅速かつ確実に該
ビット同期信号の位相に同期させることができるもので
あって、シリアルデータがバースト状に到来し、到来す
る各シリアルデータ毎に周波数や位相が異なっていて
も、夫々のシリアルデータに周波数、位相が同期したサ
ンプリングクロックを迅速かつ確実に得ることができ
る。

【図面の簡単な説明】

第１図は本発明による同期引込み装置の一実施例を示す
ブロック図，第２図はその動作説明のためのタイミング
チャート，第３図は第１図におけるリセットパルス発生
器の一具体例を示すブロック図，第４図はその動作説明
のためのタイミングチャート，第５図はバースト状のシ
リアルデータの一例を示す説明図，第６図は従来の同期
引込み装置の一例を示すブロック図，第７図および第８
図はその動作説明のためのタイミングチャートである。１……シリアルデータ入力端子，５……プログラマブル
カウンタ，６……発振器，１０……サンプリングクロッ
ク出力端子，１３……カウンタ，１４……位相差検出
器，１５……アンドゲート，１６……積算器，１７……
レジスタ，１８……リセットパルス発生器。

フロントページの続き (56)参考文献特開昭54−105905（ＪＰ，Ａ) 特開昭53−82102（ＪＰ，Ａ) 特開昭56−36249（ＪＰ，Ａ) 特公昭60−10468（ＪＰ，Ｂ２) 特公昭60−2815（ＪＰ，Ｂ２)

Claims

【特許請求の範囲】

【請求項１】バースト状に順次到来するシリアルデータ
毎に、該シリアルデータの直前に付加されているｎ（但
し、ｎは正の整数）個のパルスからなるビット同期信号
から、該シリアルデータのサンプリングクロックを再生
する同期引込み装置であって、基準パルスを発生する発振器と、該基準パルスを分周し、該サンプリングクロックを発生
する可変分周器と、該ビット同期信号の各パルスを該サンプリングクロック
と位相比較し、これらの位相関係に応じて該可変分周器
の分周比を変化させるための分周比制御手段と、該ビット同期信号の開始から各パルス毎に該サンプリン
グクロックとの位相差を検出し、該ビット同期信号のｍ
周期分（但し、ｍ≦ｎ）の該位相差の平均値を検出する
平均位相差検出手段と、該ビット同期信号の入力があってからｍ番目の該サンプ
リングクロックよりも該平均位相差検出手段からの平均
値に応じた時間遅れたタイミングでのみ、リセットパル
スを発生するリセットパルス発生器とを有し、該リセットパルスによって該可変分周器をリセ
ットすることにより、該サンプリングクロックを該ビッ
ト同期信号に位相同期させ、かつ、該分周比制御手段に
よって該可変分周器の分周比を変化させることにより、
該サンプリングクロックを該ビット同期信号に周波数同
期させることを特徴とする同期引込み装置。
【請求項２】特許請求の範囲第(1)項において、前記分周比制御手段は、前記リセットパルスのタイミン
グで前記可変分周器の分周比を前記位相関係に応じて変
化させることを特徴とする同期引込み装置。