JP2982860B2 - クロック抽出回路 - Google Patents
クロック抽出回路Info
- Publication number
- JP2982860B2 JP2982860B2 JP8097862A JP9786296A JP2982860B2 JP 2982860 B2 JP2982860 B2 JP 2982860B2 JP 8097862 A JP8097862 A JP 8097862A JP 9786296 A JP9786296 A JP 9786296A JP 2982860 B2 JP2982860 B2 JP 2982860B2
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- JP
- Japan
- Prior art keywords
- circuit
- synchronization
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- clock
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はクロック抽出回路に
関し、特に入力デジタル信号から該入力デジタル信号に
同期したクロック信号を抽出するデジタルＰＬＬ回路を
備えたクロック抽出回路に関するものである。
関し、特に入力デジタル信号から該入力デジタル信号に
同期したクロック信号を抽出するデジタルＰＬＬ回路を
備えたクロック抽出回路に関するものである。
【０００２】
【従来の技術】従来のこの種のクロック抽出回路の構成
を図５に示す。図５において、このクロック抽出回路
は、データ入力信号を受けて特定のパターンを検出する
パターン検出回路３１と、このパターン検出回路３１か
らの検出出力に基づいてデジタルＰＬＬ回路３２のＱ値
を低値あるいは高値に設定する可変Ｑ回路３３とを備え
ている。一般にこの種のクロック抽出回路では、パター
ン検出回路３１が特定のパターンを検出するまではテジ
タルＰＬＬのＱ値を低くして、同期引込み時間を短縮さ
せ、検出したときにはＱ値を高くして同期保持能力を向
上させている。
を図５に示す。図５において、このクロック抽出回路
は、データ入力信号を受けて特定のパターンを検出する
パターン検出回路３１と、このパターン検出回路３１か
らの検出出力に基づいてデジタルＰＬＬ回路３２のＱ値
を低値あるいは高値に設定する可変Ｑ回路３３とを備え
ている。一般にこの種のクロック抽出回路では、パター
ン検出回路３１が特定のパターンを検出するまではテジ
タルＰＬＬのＱ値を低くして、同期引込み時間を短縮さ
せ、検出したときにはＱ値を高くして同期保持能力を向
上させている。
【０００３】この様な動作原理に基づくクロック抽出回
路としては、例えば特開平５−１５２９４２号公報に、
特定のパターンを検出するまではデジタルＰＬＬのＱ値
を低くして同期引込み時間を短縮させ、検出したときに
はＱ値を高くして同期保持能力を向上させる技術が開示
されている。
路としては、例えば特開平５−１５２９４２号公報に、
特定のパターンを検出するまではデジタルＰＬＬのＱ値
を低くして同期引込み時間を短縮させ、検出したときに
はＱ値を高くして同期保持能力を向上させる技術が開示
されている。
【０００４】
【発明が解決しようとする課題】従来のデジタルＰＬＬ
回路のＱ値を低値あるいは高値に制御するクロック抽出
回路では、デジタルＰＬＬ回路のＱ値を高値とし安定し
たクロック抽出を行っている状態でも、入力デジタル信
号に１あるいは０への極端な偏りがあった場合には、デ
ジタルＰＬＬ回路の同期外れの発生する可能性があると
いう問題が生ずる。
回路のＱ値を低値あるいは高値に制御するクロック抽出
回路では、デジタルＰＬＬ回路のＱ値を高値とし安定し
たクロック抽出を行っている状態でも、入力デジタル信
号に１あるいは０への極端な偏りがあった場合には、デ
ジタルＰＬＬ回路の同期外れの発生する可能性があると
いう問題が生ずる。
【０００５】本発明の課題は、伝送される情報に１ある
いは０への極端な偏りの発生する可能性がある通信シス
テムにおいても、クロック信号を迅速かつ安定に抽出可
能なクロック抽出回路を提供することである。
いは０への極端な偏りの発生する可能性がある通信シス
テムにおいても、クロック信号を迅速かつ安定に抽出可
能なクロック抽出回路を提供することである。
【０００６】
【課題を解決するための手段】本発明によれば、入力デ
ジタル信号から該入力デジタル信号に同期したクロック
信号を抽出するデジタルＰＬＬ回路を含んだ構成のクロ
ック抽出回路であって、前記入力デジタル信号から伝送
情報に先立ち伝送されビットレベルでの同期を確立する
ための同期パターンを検出した時点で、同期情報として
パルスを発生する同期パターン検出手段と、この同期情
報を入力して前記デジタルＰＬＬ回路のＱ値制御を行う
Ｑ値制御手段と、前記入力デジタル信号から伝送情報の
開始位置を指定するために伝送されるシステム固有のパ
ターンであるＵＷ（ＵｎｉｑｕｅＷｏｒｄ）を検出した
時点で、ＵＷ情報としてパルスを発生するＵＷ検出手段
を有し、前記ＵＷの検出後は前記デジタルＰＬＬ回路の
同期処理を停止させ、安定したクロック抽出を行うこと
を特徴とするクロック抽出回路が得られる。
ジタル信号から該入力デジタル信号に同期したクロック
信号を抽出するデジタルＰＬＬ回路を含んだ構成のクロ
ック抽出回路であって、前記入力デジタル信号から伝送
情報に先立ち伝送されビットレベルでの同期を確立する
ための同期パターンを検出した時点で、同期情報として
パルスを発生する同期パターン検出手段と、この同期情
報を入力して前記デジタルＰＬＬ回路のＱ値制御を行う
Ｑ値制御手段と、前記入力デジタル信号から伝送情報の
開始位置を指定するために伝送されるシステム固有のパ
ターンであるＵＷ（ＵｎｉｑｕｅＷｏｒｄ）を検出した
時点で、ＵＷ情報としてパルスを発生するＵＷ検出手段
を有し、前記ＵＷの検出後は前記デジタルＰＬＬ回路の
同期処理を停止させ、安定したクロック抽出を行うこと
を特徴とするクロック抽出回路が得られる。
【０００７】
【０００８】
【０００９】
【作用】入力デジタル信号から１及び０の繰返しパター
ンで構成される同期用パターンを検出する以前は、デジ
タルＰＬＬ回路のＱ値を低くして同期引込み時間を短縮
する。入力デジタル信号から一定長の同期用パターンを
検出した場合は、デジタルＰＬＬ回路のＱ値を高くして
同期保持能力を向上させ安定したクロック抽出を行う。
同期用のパターンに続いて伝送されるＵＷを検出した場
合は、デジタルＰＬＬ回路の同期処理を停止させ、以降
は同位相のクロックを出力する。このことにより、入力
デジタル信号に１あるいは０への極端な偏りが存在する
場合でも、デジタルＰＬＬ回路の同期外れが発生するこ
となく安定したクロックを出力することができる。
ンで構成される同期用パターンを検出する以前は、デジ
タルＰＬＬ回路のＱ値を低くして同期引込み時間を短縮
する。入力デジタル信号から一定長の同期用パターンを
検出した場合は、デジタルＰＬＬ回路のＱ値を高くして
同期保持能力を向上させ安定したクロック抽出を行う。
同期用のパターンに続いて伝送されるＵＷを検出した場
合は、デジタルＰＬＬ回路の同期処理を停止させ、以降
は同位相のクロックを出力する。このことにより、入力
デジタル信号に１あるいは０への極端な偏りが存在する
場合でも、デジタルＰＬＬ回路の同期外れが発生するこ
となく安定したクロックを出力することができる。
【００１０】
【発明の実施の形態】以下、図面を参照して本発明の一
実施の形態について詳細に説明する。図１は、本発明の
一実施の形態におけるクロック抽出回路の構成を示した
ブロック図である。入力デジタル信号はデジタルＰＬＬ
回路１へ入力されてクロック成分が抽出され、この抽出
クロック信号に基づき波形整形回路２により入力デジ夕
ル信号が波形整形され出力されることは、上記従来技術
（図５参照）と同様である。このデジタルＰＬＬ回路１
のＱ値及びデジタルＰＬＬ回路１の同期処理を自動的に
制御するために、以下の機能が付加されている。
実施の形態について詳細に説明する。図１は、本発明の
一実施の形態におけるクロック抽出回路の構成を示した
ブロック図である。入力デジタル信号はデジタルＰＬＬ
回路１へ入力されてクロック成分が抽出され、この抽出
クロック信号に基づき波形整形回路２により入力デジ夕
ル信号が波形整形され出力されることは、上記従来技術
（図５参照）と同様である。このデジタルＰＬＬ回路１
のＱ値及びデジタルＰＬＬ回路１の同期処理を自動的に
制御するために、以下の機能が付加されている。
【００１１】すなわち、入力デジタル信号は同期パター
ン検出回路３において１及び０の繰返しパターンで構成
される同期用パターンが検出され、検出したタイミング
に同期した同期情報が生成される。この同期情報はＱ値
制御回路４に入力され、デジタルＰＬＬ回路１のＱ値の
高低制御がなされる。すなわち、Ｑ値制御回路４に同期
情報が入力される以前は、デジタルＰＬＬ回路１のＱ値
を低く設定し、同期引込み時間を短縮させる。Ｑ値制御
回路４に同期情報が入力された時点でデジタルＰＬＬ回
路１のＱ値を高く設定し、同期保持能力を向上させる。
ン検出回路３において１及び０の繰返しパターンで構成
される同期用パターンが検出され、検出したタイミング
に同期した同期情報が生成される。この同期情報はＱ値
制御回路４に入力され、デジタルＰＬＬ回路１のＱ値の
高低制御がなされる。すなわち、Ｑ値制御回路４に同期
情報が入力される以前は、デジタルＰＬＬ回路１のＱ値
を低く設定し、同期引込み時間を短縮させる。Ｑ値制御
回路４に同期情報が入力された時点でデジタルＰＬＬ回
路１のＱ値を高く設定し、同期保持能力を向上させる。
【００１２】一方、入力デジタル信号はＵＷ検出回路５
において、通信システム固有のパターンであり情報の開
始点を示すＵＷ（ユニークワード、Ｕｎｉｑｕｅ Ｗｏ
ｒｄ）を検出したタイミングに同期したＵＷ情報が生成
される。このＵＷ情報はデジタルＰＬＬ回路１に入力さ
れ、デジタルＰＬＬ回路１の同期処埋の動作／非動作が
制御される。すなわち、デジタルＰＬＬ回路１にＵＷ情
報が入力される以前は、Ｑ値制御回路４からの制御に従
ったＱ値によりクロック抽出処理を行う。デジタルＰＬ
Ｌ回路１にＵＷ情報が入力された時点でデジタルＰＬＬ
回路１の同期処理を停止し、以降は入力デジタル信号の
位相変化に影響されずに、ＵＷが検出された時点と同位
相のクロックを出力する。
において、通信システム固有のパターンであり情報の開
始点を示すＵＷ（ユニークワード、Ｕｎｉｑｕｅ Ｗｏ
ｒｄ）を検出したタイミングに同期したＵＷ情報が生成
される。このＵＷ情報はデジタルＰＬＬ回路１に入力さ
れ、デジタルＰＬＬ回路１の同期処埋の動作／非動作が
制御される。すなわち、デジタルＰＬＬ回路１にＵＷ情
報が入力される以前は、Ｑ値制御回路４からの制御に従
ったＱ値によりクロック抽出処理を行う。デジタルＰＬ
Ｌ回路１にＵＷ情報が入力された時点でデジタルＰＬＬ
回路１の同期処理を停止し、以降は入力デジタル信号の
位相変化に影響されずに、ＵＷが検出された時点と同位
相のクロックを出力する。
【００１３】図２は図１のクロック抽出回路の動作を示
すタイミングチャートの例を示しており、入力デジタル
信号の受信直後の場合であって、その波形が図２（ａ）
に示す如き場合、同期パターン検出回路３の出力波形は
図２（ｂ）のようになる。すなわち、同期パターン検出
回路３に一定長の同期パターンが入力された時点で、同
期情報が出力される。同期パターン検出回路３では、入
力デジタル信号と一定長の１及び０の繰返しパターンと
を比較し、全ビットが一致した場合に同期情報を出力し
ている。このため、一定長の同期パターンが入力された
時点以降同期パターンの終わりまで１ビットおきに同期
情報が出力される。Ｑ値制御回路４では、同期パターン
検出回路３からの同期情報が入力される度に、図２
（ｃ）に示すようにデジタルＰＬＬ回路４のＱ値をＴH
の間高く設定する。このＱ値の高値への設定は、同期情
報が入力された時点からＵＷ長（＝ＴUW）以上の間行わ
れる。これは後述する通りＵＷは同期パターンの様な規
則性のあるパターンではないため、デジタルＰＬＬ回路
１のＱ値が低い場合にはデジタルＰＬＬ回路１の同期外
れが発生する可能性があるためである。
すタイミングチャートの例を示しており、入力デジタル
信号の受信直後の場合であって、その波形が図２（ａ）
に示す如き場合、同期パターン検出回路３の出力波形は
図２（ｂ）のようになる。すなわち、同期パターン検出
回路３に一定長の同期パターンが入力された時点で、同
期情報が出力される。同期パターン検出回路３では、入
力デジタル信号と一定長の１及び０の繰返しパターンと
を比較し、全ビットが一致した場合に同期情報を出力し
ている。このため、一定長の同期パターンが入力された
時点以降同期パターンの終わりまで１ビットおきに同期
情報が出力される。Ｑ値制御回路４では、同期パターン
検出回路３からの同期情報が入力される度に、図２
（ｃ）に示すようにデジタルＰＬＬ回路４のＱ値をＴH
の間高く設定する。このＱ値の高値への設定は、同期情
報が入力された時点からＵＷ長（＝ＴUW）以上の間行わ
れる。これは後述する通りＵＷは同期パターンの様な規
則性のあるパターンではないため、デジタルＰＬＬ回路
１のＱ値が低い場合にはデジタルＰＬＬ回路１の同期外
れが発生する可能性があるためである。
【００１４】ＵＷ検出回路５では、入力デジタル信号の
同期パターンに続いて受信されるＵＷを検出した時点
で、図２（ｄ）に示すようにＵＷ情報を出力する。ＵＷ
検出回路５では、入力デジタル信号とシステム固有のＵ
Ｗのパターンを比較し、全ビットが一致した場合にＵＷ
情報が出力される。ＵＷ情報を受けたデジタルＰＬＬ回
路１は、図２（ｅ）に示すように、それまでに行ってい
た同期処理の動作を停止させる。このことにより、ＵＷ
以降に伝送される情報に１あるいは０への極端な偏りが
存在する場合でも、デジタルＰＬＬ回路１の同期外れが
発生することなく安定したクロックを出力することがで
きる。
同期パターンに続いて受信されるＵＷを検出した時点
で、図２（ｄ）に示すようにＵＷ情報を出力する。ＵＷ
検出回路５では、入力デジタル信号とシステム固有のＵ
Ｗのパターンを比較し、全ビットが一致した場合にＵＷ
情報が出力される。ＵＷ情報を受けたデジタルＰＬＬ回
路１は、図２（ｅ）に示すように、それまでに行ってい
た同期処理の動作を停止させる。このことにより、ＵＷ
以降に伝送される情報に１あるいは０への極端な偏りが
存在する場合でも、デジタルＰＬＬ回路１の同期外れが
発生することなく安定したクロックを出力することがで
きる。
【００１５】一例として、同期パターン長を９６ビッ
ト、同期パターン検出回路３で検出する同期パターンの
長さを３２ビット、ＵＷ長を４８ビットとした場合の各
部のタイミングチャートを図３に示す。図３に示すよう
に、同期パターンの開始から３２ビット目が入力された
時点で、同期情報が出力され、少なくともＵＷが終了す
る迄の間（最低４８ビットの間）、デジタルＰＬＬ回路
１のＱ値が高く保持される。したがって、同期パターン
の１ビット〜３２ビットまでは、デジタルＰＬＬ回路１
のＱ値が低く設定され、迅速なクロック抽出が行われ、
同期パターンの３３ビット〜１２８ビットまで及びＵＷ
の間は、デジタルＰＬＬ回路１のＱ値が高く設定され、
安定したクロック抽出が行われる。また、ＵＷ以降の伝
送情報の間は、デジタルＰＬＬ回路１の同期処理が行わ
れずに、入力デジタル信号のパターンによらずに安定し
たクロック抽出が行われる。
ト、同期パターン検出回路３で検出する同期パターンの
長さを３２ビット、ＵＷ長を４８ビットとした場合の各
部のタイミングチャートを図３に示す。図３に示すよう
に、同期パターンの開始から３２ビット目が入力された
時点で、同期情報が出力され、少なくともＵＷが終了す
る迄の間（最低４８ビットの間）、デジタルＰＬＬ回路
１のＱ値が高く保持される。したがって、同期パターン
の１ビット〜３２ビットまでは、デジタルＰＬＬ回路１
のＱ値が低く設定され、迅速なクロック抽出が行われ、
同期パターンの３３ビット〜１２８ビットまで及びＵＷ
の間は、デジタルＰＬＬ回路１のＱ値が高く設定され、
安定したクロック抽出が行われる。また、ＵＷ以降の伝
送情報の間は、デジタルＰＬＬ回路１の同期処理が行わ
れずに、入力デジタル信号のパターンによらずに安定し
たクロック抽出が行われる。
【００１６】Ｑ値制御回路４は、再トリガが可能なＭＭ
Ｖ（モノステーブルマルチバイブレータ）によって構成
しており、同期情報の立上がりをＭＭＶのパルス出力の
開始信号として、またＭＭＶの出力パルスをＱ値制御用
の情報として用いる。また、ＭＭＶは再トリガが可能で
あり、図２に示すように、同期情報が連続して入力され
る場合には、最後の同期情報が入力されてからＴH の間
デジタルＰＬＬ回路１のＱ値を高く設定している。
Ｖ（モノステーブルマルチバイブレータ）によって構成
しており、同期情報の立上がりをＭＭＶのパルス出力の
開始信号として、またＭＭＶの出力パルスをＱ値制御用
の情報として用いる。また、ＭＭＶは再トリガが可能で
あり、図２に示すように、同期情報が連続して入力され
る場合には、最後の同期情報が入力されてからＴH の間
デジタルＰＬＬ回路１のＱ値を高く設定している。
【００１７】デジタルＰＬＬ回路１のＱ値制御について
は、例えば特開平３−９７３１８号公報等に開示されて
いる周知の技術を用いることができるが、図４を用いて
簡単に説明する。図４はデジタルＰＬＬ回路の一例であ
り、一般には１チップの汎用ＩＣとして市販されている
回路を用いることができ、例えば「ＣＤ７４ＨＣ２９７
Ｅ」（ハリス社製：ＨＡＲＲＩＳ社製）では、そのＱ値
をＩＣの外部から設定できる様になされており、図４の
Ｑ値制御信号として示しており、図１のＱ値制御回路４
の出力である。位相比較回路１１は入力デジタル信号と
抽出クロックとの位相を比較しその差分を求めて位相誤
差信号として出力する。
は、例えば特開平３−９７３１８号公報等に開示されて
いる周知の技術を用いることができるが、図４を用いて
簡単に説明する。図４はデジタルＰＬＬ回路の一例であ
り、一般には１チップの汎用ＩＣとして市販されている
回路を用いることができ、例えば「ＣＤ７４ＨＣ２９７
Ｅ」（ハリス社製：ＨＡＲＲＩＳ社製）では、そのＱ値
をＩＣの外部から設定できる様になされており、図４の
Ｑ値制御信号として示しており、図１のＱ値制御回路４
の出力である。位相比較回路１１は入力デジタル信号と
抽出クロックとの位相を比較しその差分を求めて位相誤
差信号として出力する。
【００１８】Ｕ／Ｄ（アップ／ダウン）カウンタ１２は
基準クロック発生回路１４からのクロックをアップ／ダ
ウンカウントするものであり、このアップ／ダウンの切
換は位相比較回路１１からの位相誤差信号により行われ
る。このカウンタ１２の値が一定範囲を上回る又は下回
る毎に、分周回路１３に対して制御信号が出力される。
Ｑ値制御信号によりこのカウンタ１２の一定範囲を制御
するものである。
基準クロック発生回路１４からのクロックをアップ／ダ
ウンカウントするものであり、このアップ／ダウンの切
換は位相比較回路１１からの位相誤差信号により行われ
る。このカウンタ１２の値が一定範囲を上回る又は下回
る毎に、分周回路１３に対して制御信号が出力される。
Ｑ値制御信号によりこのカウンタ１２の一定範囲を制御
するものである。
【００１９】分周回路１３では、基準クロック発生回路
１４からのクロックを分周し、入力デジタル信号と同一
周波数の抽出クロックを発生する。この分周動作時にカ
ウンタ１２から入力される制御信号により、出力する抽
出クロックの位相を変化させるもので、制御信号に応じ
て抽出クロックのパルス数を±１にするようになってい
る。
１４からのクロックを分周し、入力デジタル信号と同一
周波数の抽出クロックを発生する。この分周動作時にカ
ウンタ１２から入力される制御信号により、出力する抽
出クロックの位相を変化させるもので、制御信号に応じ
て抽出クロックのパルス数を±１にするようになってい
る。
【００２０】ＵＷ検出回路５からのＵＷ情報がデジタル
ＰＬＬ回路１に入力された場合には、Ｕ／Ｄカウンタ１
２〜分周回路１３間の接続を切断することにより、分周
回路１３は、Ｕ／Ｄカウンタ１２の出力すなわち入力デ
ジタル信号の位相変化等に影響されずに分周動作を行う
ことができ、結果的に安定した抽出クロックを出力する
ことが可能となる。
ＰＬＬ回路１に入力された場合には、Ｕ／Ｄカウンタ１
２〜分周回路１３間の接続を切断することにより、分周
回路１３は、Ｕ／Ｄカウンタ１２の出力すなわち入力デ
ジタル信号の位相変化等に影響されずに分周動作を行う
ことができ、結果的に安定した抽出クロックを出力する
ことが可能となる。
【００２１】以上より、デジタルＰＬＬ回路１へ入力さ
れるＱ値制御信号が低値の場合、Ｕ／Ｄカウンタ１２に
おける一定範囲を小さくし、分周回路１２への制御信号
を頻繁に発生させ、抽出クロックの位相変化を発生し易
くして、デジタルＰＬＬ回路１の同期引込みを容易とす
る。また、Ｑ値制御信号が高値の場合には、Ｕ／Ｄカウ
ンタ１２における一定範囲を大きくし、制御信号の発生
を抑制することにより、抽出クロックの位相変化を発生
しにくく、デジタルＰＬＬ回路の同期保持能力を向上さ
せる。更に、ＵＷ情報が入力された場合には、Ｕ／Ｄカ
ウンタ１２の出力信号を切断することにより、入力デジ
タル信号に影響されないクロック抽出が可能となる。
れるＱ値制御信号が低値の場合、Ｕ／Ｄカウンタ１２に
おける一定範囲を小さくし、分周回路１２への制御信号
を頻繁に発生させ、抽出クロックの位相変化を発生し易
くして、デジタルＰＬＬ回路１の同期引込みを容易とす
る。また、Ｑ値制御信号が高値の場合には、Ｕ／Ｄカウ
ンタ１２における一定範囲を大きくし、制御信号の発生
を抑制することにより、抽出クロックの位相変化を発生
しにくく、デジタルＰＬＬ回路の同期保持能力を向上さ
せる。更に、ＵＷ情報が入力された場合には、Ｕ／Ｄカ
ウンタ１２の出力信号を切断することにより、入力デジ
タル信号に影響されないクロック抽出が可能となる。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
入力デジタル信号に対して伝送情報に先立ち、同期パタ
ーン及びＵＷを設定することにより、伝送情報に１又は
０への極端な偏りが存在する場合にも安定したクロック
抽出回路を実現することができる。
入力デジタル信号に対して伝送情報に先立ち、同期パタ
ーン及びＵＷを設定することにより、伝送情報に１又は
０への極端な偏りが存在する場合にも安定したクロック
抽出回路を実現することができる。
【図１】本発明の一実施の形態におけるクロック抽出回
路の構成を示したブロック図である。
路の構成を示したブロック図である。
【図２】図１のクロック抽出回路の動作を示すタイミン
グチャート図である。
グチャート図である。
【図３】図１のクロック抽出回路の動作を示すタイミン
グチャート図である。
グチャート図である。
【図４】デジタルＰＬＬ回路の構成を示したブロック図
である。
である。
【図５】従来のクロック抽出回路の構成を示したブロッ
ク図である。
ク図である。
【符号の説明】 １ デジタルＰＬＬ回路 ２ 波形整形回路 ３ 同期パターン検出回路 ４ Ｑ値制御回路 ５ ＵＷ検出回路
Claims (1)
- 【請求項１】 入力デジタル信号から該入力デジタル信
号に同期したクロック信号を抽出するデジタルＰＬＬ回
路を含んだ構成のクロック抽出回路であって、前記入力
デジタル信号から伝送情報に先立ち伝送されビットレベ
ルでの同期を確立するための同期パターンを検出した時
点で、同期情報としてパルスを発生する同期パターン検
出手段と、この同期情報を入力して前記デジタルＰＬＬ
回路のＱ値制御を行うＱ値制御手段と、前記入力デジタ
ル信号から伝送情報の開始位置を指定するために伝送さ
れるシステム固有のパターンであるＵＷ（Ｕｎｉｑｕｅ
Ｗｏｒｄ）を検出した時点で、ＵＷ情報としてパルスを
発生するＵＷ検出手段を有し、前記ＵＷの検出後は前記
デジタルＰＬＬ回路の同期処理を停止させ、安定したク
ロック抽出を行うことを特徴とするクロック抽出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8097862A JP2982860B2 (ja) | 1996-04-19 | 1996-04-19 | クロック抽出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8097862A JP2982860B2 (ja) | 1996-04-19 | 1996-04-19 | クロック抽出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09284268A JPH09284268A (ja) | 1997-10-31 |
| JP2982860B2 true JP2982860B2 (ja) | 1999-11-29 |
Family
ID=14203570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8097862A Expired - Lifetime JP2982860B2 (ja) | 1996-04-19 | 1996-04-19 | クロック抽出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2982860B2 (ja) |
-
1996
- 1996-04-19 JP JP8097862A patent/JP2982860B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09284268A (ja) | 1997-10-31 |
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