JP2929837B2 - 信号同期回路 - Google Patents
信号同期回路Info
- Publication number
- JP2929837B2 JP2929837B2 JP4142554A JP14255492A JP2929837B2 JP 2929837 B2 JP2929837 B2 JP 2929837B2 JP 4142554 A JP4142554 A JP 4142554A JP 14255492 A JP14255492 A JP 14255492A JP 2929837 B2 JP2929837 B2 JP 2929837B2
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- JP
- Japan
- Prior art keywords
- clock
- pulse
- circuit
- data
- latch
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【０００１】
【産業上の利用分野】本発明は自装置のクロックと入力
データとを同期させる信号同期回路に関し、特に網同期
装置（ＤＣＳ）のタイミングから上記クロックを得る装
置用の信号同期回路に関する。
データとを同期させる信号同期回路に関し、特に網同期
装置（ＤＣＳ）のタイミングから上記クロックを得る装
置用の信号同期回路に関する。
【０００２】
【従来の技術】ＤＣＳからタイミングを得ている装置の
従来動作について、図４のシステム構成図，図５に示す
図４の装置におけるクロックの位相関係図、および図６
（ａ），（ｂ）に示す図４の装置におけるデータおよび
クロックのタイムチャート図を併せ参照して説明する。
従来動作について、図４のシステム構成図，図５に示す
図４の装置におけるクロックの位相関係図、および図６
（ａ），（ｂ）に示す図４の装置におけるデータおよび
クロックのタイムチャート図を併せ参照して説明する。
【０００３】Ａ装置４２およびＢ装置４３は、ＤＣＳ４
１から正確に同じ周波数のクロックタイミングを得て信
号処理動作を行っているが、装置間でお互いのクロック
ＡとＢとの位相関係はわからない。
１から正確に同じ周波数のクロックタイミングを得て信
号処理動作を行っているが、装置間でお互いのクロック
ＡとＢとの位相関係はわからない。
【０００４】すなわち、地理的に離れたＡ装置４２およ
びＢ装置４３とは、双方ともＤＣＳ４１からタイミング
を得、それぞれの装置内のクロック作成部４２１および
４３１によりＤＣＳ４１からのタイミングに同期したク
ロックＡおよびクロックＢを作成し、これらのクロック
ＡおよびＢを基準に動作している。しかし、これらクロ
ックＡとクロックＢとがともに同じ周波数であったとし
ても、クロックＡの変化点とクロックＢの変化点との時
間差ｄは不明である。つまり、クロックＡとＢとの間に
任意の時間差ｄを取り得る（図５参照）。なお、Ａ装置
４２，Ｂ装置４３ともにＤＣＳ４１を基準に動作してい
ることから、時間差ｄの値は、通常にはＡ装置４２およ
び４３を立ち上げるときに決定され、装置立ち上げ以降
には変化しない。
びＢ装置４３とは、双方ともＤＣＳ４１からタイミング
を得、それぞれの装置内のクロック作成部４２１および
４３１によりＤＣＳ４１からのタイミングに同期したク
ロックＡおよびクロックＢを作成し、これらのクロック
ＡおよびＢを基準に動作している。しかし、これらクロ
ックＡとクロックＢとがともに同じ周波数であったとし
ても、クロックＡの変化点とクロックＢの変化点との時
間差ｄは不明である。つまり、クロックＡとＢとの間に
任意の時間差ｄを取り得る（図５参照）。なお、Ａ装置
４２，Ｂ装置４３ともにＤＣＳ４１を基準に動作してい
ることから、時間差ｄの値は、通常にはＡ装置４２およ
び４３を立ち上げるときに決定され、装置立ち上げ以降
には変化しない。
【０００５】上記のような２つの装置間でデータ伝送を
行うとき、たとえばＡ装置４２からＢ装置４３に対して
データＡを送信し、Ｂ装置４３でデータＡをＢ装置４３
のクロックＢの立ち上がりでとらえようとすると、デー
タＡの変化点がちょうどクロックＢの立ち上がりに重な
ってしまう場合が起り得る。すると、Ｂ装置４３では、
データＡの受信において、同じビットを２回受信した
り、ビットがとんだりして不安定な受信をすることにな
る。すなわち、図６（ａ）図ではクロックＢの立ち上り
点はクロックＡの立ち上がり点から離れているので、安
定した出力データＢが得られているが、図６（ｂ）では
クロックＢの立ち上がり点がクロックＡの立ち上がり点
に極めて接近しているため、ちょうどデータＡの変化点
をとらえることになり、出力データＢが不安定となって
いる。
行うとき、たとえばＡ装置４２からＢ装置４３に対して
データＡを送信し、Ｂ装置４３でデータＡをＢ装置４３
のクロックＢの立ち上がりでとらえようとすると、デー
タＡの変化点がちょうどクロックＢの立ち上がりに重な
ってしまう場合が起り得る。すると、Ｂ装置４３では、
データＡの受信において、同じビットを２回受信した
り、ビットがとんだりして不安定な受信をすることにな
る。すなわち、図６（ａ）図ではクロックＢの立ち上り
点はクロックＡの立ち上がり点から離れているので、安
定した出力データＢが得られているが、図６（ｂ）では
クロックＢの立ち上がり点がクロックＡの立ち上がり点
に極めて接近しているため、ちょうどデータＡの変化点
をとらえることになり、出力データＢが不安定となって
いる。
【０００６】
【発明が解決しようとする課題】従って本発明の目的
は、クロックの位相関係が互いに不明な装置間でデータ
伝送を行う場合に、自装置クロックの立ち上がり点が入
力データの変化点に接近するのを防止するように自装置
クロックの位相を自動的に調整し、装置間に安定したデ
ータ伝送を可能にする信号同期装置を提供することにあ
る。
は、クロックの位相関係が互いに不明な装置間でデータ
伝送を行う場合に、自装置クロックの立ち上がり点が入
力データの変化点に接近するのを防止するように自装置
クロックの位相を自動的に調整し、装置間に安定したデ
ータ伝送を可能にする信号同期装置を提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明の信号同期回路
は、入力された第１のクロックの立ち上がり点から一定
時間だけアクティブとなる第１のパルスおよび前記第１
のクロックの立ち下がり点から一定時間だけアクティブ
となる第２のパルスを生ずるパルス作成回路と、選択信
号の制御によって前記第１および第２のパルスのいずれ
か一方を選択してラッチパルスを生ずるパルス選択回路
と、前記第１のクロックに等しい周波数の第２のクロッ
クと前記ラッチパルスとを入力し前記ラッチパルスが前
記第２のクロックの立ち上がり点に接近していることを
検出すると出力する前記選択信号の種類を切り替えるラ
ッチパルス切替回路とを備えている。
は、入力された第１のクロックの立ち上がり点から一定
時間だけアクティブとなる第１のパルスおよび前記第１
のクロックの立ち下がり点から一定時間だけアクティブ
となる第２のパルスを生ずるパルス作成回路と、選択信
号の制御によって前記第１および第２のパルスのいずれ
か一方を選択してラッチパルスを生ずるパルス選択回路
と、前記第１のクロックに等しい周波数の第２のクロッ
クと前記ラッチパルスとを入力し前記ラッチパルスが前
記第２のクロックの立ち上がり点に接近していることを
検出すると出力する前記選択信号の種類を切り替えるラ
ッチパルス切替回路とを備えている。
【０００８】すなわち、第２の装置において第１の装置
からのデータをラッチするとき、上記信号同期回路は、
上記ラッチパルスによって上記データをラッチしようと
する瞬間が上記データの変化点に接近しているかどうか
を監視し、もしそうならばラッチするタイミングを半ク
ロックずらすことにより、上述したような不安定なデー
タ受信動作が生ずるのを避けている。
からのデータをラッチするとき、上記信号同期回路は、
上記ラッチパルスによって上記データをラッチしようと
する瞬間が上記データの変化点に接近しているかどうか
を監視し、もしそうならばラッチするタイミングを半ク
ロックずらすことにより、上述したような不安定なデー
タ受信動作が生ずるのを避けている。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の一実施例のブロック図であ
り、この信号同期回路を図４のＢ装置４３に適用してい
る。図２および図３はこの図１の実施例の動作を説明す
るタイミング図である。
り、この信号同期回路を図４のＢ装置４３に適用してい
る。図２および図３はこの図１の実施例の動作を説明す
るタイミング図である。
【００１１】この信号同期回路において、パルス作成回
路１は、クロックＢを入力し、このクロックＢの立ち上
がりに同期したパルスＢ１および立ち下がりに同期した
パルスＢ２を作成する（図１，２参照）。ＡＮＤ回路
６，７およびＯＲ回路８は、フリップフロップ回路（Ｆ
／Ｆ）３の出力ｂ（および反転ｂ）の状態に応じ、これ
らパルスＢ１およびＢ２のいずれか一方を選択し、パル
スＹを生じる（図１ないし図３参照）。パルスＹは、Ｆ
／Ｆ５のクロック入力端Ｃに供給されてＦ／Ｆ５のデー
タ入力端Ｄに入力されるデータＡのラッチに使用される
ほか、Ｆ／Ｆ２のデータ入力端Ｄにも接続される。Ｆ／
Ｆ２のクロック入力端ＣにはクロックＡが接続される。
Ｆ／Ｆ２の出力端Ｑは遅延回路４を介してＦ／Ｆ３のク
ロック入力端Ｃに接続される。
路１は、クロックＢを入力し、このクロックＢの立ち上
がりに同期したパルスＢ１および立ち下がりに同期した
パルスＢ２を作成する（図１，２参照）。ＡＮＤ回路
６，７およびＯＲ回路８は、フリップフロップ回路（Ｆ
／Ｆ）３の出力ｂ（および反転ｂ）の状態に応じ、これ
らパルスＢ１およびＢ２のいずれか一方を選択し、パル
スＹを生じる（図１ないし図３参照）。パルスＹは、Ｆ
／Ｆ５のクロック入力端Ｃに供給されてＦ／Ｆ５のデー
タ入力端Ｄに入力されるデータＡのラッチに使用される
ほか、Ｆ／Ｆ２のデータ入力端Ｄにも接続される。Ｆ／
Ｆ２のクロック入力端ＣにはクロックＡが接続される。
Ｆ／Ｆ２の出力端Ｑは遅延回路４を介してＦ／Ｆ３のク
ロック入力端Ｃに接続される。
【００１２】この信号同期回路の初期状態においては、
パルスＢ２がＦ／Ｆ３の出力ｂにより選択されている。
パルスＹの立ち上がりがクロックＡの立ち上がり点から
離れていれば、パルスＹはデータＡを安定してとらえる
ことができるのでそのままで問題ない（図示せず）。こ
のとき、Ｆ／Ｆ２の出力ａは常時”Ｌ”である。しかし
運悪くパルスＹの立ち上がりがクロックＡの立ち上がり
に接近した状態となっていると（図３参照）、上述した
とおり、このままではデータＢとして安定した出力は得
られない。
パルスＢ２がＦ／Ｆ３の出力ｂにより選択されている。
パルスＹの立ち上がりがクロックＡの立ち上がり点から
離れていれば、パルスＹはデータＡを安定してとらえる
ことができるのでそのままで問題ない（図示せず）。こ
のとき、Ｆ／Ｆ２の出力ａは常時”Ｌ”である。しかし
運悪くパルスＹの立ち上がりがクロックＡの立ち上がり
に接近した状態となっていると（図３参照）、上述した
とおり、このままではデータＢとして安定した出力は得
られない。
【００１３】そこで、本回路においては、Ｆ／Ｆ２がク
ロックＡの立ち上がり点付近においてパルスＹがアクテ
ィブ”Ｈ”となっていることを検出すると、Ｆ／Ｆ２の
出力ａは一度”Ｈ”となる。この変化は遅延回路４を通
ってＦ／Ｆ３に伝達され、Ｆ／Ｆ３の出力ｂが反転す
る。すると、これまではパルスＹとしてパルスＢ２が選
択されていたのが、パルスＢ１が選択され、パルスＹは
クロックＢ１の立ち上がりでアクティブとなり、半クロ
ックずれた点でデータＡをとらえるようになる。以後は
データＢは安定した出力となる。Ｆ／Ｆ２の出力ａは、
Ｆ／Ｆ３が反転した時点で”Ｌ”に戻る。
ロックＡの立ち上がり点付近においてパルスＹがアクテ
ィブ”Ｈ”となっていることを検出すると、Ｆ／Ｆ２の
出力ａは一度”Ｈ”となる。この変化は遅延回路４を通
ってＦ／Ｆ３に伝達され、Ｆ／Ｆ３の出力ｂが反転す
る。すると、これまではパルスＹとしてパルスＢ２が選
択されていたのが、パルスＢ１が選択され、パルスＹは
クロックＢ１の立ち上がりでアクティブとなり、半クロ
ックずれた点でデータＡをとらえるようになる。以後は
データＢは安定した出力となる。Ｆ／Ｆ２の出力ａは、
Ｆ／Ｆ３が反転した時点で”Ｌ”に戻る。
【００１４】
【発明の効果】以上説明したように本発明の同期安定回
路は、互いにクロック位相関係のわからない２装置間に
おいてデータ伝送を行う際に、入力データを自装置のク
ロックによってラッチしようとする瞬間が上記入力デー
タの変化点に接近しているかどうかを監視し、もし両者
が接近しているならば入力データをラッチするタイミン
グを半クロックずらすことにより、安定にデータ伝送を
行うことが可能になるという効果がある。
路は、互いにクロック位相関係のわからない２装置間に
おいてデータ伝送を行う際に、入力データを自装置のク
ロックによってラッチしようとする瞬間が上記入力デー
タの変化点に接近しているかどうかを監視し、もし両者
が接近しているならば入力データをラッチするタイミン
グを半クロックずらすことにより、安定にデータ伝送を
行うことが可能になるという効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】実施例におけるパルスＢ１およびＢ２のタイミ
ング図である。
ング図である。
【図３】実施例におけるパルスＢ１とＢ２の切り替えを
説明するタイミング図である。
説明するタイミング図である。
【図４】本発明の信号同期回路を適用すべき装置を含む
システム構成図である。
システム構成図である。
【図５】図４の構成において、従来技術による２つの装
置が作成するクロックＡおよびＢの相互の位相関係を示
す図である。
置が作成するクロックＡおよびＢの相互の位相関係を示
す図である。
【図６】図４の装置におけるデータおよびクロックのタ
イムチャート図である。（ａ）図はクロックＡとＢの立
ち上がり点が離れている場合、（ｂ）図はクロックＡと
Ｂの立ち上がり点が接近している場合を示している。
イムチャート図である。（ａ）図はクロックＡとＢの立
ち上がり点が離れている場合、（ｂ）図はクロックＡと
Ｂの立ち上がり点が接近している場合を示している。
１ パルス作成回路 ２，３，５ フリップフロップ回路（Ｆ／Ｆ） ４ 遅延回路 ６，７ ＡＮＤ回路 ８ ＯＲ回路 ４１ 網同期回路（ＤＣＳ） ４２ Ａ装置 ４３ Ｂ装置 ４２１，４３１ クロック作成部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−244328（ＪＰ，Ａ) 特開 昭62−76338（ＪＰ，Ａ) 特開 昭62−135030（ＪＰ，Ａ) 特開 平１−166633（ＪＰ，Ａ) 特開 平２−44828（ＪＰ，Ａ) 特開 平２−27834（ＪＰ，Ａ) 特開 平４−142833（ＪＰ，Ａ) 特開 平５−114897（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04J 3/00 H04L 7/00
Claims (1)
- 【請求項１】 入力された第１のクロックの立ち上がり
点から一定時間だけアクティブとなる第１のパルスおよ
び前記第１のクロックの立ち下がり点から一定時間だけ
アクティブとなる第２のパルスを生ずるパルス作成回路
と、 選択信号の制御によって前記第１および第２のパルスの
いずれか一方を選択してラッチパルスを生ずるパルス選
択回路と、 前記第１のクロックに等しい周波数の第２のクロックと
前記ラッチパルスとを入力し、前記ラッチパルスが前記
第２のクロックの立ち上がり点に接近していることを検
出すると、出力する前記選択信号の種類を切り替えるラ
ッチパルス切替回路とを備えることを特徴とする信号同
期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4142554A JP2929837B2 (ja) | 1992-06-03 | 1992-06-03 | 信号同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4142554A JP2929837B2 (ja) | 1992-06-03 | 1992-06-03 | 信号同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05336064A JPH05336064A (ja) | 1993-12-17 |
| JP2929837B2 true JP2929837B2 (ja) | 1999-08-03 |
Family
ID=15318046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4142554A Expired - Lifetime JP2929837B2 (ja) | 1992-06-03 | 1992-06-03 | 信号同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2929837B2 (ja) |
-
1992
- 1992-06-03 JP JP4142554A patent/JP2929837B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05336064A (ja) | 1993-12-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990420 |