JPH08330932A - 同期回路制御装置 - Google Patents
同期回路制御装置Info
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- JPH08330932A JPH08330932A JP7130311A JP13031195A JPH08330932A JP H08330932 A JPH08330932 A JP H08330932A JP 7130311 A JP7130311 A JP 7130311A JP 13031195 A JP13031195 A JP 13031195A JP H08330932 A JPH08330932 A JP H08330932A
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Abstract
(57)【要約】
【目的】同期回路間のラッチ回路を正確に動作させる。
【構成】第1の同期回路10は第1の位相のクロックに
同期して第1の出力信号を発生する第1のラッチ回路1
1を含み、遅延回路40は第1のラッチ回路11の出力
端子に接続され第1の出力信号を所定の遅延位相量だけ
遅延させた第2の出力信号を発生し、第2の同期回路2
0は遅延回路40から出力される第2の出力信号を入力
し第1の位相のクロック及び第2の出力信号とは異なる
第2の位相のクロックに同期して第3の出力信号を発生
する第2のラッチ回路を含む。
同期して第1の出力信号を発生する第1のラッチ回路1
1を含み、遅延回路40は第1のラッチ回路11の出力
端子に接続され第1の出力信号を所定の遅延位相量だけ
遅延させた第2の出力信号を発生し、第2の同期回路2
0は遅延回路40から出力される第2の出力信号を入力
し第1の位相のクロック及び第2の出力信号とは異なる
第2の位相のクロックに同期して第3の出力信号を発生
する第2のラッチ回路を含む。
Description
【0001】
【産業上の利用分野】本発明は第1の同期回路内の送信
側ラッチから第2の同期回路内の受信側ラッチに信号を
伝送する同期回路制御装置に関する。
側ラッチから第2の同期回路内の受信側ラッチに信号を
伝送する同期回路制御装置に関する。
【0002】
【従来の技術】ある同期回路内の全てのディジタル回路
は、クロック発生器からの第1の位相のクロックに同期
して動作する。また、別の同期回路内の全てのディジタ
ル回路は、クロック発生器からの第2の位相のクロック
(前記第1の位相とは異なる。)に同期して動作する。
このようなクロックの位相は、通常では、同期回路を設
計したときに決定されている。
は、クロック発生器からの第1の位相のクロックに同期
して動作する。また、別の同期回路内の全てのディジタ
ル回路は、クロック発生器からの第2の位相のクロック
(前記第1の位相とは異なる。)に同期して動作する。
このようなクロックの位相は、通常では、同期回路を設
計したときに決定されている。
【0003】また、前記第1の位相のクロックで動作す
る第1の同期回路から第2の位相のクロックで動作する
第2の同期回路に信号を伝送し同期回路間で通信を行う
場合もある。
る第1の同期回路から第2の位相のクロックで動作する
第2の同期回路に信号を伝送し同期回路間で通信を行う
場合もある。
【0004】この場合、前記信号が第1の同期回路から
第2の同期回路に入力されたとき、第2の同期回路が正
常に動作する必要がある。図8に従来のこの種の同期回
路相互間の接続構成の一例を示す。図9に前記同期回路
相互間の各信号のタイミングチャートを示す。
第2の同期回路に入力されたとき、第2の同期回路が正
常に動作する必要がある。図8に従来のこの種の同期回
路相互間の接続構成の一例を示す。図9に前記同期回路
相互間の各信号のタイミングチャートを示す。
【0005】図9に示す例では、第2の同期回路20a
の受信用のフリップフロップFF21に入力する第2の
位相のクロックCKBのタイミングが、第1の同期回路
10aの送信用のFF11に入力する第1の位相のクロ
ックCKAの伝送不可能範囲、すなわち、FF11から
FF21に信号が正確に伝送できない範囲(図中、網掛
け部分)の外にある場合である。
の受信用のフリップフロップFF21に入力する第2の
位相のクロックCKBのタイミングが、第1の同期回路
10aの送信用のFF11に入力する第1の位相のクロ
ックCKAの伝送不可能範囲、すなわち、FF11から
FF21に信号が正確に伝送できない範囲(図中、網掛
け部分)の外にある場合である。
【0006】図8及び図9を参照して同期回路の動作を
説明すると、送信用のFF11は第1の位相のクロック
CKAに同期して第1の出力信号FFAOを信号線30
に出力する。そして、第1の出力信号FFAOは前記信
号線30で僅かながら位相が遅延して出力信号FFBI
としてFF21に入力する。
説明すると、送信用のFF11は第1の位相のクロック
CKAに同期して第1の出力信号FFAOを信号線30
に出力する。そして、第1の出力信号FFAOは前記信
号線30で僅かながら位相が遅延して出力信号FFBI
としてFF21に入力する。
【0007】さらに、FF21は第2の位相のクロック
CKBに同期して第2の出力信号FFBOを出力する。
このように第2の位相のクロックCKBと第1の位相の
クロックCKAとの位相差がかなりある場合には、FF
21は正確に動作することができる。
CKBに同期して第2の出力信号FFBOを出力する。
このように第2の位相のクロックCKBと第1の位相の
クロックCKAとの位相差がかなりある場合には、FF
21は正確に動作することができる。
【0008】
【発明が解決しようとする課題】しかしながら、クロッ
クの位相が設計時に任意に決定されるため、第2の位相
のクロックCKBと第1の位相のクロックCKAとの位
相差が小さくなる場合もある。
クの位相が設計時に任意に決定されるため、第2の位相
のクロックCKBと第1の位相のクロックCKAとの位
相差が小さくなる場合もある。
【0009】例えば、第2の位相のクロックCKBのタ
イミングが第1の位相のクロックCKAの伝送不可能範
囲内にあった場合には、クロックCKBが出力信号FF
BIの位相と同位相となるか、あるいは、出力信号FF
BIが第2の位相のクロックCKBよりも遅れることも
ある。
イミングが第1の位相のクロックCKAの伝送不可能範
囲内にあった場合には、クロックCKBが出力信号FF
BIの位相と同位相となるか、あるいは、出力信号FF
BIが第2の位相のクロックCKBよりも遅れることも
ある。
【0010】FF21はFFBIを入力してから動作す
るため、このような場合にはFF21から第2の出力信
号は出力されない。すなわち、FF21が正確に動作し
ないため、FF11からFF21に信号が正確に伝送で
きなくなる。
るため、このような場合にはFF21から第2の出力信
号は出力されない。すなわち、FF21が正確に動作し
ないため、FF11からFF21に信号が正確に伝送で
きなくなる。
【0011】ここで、クロックCKAの位相、クロック
CKBの位相、前記信号線30の遅延位相が予めわかっ
ている場合であって、第2の位相のクロックCKBのタ
イミングが第1の位相のクロックCKAの伝送不可能範
囲内にあった場合には、図10に示すように位相調整回
路55を用いる。
CKBの位相、前記信号線30の遅延位相が予めわかっ
ている場合であって、第2の位相のクロックCKBのタ
イミングが第1の位相のクロックCKAの伝送不可能範
囲内にあった場合には、図10に示すように位相調整回
路55を用いる。
【0012】すなわち、位相調整回路55は前記伝送不
可能範囲にあるクロックCKBの位相を適切に遅延させ
ることにより図9に示すようにクロックCKBの位相を
伝送不可能範囲外までシフトさせる。これにより、FF
21を正常に動作させることができる。
可能範囲にあるクロックCKBの位相を適切に遅延させ
ることにより図9に示すようにクロックCKBの位相を
伝送不可能範囲外までシフトさせる。これにより、FF
21を正常に動作させることができる。
【0013】しかし、前記クロックの位相、信号線30
の遅延位相が予めわかっていない場合には、前記位相調
整を適切に行うことができず、FF21の正常動作を保
障することができない。この場合、FF11とFF21
との間に非同期回路を設ける方法もあるが、回路全体が
複雑になるという問題があった。
の遅延位相が予めわかっていない場合には、前記位相調
整を適切に行うことができず、FF21の正常動作を保
障することができない。この場合、FF11とFF21
との間に非同期回路を設ける方法もあるが、回路全体が
複雑になるという問題があった。
【0014】本発明の目的は、互いに異なる位相のクロ
ックで動作する2つの同期回路において、一方の同期回
路から他方の同期回路に伝送された信号によって正確に
他方の同期回路が動作することのできる同期回路制御装
置を提供することにある。
ックで動作する2つの同期回路において、一方の同期回
路から他方の同期回路に伝送された信号によって正確に
他方の同期回路が動作することのできる同期回路制御装
置を提供することにある。
【0015】
【課題を解決するための手段】本発明の同期路回路制御
装置は、前記課題を解決するため、以下の手段を採用し
た。
装置は、前記課題を解決するため、以下の手段を採用し
た。
【0016】<本発明の同期回路制御装置の要旨>本発
明は図1に示したように第1の位相のクロックに同期し
て第1の出力信号を発生する第1のラッチ回路11を含
む第1の同期回路10と、前記第1の同期回路10内の
第1のラッチ回路11の出力端子に接続され前記第1の
出力信号を所定の遅延位相量だけ遅延させた第2の出力
信号を発生する遅延回路40と、前記遅延回路40に接
続され前記遅延回路40から出力される第2の出力信号
を入力し前記第1の位相のクロック及び前記第2の出力
信号とは異なる第2の位相のクロックに同期して第3の
出力信号を発生する第2のラッチ回路21を含む第2の
同期回路20とを備えることである(請求項1に対
応)。
明は図1に示したように第1の位相のクロックに同期し
て第1の出力信号を発生する第1のラッチ回路11を含
む第1の同期回路10と、前記第1の同期回路10内の
第1のラッチ回路11の出力端子に接続され前記第1の
出力信号を所定の遅延位相量だけ遅延させた第2の出力
信号を発生する遅延回路40と、前記遅延回路40に接
続され前記遅延回路40から出力される第2の出力信号
を入力し前記第1の位相のクロック及び前記第2の出力
信号とは異なる第2の位相のクロックに同期して第3の
出力信号を発生する第2のラッチ回路21を含む第2の
同期回路20とを備えることである(請求項1に対
応)。
【0017】要は第1の同期回路から第2の同期回路に
正確に信号を伝送し、第2の同期回路を正確に動作させ
ることである。以下、その構成を説明する。 (第1の同期回路)第1の位相のクロックに同期して第
1の出力信号を発生する第1のラッチ回路として例え
ば、FF11を含む。FF11はJ−Kフリップフロッ
プ、D形フリップフロップなどを例示できる。 (遅延回路)遅延回路40は、ディレイラインなどの遅
延素子であり、前記第1の同期回路10内の第1のラッ
チ回路11の出力端子に接続され前記第1の出力信号を
所定の遅延位相量だけ遅延させた第2の出力信号を発生
する。 (第2の同期回路)第2の同期回路20は前記遅延回路
40に接続され前記遅延回路40から出力される第2の
出力信号を入力し前記第1の位相のクロック及び前記第
2の出力信号とは異なる第2の位相のクロックに同期し
て第3の出力信号を発生する。
正確に信号を伝送し、第2の同期回路を正確に動作させ
ることである。以下、その構成を説明する。 (第1の同期回路)第1の位相のクロックに同期して第
1の出力信号を発生する第1のラッチ回路として例え
ば、FF11を含む。FF11はJ−Kフリップフロッ
プ、D形フリップフロップなどを例示できる。 (遅延回路)遅延回路40は、ディレイラインなどの遅
延素子であり、前記第1の同期回路10内の第1のラッ
チ回路11の出力端子に接続され前記第1の出力信号を
所定の遅延位相量だけ遅延させた第2の出力信号を発生
する。 (第2の同期回路)第2の同期回路20は前記遅延回路
40に接続され前記遅延回路40から出力される第2の
出力信号を入力し前記第1の位相のクロック及び前記第
2の出力信号とは異なる第2の位相のクロックに同期し
て第3の出力信号を発生する。
【0018】ここで、第1の同期回路及び第2の同期回
路は通信装置などに設けられたディジタル装置などであ
る。また、第1の同期回路と第2の同期回路とを接続す
る場合に信号線を用いるが、この信号線によっても僅か
に位相が遅延する。
路は通信装置などに設けられたディジタル装置などであ
る。また、第1の同期回路と第2の同期回路とを接続す
る場合に信号線を用いるが、この信号線によっても僅か
に位相が遅延する。
【0019】本発明は以下の付加的構成要素を付加して
も成立する。その他の付加的構成要素とは、前記遅延回
路40は、前記第1の位相のクロックと第2のクロック
ックとの位相差が、第1のラッチ回路11から第2のラ
ッチ回路21に信号を伝送できない伝送不可能範囲内に
入る場合に前記第1の出力信号を前記伝送不可能範囲を
越える位相量だけ遅延させた第2の出力信号を発生す
る。
も成立する。その他の付加的構成要素とは、前記遅延回
路40は、前記第1の位相のクロックと第2のクロック
ックとの位相差が、第1のラッチ回路11から第2のラ
ッチ回路21に信号を伝送できない伝送不可能範囲内に
入る場合に前記第1の出力信号を前記伝送不可能範囲を
越える位相量だけ遅延させた第2の出力信号を発生す
る。
【0020】前記第2のラッチ回路21は前記遅延回路
40からの前記伝送不可能範囲を越えた第2の出力信号
を入力し前記第2の位相のクロックの次のタイミングの
クロックに同期して第3の出力信号を発生する(請求項
2に対応)。
40からの前記伝送不可能範囲を越えた第2の出力信号
を入力し前記第2の位相のクロックの次のタイミングの
クロックに同期して第3の出力信号を発生する(請求項
2に対応)。
【0021】また、前記遅延回路40の出力端子と前記
第1の同期回路10の出力端子とに接続され前記位相差
が前記伝送不可能範囲内に入る場合に前記遅延回路40
からの第2の出力信号を選択し前記位相差が前記伝送不
可能範囲外にある場合に前記第1のラッチ回路11から
の第1の出力信号を選択する選択回路41を備える(請
求項3に対応)。
第1の同期回路10の出力端子とに接続され前記位相差
が前記伝送不可能範囲内に入る場合に前記遅延回路40
からの第2の出力信号を選択し前記位相差が前記伝送不
可能範囲外にある場合に前記第1のラッチ回路11から
の第1の出力信号を選択する選択回路41を備える(請
求項3に対応)。
【0022】ここで、前記選択回路41はマルチプレク
サなどである。
サなどである。
【0023】
【作用】本発明によれば、図1及び図2を参照して作用
を説明する。まず、第1のラッチ回路FF11は第1の
位相のクロックCKAに同期して第1の出力信号FFA
Oを発生する。
を説明する。まず、第1のラッチ回路FF11は第1の
位相のクロックCKAに同期して第1の出力信号FFA
Oを発生する。
【0024】次に、遅延回路40は、第1の出力信号F
FAOを所定の遅延位相量だけ遅延させた第2の出力信
号FFBIを発生する。さらに、第2のラッチ回路21
は遅延回路40からの第2の出力信号FFBIを入力し
第2の位相のクロックCKBに同期して第3の出力信号
FFBOを発生する。
FAOを所定の遅延位相量だけ遅延させた第2の出力信
号FFBIを発生する。さらに、第2のラッチ回路21
は遅延回路40からの第2の出力信号FFBIを入力し
第2の位相のクロックCKBに同期して第3の出力信号
FFBOを発生する。
【0025】すなわち、第2のラッチ回路21が正確に
動作するので、第1の同期回路の信号を第2の同期回路
に正確に伝送することができる。また、図2に示すよう
に、第1の位相のクロックCKAと第2のクロックック
CKBとの位相差が、第1のラッチ回路11から第2の
ラッチ回路21に信号を伝送できない伝送不可能範囲内
(図中、網掛け部分)に入る場合に、遅延回路40は、
第1の出力信号FFAOを伝送不可能範囲を越える位相
量だけ遅延させた第2の出力信号FFBIを発生する。
動作するので、第1の同期回路の信号を第2の同期回路
に正確に伝送することができる。また、図2に示すよう
に、第1の位相のクロックCKAと第2のクロックック
CKBとの位相差が、第1のラッチ回路11から第2の
ラッチ回路21に信号を伝送できない伝送不可能範囲内
(図中、網掛け部分)に入る場合に、遅延回路40は、
第1の出力信号FFAOを伝送不可能範囲を越える位相
量だけ遅延させた第2の出力信号FFBIを発生する。
【0026】第2のラッチ回路21は遅延回路40から
の伝送不可能範囲を越えた第2の出力信号FFBIを入
力し第2の位相のクロックの次のタイミングのクロック
CKB2に同期して第3の出力信号FFBOを発生す
る。
の伝送不可能範囲を越えた第2の出力信号FFBIを入
力し第2の位相のクロックの次のタイミングのクロック
CKB2に同期して第3の出力信号FFBOを発生す
る。
【0027】従って、前記位相差が前記伝送不可能範囲
内に入っても、第2のラッチ回路が正確に動作し、第1
の同期回路の信号を第2の同期回路に正確に伝送するこ
とができる。
内に入っても、第2のラッチ回路が正確に動作し、第1
の同期回路の信号を第2の同期回路に正確に伝送するこ
とができる。
【0028】さらに、選択回路41は、位相差が伝送不
可能範囲内に入る場合に遅延回路40からの第2の出力
信号を選択し位相差が伝送不可能範囲外にある場合に第
1のラッチ回路11からの第1の出力信号を選択するの
で、前記位相差が伝送不可能範囲に関係なく、第2のラ
ッチ回路が正確に動作し、第1の同期回路の信号を第2
の同期回路に正確に伝送することができる。
可能範囲内に入る場合に遅延回路40からの第2の出力
信号を選択し位相差が伝送不可能範囲外にある場合に第
1のラッチ回路11からの第1の出力信号を選択するの
で、前記位相差が伝送不可能範囲に関係なく、第2のラ
ッチ回路が正確に動作し、第1の同期回路の信号を第2
の同期回路に正確に伝送することができる。
【0029】
【実施例】以下、本発明の同期回路制御装置の実施例を
図面を参照して説明する。図3は本発明の同期回路制御
装置の実施例1を示す構成ブロック図である。 <実施例1>実施例1の同期回路制御装置は、第1の同
期回路10、第2の同期回路20、第1の同期回路10
と第2の同期回路20との間に設けられる遅延素子4
0、第1の同期回路10と第2の同期回路20とにクロ
ックを供給するクロック回路50を備えて構成される。
図面を参照して説明する。図3は本発明の同期回路制御
装置の実施例1を示す構成ブロック図である。 <実施例1>実施例1の同期回路制御装置は、第1の同
期回路10、第2の同期回路20、第1の同期回路10
と第2の同期回路20との間に設けられる遅延素子4
0、第1の同期回路10と第2の同期回路20とにクロ
ックを供給するクロック回路50を備えて構成される。
【0030】前記クロック回路50は、基本クロックを
発生するクロック発生器51と、前記基本クロックの位
相量を調整して第1の位相のクロックCKAを出力する
第1の位相調整回路52と、前記基本クロックの位相量
を調整して第2の位相のクロックCKBを出力する第2
の位相調整回路53とから構成される。
発生するクロック発生器51と、前記基本クロックの位
相量を調整して第1の位相のクロックCKAを出力する
第1の位相調整回路52と、前記基本クロックの位相量
を調整して第2の位相のクロックCKBを出力する第2
の位相調整回路53とから構成される。
【0031】前記第1の同期回路10は、前記第1の位
相のクロックに同期して第1の出力信号FFAOを発生
するもので、FF11、FF12、FF13、論理回路
14とから構成される。前記第1の同期回路10の内部
の他の回路からの信号はFF12の入力端子Aに入力す
る。
相のクロックに同期して第1の出力信号FFAOを発生
するもので、FF11、FF12、FF13、論理回路
14とから構成される。前記第1の同期回路10の内部
の他の回路からの信号はFF12の入力端子Aに入力す
る。
【0032】第1の位相調整回路52からの第1の位相
のクロックCKAはFF12とFF13に入力する。F
F12の出力とFF13の出力は論理回路14に入力す
る。論理回路14の出力はFF11に入力するとともに
FF13の入力端子Aにフィードバックされる。FF1
1は論理回路14からの出力を入力しかつ前記第1の位
相調整回路52からの第1の位相のクロックCKAに同
期して第1の出力信号FFAOを発生する。
のクロックCKAはFF12とFF13に入力する。F
F12の出力とFF13の出力は論理回路14に入力す
る。論理回路14の出力はFF11に入力するとともに
FF13の入力端子Aにフィードバックされる。FF1
1は論理回路14からの出力を入力しかつ前記第1の位
相調整回路52からの第1の位相のクロックCKAに同
期して第1の出力信号FFAOを発生する。
【0033】FF11の出力端子は信号線30を介して
遅延素子40に接続される。前記遅延素子40はディレ
イラインなどであり、前記第1の出力信号FFAOを所
定の遅延位相量だけ遅延させた第2の出力信号FFBI
を発生する。
遅延素子40に接続される。前記遅延素子40はディレ
イラインなどであり、前記第1の出力信号FFAOを所
定の遅延位相量だけ遅延させた第2の出力信号FFBI
を発生する。
【0034】ここで、前記遅延素子40が第1の出力信
号FFAOを遅延すべき所定の遅延位相量は、前記第2
の位相のクロックCKBのタイミングが前記第1の位相
のクロックCKAの伝送不可能範囲(網掛け部分)に入
る場合に前記伝送不可能範囲を越える位相量である。
号FFAOを遅延すべき所定の遅延位相量は、前記第2
の位相のクロックCKBのタイミングが前記第1の位相
のクロックCKAの伝送不可能範囲(網掛け部分)に入
る場合に前記伝送不可能範囲を越える位相量である。
【0035】前記第2の同期回路20はFF21、FF
22、論理回路23を備えて構成される。FF21の入
力端子Aには遅延素子40の出力端子が接続される。F
F231は前記遅延素子40から出力される第2の出力
信号FFBIを入力し前記第1の位相のクロックCKA
及び前記第2の出力信号FFBIとは異なる第2の位相
のクロックCKBに同期して第3の出力信号FFBOを
発生する。
22、論理回路23を備えて構成される。FF21の入
力端子Aには遅延素子40の出力端子が接続される。F
F231は前記遅延素子40から出力される第2の出力
信号FFBIを入力し前記第1の位相のクロックCKA
及び前記第2の出力信号FFBIとは異なる第2の位相
のクロックCKBに同期して第3の出力信号FFBOを
発生する。
【0036】FF21の出力端子はFF22及び論理回
路23の入力端子に接続される。FF22はクロックC
KBに同期して出力信号を他の回路に出力する。FF2
2の出力端子は論理回路23の入力端子に接続される。
路23の入力端子に接続される。FF22はクロックC
KBに同期して出力信号を他の回路に出力する。FF2
2の出力端子は論理回路23の入力端子に接続される。
【0037】次に、このように構成された実施例1の動
作を図面を参照して説明する。図4は実施例1の各信号
のタイミングチャートである。まず、第1の位相調整回
路52はクロック発生器51からの基本クロックの位相
を調整することにより第1の位相のクロックCKAをF
F11に出力する。また、第2の位相調整回路53はク
ロック発生器51からの基本クロックの位相を調整する
ことにより第2の位相のクロックCKBをFF21に出
力する。
作を図面を参照して説明する。図4は実施例1の各信号
のタイミングチャートである。まず、第1の位相調整回
路52はクロック発生器51からの基本クロックの位相
を調整することにより第1の位相のクロックCKAをF
F11に出力する。また、第2の位相調整回路53はク
ロック発生器51からの基本クロックの位相を調整する
ことにより第2の位相のクロックCKBをFF21に出
力する。
【0038】ここで、図4に示すように第2の位相のク
ロックCKBのタイミングは第1の位相のクロックCK
Aの伝送不可能範囲内(図中、網掛け部分)にある。ま
た、クロックCKA、CKBの位相、信号線30の遅延
位相も予めわかっていないものとする。
ロックCKBのタイミングは第1の位相のクロックCK
Aの伝送不可能範囲内(図中、網掛け部分)にある。ま
た、クロックCKA、CKBの位相、信号線30の遅延
位相も予めわかっていないものとする。
【0039】次に、論理回路14の出力がFF11の入
力端子Aに入力する。さらに、FF11は第1の位相調
整回路52からの第1の位相のクロックCKA(例え
ば、CKA1)の立ち上がりエッジに同期して第1の出
力信号FFAO(例えば、信号A1)を信号線30に出
力する。
力端子Aに入力する。さらに、FF11は第1の位相調
整回路52からの第1の位相のクロックCKA(例え
ば、CKA1)の立ち上がりエッジに同期して第1の出
力信号FFAO(例えば、信号A1)を信号線30に出
力する。
【0040】さらに、遅延素子40は信号線30の遅延
位相量とともに所定の位相量φ1だけ(すなわち、前記
伝送不可能範囲外まで)第1の出力信号FFAO(信号
A1)を遅延させてFF21の入力FFBIとしてFF
21に出力する。
位相量とともに所定の位相量φ1だけ(すなわち、前記
伝送不可能範囲外まで)第1の出力信号FFAO(信号
A1)を遅延させてFF21の入力FFBIとしてFF
21に出力する。
【0041】FF21は第2の出力信号FFBI(信号
A1)を入力しさらに第2の位相調整回路53からの第
2のクロックCKB(例えば、CKB2)の立ち上がり
エッジに同期して第3の出力信号FFBO(信号A1)
をFF22及び論理回路23に出力する。
A1)を入力しさらに第2の位相調整回路53からの第
2のクロックCKB(例えば、CKB2)の立ち上がり
エッジに同期して第3の出力信号FFBO(信号A1)
をFF22及び論理回路23に出力する。
【0042】このように、クロックCKAの伝送不可能
範囲にクロックCKBがはいっていても、遅延素子40
を設けることにより次のクロックCKB2のタイミング
でFF21が正確に動作することができる。従って、第
1の同期回路10のFF11から第2の同期回路20の
FF21に信号を伝送することができる。
範囲にクロックCKBがはいっていても、遅延素子40
を設けることにより次のクロックCKB2のタイミング
でFF21が正確に動作することができる。従って、第
1の同期回路10のFF11から第2の同期回路20の
FF21に信号を伝送することができる。
【0043】なお、FFはJ−Kフリップフロップ、D
形フリップフロップなどであり、ラッチ回路の一例とし
て上げたが、その他の素子であってもよい。 <実施例2>次に、本発明の同期回路制御装置の実施例
2を説明する。図5は本発明の同期回路制御装置の実施
例2を示す構成ブロック図である。
形フリップフロップなどであり、ラッチ回路の一例とし
て上げたが、その他の素子であってもよい。 <実施例2>次に、本発明の同期回路制御装置の実施例
2を説明する。図5は本発明の同期回路制御装置の実施
例2を示す構成ブロック図である。
【0044】実施例2では、前記遅延素子40の出力端
子と前記FF11の出力端子に接続され前記遅延素子4
0からの第2の出力信号FFBIと前記FF11からの
第1の出力信号FFAOとを選択的に選択するマルチプ
レクサ41を備えたことを特徴とする。
子と前記FF11の出力端子に接続され前記遅延素子4
0からの第2の出力信号FFBIと前記FF11からの
第1の出力信号FFAOとを選択的に選択するマルチプ
レクサ41を備えたことを特徴とする。
【0045】マルチプレクサ41の出力端子はFF21
の入力端子Aに接続される。その他の構成は実施例1の
構成と同一であり、同一部分には同一符号を付して説明
する。
の入力端子Aに接続される。その他の構成は実施例1の
構成と同一であり、同一部分には同一符号を付して説明
する。
【0046】図6に遅延素子40を使用しないときの各
信号のタイミングチャートを示す。図7にマルチプレク
サ41により遅延素子40を選択したときの各信号のタ
イミングチャートを示す。
信号のタイミングチャートを示す。図7にマルチプレク
サ41により遅延素子40を選択したときの各信号のタ
イミングチャートを示す。
【0047】まず、図6に示す遅延素子40を使用しな
いときの動作を説明する。まず、マルチプレクサ41は
第2の位相のクロックCKBのタイミングが第1の位相
のクロックCKAの伝送不可能範囲外にある場合には、
入力端子Aと出力端子Xとを接続する。
いときの動作を説明する。まず、マルチプレクサ41は
第2の位相のクロックCKBのタイミングが第1の位相
のクロックCKAの伝送不可能範囲外にある場合には、
入力端子Aと出力端子Xとを接続する。
【0048】すなわち、遅延素子40を介することな
く、FF11の出力端子は信号線30を介してFF21
の入力端子Aに接続される。このときの動作を図6を参
照して説明すると、FF11は第1の位相調整回路52
からの第1の位相のクロックCKA(例えば、CKA
1)の立ち上がりエッジに同期して第1の出力信号FF
AO(例えば、信号A1)を信号線30に出力する。
く、FF11の出力端子は信号線30を介してFF21
の入力端子Aに接続される。このときの動作を図6を参
照して説明すると、FF11は第1の位相調整回路52
からの第1の位相のクロックCKA(例えば、CKA
1)の立ち上がりエッジに同期して第1の出力信号FF
AO(例えば、信号A1)を信号線30に出力する。
【0049】さらに、信号線30の遅延位相量φ2だけ
第1の出力信号FFAO(信号A1)を遅延させてFF
21の入力FFBIとしてFF21に出力する。FF2
1は第2の出力信号FFBI(信号A1)を入力しさら
に第2の位相調整回路53からの第2のクロックCKB
(例えば、CKB1)の立ち上がりエッジに同期して第
3の出力信号FFBO(信号A1)をFF22及び論理
回路23に出力する。
第1の出力信号FFAO(信号A1)を遅延させてFF
21の入力FFBIとしてFF21に出力する。FF2
1は第2の出力信号FFBI(信号A1)を入力しさら
に第2の位相調整回路53からの第2のクロックCKB
(例えば、CKB1)の立ち上がりエッジに同期して第
3の出力信号FFBO(信号A1)をFF22及び論理
回路23に出力する。
【0050】このように、クロックCKAの伝送不可能
範囲外にクロックCKBがある場合には、遅延素子40
を介することなく最初のクロックCKB1のタイミング
でFF21が正確に動作することができる。従って、第
1の同期回路10のFF11から第2の同期回路20の
FF21に信号を伝送することができる。
範囲外にクロックCKBがある場合には、遅延素子40
を介することなく最初のクロックCKB1のタイミング
でFF21が正確に動作することができる。従って、第
1の同期回路10のFF11から第2の同期回路20の
FF21に信号を伝送することができる。
【0051】次に、図7に示す遅延素子40を使用する
ときの動作を説明する。まず、マルチプレクサ41は第
2の位相のクロックCKBのタイミングが第1の位相の
クロックCKAの伝送不可能範囲内にある場合には、入
力端子Bと出力端子Xとを接続する。
ときの動作を説明する。まず、マルチプレクサ41は第
2の位相のクロックCKBのタイミングが第1の位相の
クロックCKAの伝送不可能範囲内にある場合には、入
力端子Bと出力端子Xとを接続する。
【0052】すなわち、FF11の出力端子は信号線3
0及び遅延素子40を介してFF21の入力端子Aに接
続される。このときの動作を図7に示す。図7に示すタ
イミングチャートは実施例1で説明した図4に示すタイ
ミングチャートと同一である。このため、その動作は省
略する。
0及び遅延素子40を介してFF21の入力端子Aに接
続される。このときの動作を図7に示す。図7に示すタ
イミングチャートは実施例1で説明した図4に示すタイ
ミングチャートと同一である。このため、その動作は省
略する。
【0053】すなわち、クロックCKAの伝送不可能範
囲にクロックCKBがはいっていても、遅延素子40を
設けることにより次のクロックCKB2のタイミングで
FF21が正確に動作することができる。従って、第1
の同期回路10のFF11から第2の同期回路20のF
F21に信号を伝送することができる。
囲にクロックCKBがはいっていても、遅延素子40を
設けることにより次のクロックCKB2のタイミングで
FF21が正確に動作することができる。従って、第1
の同期回路10のFF11から第2の同期回路20のF
F21に信号を伝送することができる。
【0054】このように、クロックCKBがクロックC
KAの伝送不可能範囲内か否かによってマルチプレクサ
41が遅延素子40を選択的に選択するので、クロック
CKAとクロックCKBの位相差に関係なくFF21が
正確に動作して、FF11からFF21に信号を正確に
伝送することができる。
KAの伝送不可能範囲内か否かによってマルチプレクサ
41が遅延素子40を選択的に選択するので、クロック
CKAとクロックCKBの位相差に関係なくFF21が
正確に動作して、FF11からFF21に信号を正確に
伝送することができる。
【0055】なお、前記実施例2では、第1の位相のク
ロックと第2の位相のクロックとの位相差が伝送不可能
範囲内にあるか否かによって遅延素子40を選択した
が、前記位相差がわからない場合には、マルチプレクサ
41の入力端子A、入力端子Bを適宜選択して、第3の
出力信号FFBOを得るようにしてもよい。
ロックと第2の位相のクロックとの位相差が伝送不可能
範囲内にあるか否かによって遅延素子40を選択した
が、前記位相差がわからない場合には、マルチプレクサ
41の入力端子A、入力端子Bを適宜選択して、第3の
出力信号FFBOを得るようにしてもよい。
【0056】この場合、マルチプレクサ41が入力端子
Aを選択して、第3の出力信号FFBOを得た場合に
は、図6に示すように前記位相差が伝送不可能範囲外に
あるとわかる。
Aを選択して、第3の出力信号FFBOを得た場合に
は、図6に示すように前記位相差が伝送不可能範囲外に
あるとわかる。
【0057】また、マルチプレクサ41が入力端子Bを
選択して、第3の出力信号FFBOを得た場合には、図
7に示すように前記位相差が伝送不可能範囲内にあると
わかる。
選択して、第3の出力信号FFBOを得た場合には、図
7に示すように前記位相差が伝送不可能範囲内にあると
わかる。
【0058】
【発明の効果】本発明によれば、第1のラッチ回路は第
1の位相のクロックに同期して第1の出力信号を発生
し、遅延回路は、第1の出力信号を所定の遅延位相量だ
け遅延させた第2の出力信号を発生し、第2のラッチ回
路は遅延回路からの第2の出力信号を入力し第2の位相
のクロックに同期して第3の出力信号を発生する。
1の位相のクロックに同期して第1の出力信号を発生
し、遅延回路は、第1の出力信号を所定の遅延位相量だ
け遅延させた第2の出力信号を発生し、第2のラッチ回
路は遅延回路からの第2の出力信号を入力し第2の位相
のクロックに同期して第3の出力信号を発生する。
【0059】すなわち、第2のラッチ回路が正確に動作
するので、第1の同期回路の信号を第2の同期回路に正
確に伝送することができる。また、第1の位相のクロッ
クと第2のクロックックとの位相差が、第1のラッチ回
路から第2のラッチ回路に信号を伝送できない伝送不可
能範囲内に入る場合に、遅延回路は、第1の出力信号を
伝送不可能範囲を越える位相量だけ遅延させた第2の出
力信号を発生する。
するので、第1の同期回路の信号を第2の同期回路に正
確に伝送することができる。また、第1の位相のクロッ
クと第2のクロックックとの位相差が、第1のラッチ回
路から第2のラッチ回路に信号を伝送できない伝送不可
能範囲内に入る場合に、遅延回路は、第1の出力信号を
伝送不可能範囲を越える位相量だけ遅延させた第2の出
力信号を発生する。
【0060】第2のラッチ回路は遅延回路からの伝送不
可能範囲を越えた第2の出力信号を入力し第2の位相の
クロックの次のタイミングのクロックに同期して第3の
出力信号を発生する。
可能範囲を越えた第2の出力信号を入力し第2の位相の
クロックの次のタイミングのクロックに同期して第3の
出力信号を発生する。
【0061】従って、前記位相差が前記伝送不可能範囲
内に入っても、第2のラッチ回路が正確に動作し、第1
の同期回路の信号を第2の同期回路に正確に伝送するこ
とができる。
内に入っても、第2のラッチ回路が正確に動作し、第1
の同期回路の信号を第2の同期回路に正確に伝送するこ
とができる。
【0062】さらに、選択回路は、位相差が伝送不可能
範囲内に入る場合に遅延回路からの第2の出力信号を選
択し位相差が伝送不可能範囲外にある場合に第1のラッ
チ回路からの第1の出力信号を選択するので、前記位相
差が伝送不可能範囲に関係なく、第2のラッチ回路が正
確に動作し、第1の同期回路の信号を第2の同期回路に
正確に伝送することができる。
範囲内に入る場合に遅延回路からの第2の出力信号を選
択し位相差が伝送不可能範囲外にある場合に第1のラッ
チ回路からの第1の出力信号を選択するので、前記位相
差が伝送不可能範囲に関係なく、第2のラッチ回路が正
確に動作し、第1の同期回路の信号を第2の同期回路に
正確に伝送することができる。
【図1】本発明の同期回路制御装置を示す構成ブロック
図である。
図である。
【図2】本発明の同期回路制御装置の各信号のタイミン
グチャートである。
グチャートである。
【図3】本発明の同期回路制御装置の実施例1の構成ブ
ロック図である。
ロック図である。
【図4】実施例1の各信号のタイミングチャートであ
る。
る。
【図5】本発明の同期回路制御装置の実施例2の構成ブ
ロック図である。
ロック図である。
【図6】実施例2の遅延素子を使用しないときの各信号
のタイミングチャートである。
のタイミングチャートである。
【図7】実施例2の遅延素子を使用したときの各信号の
タイミングチャートである。
タイミングチャートである。
【図8】従来の同期回路相互間の接続の一例を示す構成
ブロック図である。
ブロック図である。
【図9】図8に示す同期回路相互間の各信号のタイミン
グチャートである。
グチャートである。
【図10】従来の同期回路相互間の接続の他の一例を示
す構成ブロック図である。
す構成ブロック図である。
10,10a・・第1の同期回路 11〜13,21,22・・フリップフロップFF 14,23・・論理回路 20,20a・・第2の同期回路 30・・信号線 40・・遅延素子 41・・マルチプレクサ 50・・クロック回路 51・・クロック発生器 52・・第1の位相調整回路 53・・第2の位相調整回路 55・・位相調整回路 CKA・・第1の位相のクロック CKB・・第2の位相のクロック FFAO・・第1の出力信号 FFBI・・第2の出力信号 FFBO・・第3の出力信号
Claims (3)
- 【請求項1】 第1の位相のクロックに同期して第1の
出力信号を発生する第1のラッチ回路を含む第1の同期
回路と、 前記第1の同期回路内の第1のラッチ回路の出力端子に
接続され前記第1の出力信号を所定の遅延位相量だけ遅
延させた第2の出力信号を発生する遅延回路と、 前記遅延回路に接続され前記遅延回路から出力される第
2の出力信号を入力し前記第1の位相のクロック及び前
記第2の出力信号とは異なる第2の位相のクロックに同
期して第3の出力信号を発生する第2のラッチ回路を含
む第2の同期回路とを備える同期回路制御装置。 - 【請求項2】 前記遅延回路は、前記第1の位相のクロ
ックと第2のクロックックとの位相差が第1のラッチ回
路から第2のラッチ回路に信号を伝送できない伝送不可
能範囲内に入る場合に前記第1の出力信号を前記伝送不
可能範囲を越える位相量だけ遅延させた第2の出力信号
を発生し、 前記第2のラッチ回路は前記遅延回路からの前記伝送不
可能範囲を越えた第2の出力信号を入力し前記第2の位
相のクロックの次のタイミングのクロックに同期して第
3の出力信号を発生する請求項1に記載の同期回路制御
装置。 - 【請求項3】 前記遅延回路の出力端子と前記第1の同
期回路の出力端子とに接続され前記位相差が前記伝送不
可能範囲内に入る場合に前記遅延回路からの第2の出力
信号を選択し前記位相差が前記伝送不可能範囲外にある
場合に前記第1のラッチ回路からの第1の出力信号を選
択する選択回路を備える請求項2に記載の同期回路制御
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7130311A JPH08330932A (ja) | 1995-05-29 | 1995-05-29 | 同期回路制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7130311A JPH08330932A (ja) | 1995-05-29 | 1995-05-29 | 同期回路制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08330932A true JPH08330932A (ja) | 1996-12-13 |
Family
ID=15031295
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7130311A Pending JPH08330932A (ja) | 1995-05-29 | 1995-05-29 | 同期回路制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08330932A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6526106B1 (en) | 1997-05-08 | 2003-02-25 | Nec Corporation | Synchronous circuit controller for controlling data transmission between asynchrous circuit |
JP2018057000A (ja) * | 2015-04-21 | 2018-04-05 | サイプレス セミコンダクター コーポレーション | 車載電子装置 |
-
1995
- 1995-05-29 JP JP7130311A patent/JPH08330932A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6526106B1 (en) | 1997-05-08 | 2003-02-25 | Nec Corporation | Synchronous circuit controller for controlling data transmission between asynchrous circuit |
JP2018057000A (ja) * | 2015-04-21 | 2018-04-05 | サイプレス セミコンダクター コーポレーション | 車載電子装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030624 |