JPH08330932A - 同期回路制御装置 - Google Patents
同期回路制御装置Info
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- JPH08330932A JPH08330932A JP7130311A JP13031195A JPH08330932A JP H08330932 A JPH08330932 A JP H08330932A JP 7130311 A JP7130311 A JP 7130311A JP 13031195 A JP13031195 A JP 13031195A JP H08330932 A JPH08330932 A JP H08330932A
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Abstract
(57)【要約】
【目的】同期回路間のラッチ回路を正確に動作させる。
【構成】第１の同期回路１０は第１の位相のクロックに
同期して第１の出力信号を発生する第１のラッチ回路１
１を含み、遅延回路４０は第１のラッチ回路１１の出力
端子に接続され第１の出力信号を所定の遅延位相量だけ
遅延させた第２の出力信号を発生し、第２の同期回路２
０は遅延回路４０から出力される第２の出力信号を入力
し第１の位相のクロック及び第２の出力信号とは異なる
第２の位相のクロックに同期して第３の出力信号を発生
する第２のラッチ回路を含む。
同期して第１の出力信号を発生する第１のラッチ回路１
１を含み、遅延回路４０は第１のラッチ回路１１の出力
端子に接続され第１の出力信号を所定の遅延位相量だけ
遅延させた第２の出力信号を発生し、第２の同期回路２
０は遅延回路４０から出力される第２の出力信号を入力
し第１の位相のクロック及び第２の出力信号とは異なる
第２の位相のクロックに同期して第３の出力信号を発生
する第２のラッチ回路を含む。
Description
【０００１】
【産業上の利用分野】本発明は第１の同期回路内の送信
側ラッチから第２の同期回路内の受信側ラッチに信号を
伝送する同期回路制御装置に関する。
側ラッチから第２の同期回路内の受信側ラッチに信号を
伝送する同期回路制御装置に関する。
【０００２】
【従来の技術】ある同期回路内の全てのディジタル回路
は、クロック発生器からの第１の位相のクロックに同期
して動作する。また、別の同期回路内の全てのディジタ
ル回路は、クロック発生器からの第２の位相のクロック
（前記第１の位相とは異なる。）に同期して動作する。
このようなクロックの位相は、通常では、同期回路を設
計したときに決定されている。
は、クロック発生器からの第１の位相のクロックに同期
して動作する。また、別の同期回路内の全てのディジタ
ル回路は、クロック発生器からの第２の位相のクロック
（前記第１の位相とは異なる。）に同期して動作する。
このようなクロックの位相は、通常では、同期回路を設
計したときに決定されている。
【０００３】また、前記第１の位相のクロックで動作す
る第１の同期回路から第２の位相のクロックで動作する
第２の同期回路に信号を伝送し同期回路間で通信を行う
場合もある。
る第１の同期回路から第２の位相のクロックで動作する
第２の同期回路に信号を伝送し同期回路間で通信を行う
場合もある。
【０００４】この場合、前記信号が第１の同期回路から
第２の同期回路に入力されたとき、第２の同期回路が正
常に動作する必要がある。図８に従来のこの種の同期回
路相互間の接続構成の一例を示す。図９に前記同期回路
相互間の各信号のタイミングチャートを示す。
第２の同期回路に入力されたとき、第２の同期回路が正
常に動作する必要がある。図８に従来のこの種の同期回
路相互間の接続構成の一例を示す。図９に前記同期回路
相互間の各信号のタイミングチャートを示す。
【０００５】図９に示す例では、第２の同期回路２０ａ
の受信用のフリップフロップＦＦ２１に入力する第２の
位相のクロックＣＫＢのタイミングが、第１の同期回路
１０ａの送信用のＦＦ１１に入力する第１の位相のクロ
ックＣＫＡの伝送不可能範囲、すなわち、ＦＦ１１から
ＦＦ２１に信号が正確に伝送できない範囲（図中、網掛
け部分）の外にある場合である。
の受信用のフリップフロップＦＦ２１に入力する第２の
位相のクロックＣＫＢのタイミングが、第１の同期回路
１０ａの送信用のＦＦ１１に入力する第１の位相のクロ
ックＣＫＡの伝送不可能範囲、すなわち、ＦＦ１１から
ＦＦ２１に信号が正確に伝送できない範囲（図中、網掛
け部分）の外にある場合である。
【０００６】図８及び図９を参照して同期回路の動作を
説明すると、送信用のＦＦ１１は第１の位相のクロック
ＣＫＡに同期して第１の出力信号ＦＦＡＯを信号線３０
に出力する。そして、第１の出力信号ＦＦＡＯは前記信
号線３０で僅かながら位相が遅延して出力信号ＦＦＢＩ
としてＦＦ２１に入力する。
説明すると、送信用のＦＦ１１は第１の位相のクロック
ＣＫＡに同期して第１の出力信号ＦＦＡＯを信号線３０
に出力する。そして、第１の出力信号ＦＦＡＯは前記信
号線３０で僅かながら位相が遅延して出力信号ＦＦＢＩ
としてＦＦ２１に入力する。
【０００７】さらに、ＦＦ２１は第２の位相のクロック
ＣＫＢに同期して第２の出力信号ＦＦＢＯを出力する。
このように第２の位相のクロックＣＫＢと第１の位相の
クロックＣＫＡとの位相差がかなりある場合には、ＦＦ
２１は正確に動作することができる。
ＣＫＢに同期して第２の出力信号ＦＦＢＯを出力する。
このように第２の位相のクロックＣＫＢと第１の位相の
クロックＣＫＡとの位相差がかなりある場合には、ＦＦ
２１は正確に動作することができる。
【０００８】
【発明が解決しようとする課題】しかしながら、クロッ
クの位相が設計時に任意に決定されるため、第２の位相
のクロックＣＫＢと第１の位相のクロックＣＫＡとの位
相差が小さくなる場合もある。
クの位相が設計時に任意に決定されるため、第２の位相
のクロックＣＫＢと第１の位相のクロックＣＫＡとの位
相差が小さくなる場合もある。
【０００９】例えば、第２の位相のクロックＣＫＢのタ
イミングが第１の位相のクロックＣＫＡの伝送不可能範
囲内にあった場合には、クロックＣＫＢが出力信号ＦＦ
ＢＩの位相と同位相となるか、あるいは、出力信号ＦＦ
ＢＩが第２の位相のクロックＣＫＢよりも遅れることも
ある。
イミングが第１の位相のクロックＣＫＡの伝送不可能範
囲内にあった場合には、クロックＣＫＢが出力信号ＦＦ
ＢＩの位相と同位相となるか、あるいは、出力信号ＦＦ
ＢＩが第２の位相のクロックＣＫＢよりも遅れることも
ある。
【００１０】ＦＦ２１はＦＦＢＩを入力してから動作す
るため、このような場合にはＦＦ２１から第２の出力信
号は出力されない。すなわち、ＦＦ２１が正確に動作し
ないため、ＦＦ１１からＦＦ２１に信号が正確に伝送で
きなくなる。
るため、このような場合にはＦＦ２１から第２の出力信
号は出力されない。すなわち、ＦＦ２１が正確に動作し
ないため、ＦＦ１１からＦＦ２１に信号が正確に伝送で
きなくなる。
【００１１】ここで、クロックＣＫＡの位相、クロック
ＣＫＢの位相、前記信号線３０の遅延位相が予めわかっ
ている場合であって、第２の位相のクロックＣＫＢのタ
イミングが第１の位相のクロックＣＫＡの伝送不可能範
囲内にあった場合には、図１０に示すように位相調整回
路５５を用いる。
ＣＫＢの位相、前記信号線３０の遅延位相が予めわかっ
ている場合であって、第２の位相のクロックＣＫＢのタ
イミングが第１の位相のクロックＣＫＡの伝送不可能範
囲内にあった場合には、図１０に示すように位相調整回
路５５を用いる。
【００１２】すなわち、位相調整回路５５は前記伝送不
可能範囲にあるクロックＣＫＢの位相を適切に遅延させ
ることにより図９に示すようにクロックＣＫＢの位相を
伝送不可能範囲外までシフトさせる。これにより、ＦＦ
２１を正常に動作させることができる。
可能範囲にあるクロックＣＫＢの位相を適切に遅延させ
ることにより図９に示すようにクロックＣＫＢの位相を
伝送不可能範囲外までシフトさせる。これにより、ＦＦ
２１を正常に動作させることができる。
【００１３】しかし、前記クロックの位相、信号線３０
の遅延位相が予めわかっていない場合には、前記位相調
整を適切に行うことができず、ＦＦ２１の正常動作を保
障することができない。この場合、ＦＦ１１とＦＦ２１
との間に非同期回路を設ける方法もあるが、回路全体が
複雑になるという問題があった。
の遅延位相が予めわかっていない場合には、前記位相調
整を適切に行うことができず、ＦＦ２１の正常動作を保
障することができない。この場合、ＦＦ１１とＦＦ２１
との間に非同期回路を設ける方法もあるが、回路全体が
複雑になるという問題があった。
【００１４】本発明の目的は、互いに異なる位相のクロ
ックで動作する２つの同期回路において、一方の同期回
路から他方の同期回路に伝送された信号によって正確に
他方の同期回路が動作することのできる同期回路制御装
置を提供することにある。
ックで動作する２つの同期回路において、一方の同期回
路から他方の同期回路に伝送された信号によって正確に
他方の同期回路が動作することのできる同期回路制御装
置を提供することにある。
【００１５】
【課題を解決するための手段】本発明の同期路回路制御
装置は、前記課題を解決するため、以下の手段を採用し
た。
装置は、前記課題を解決するため、以下の手段を採用し
た。
【００１６】＜本発明の同期回路制御装置の要旨＞本発
明は図１に示したように第１の位相のクロックに同期し
て第１の出力信号を発生する第１のラッチ回路１１を含
む第１の同期回路１０と、前記第１の同期回路１０内の
第１のラッチ回路１１の出力端子に接続され前記第１の
出力信号を所定の遅延位相量だけ遅延させた第２の出力
信号を発生する遅延回路４０と、前記遅延回路４０に接
続され前記遅延回路４０から出力される第２の出力信号
を入力し前記第１の位相のクロック及び前記第２の出力
信号とは異なる第２の位相のクロックに同期して第３の
出力信号を発生する第２のラッチ回路２１を含む第２の
同期回路２０とを備えることである（請求項１に対
応）。
明は図１に示したように第１の位相のクロックに同期し
て第１の出力信号を発生する第１のラッチ回路１１を含
む第１の同期回路１０と、前記第１の同期回路１０内の
第１のラッチ回路１１の出力端子に接続され前記第１の
出力信号を所定の遅延位相量だけ遅延させた第２の出力
信号を発生する遅延回路４０と、前記遅延回路４０に接
続され前記遅延回路４０から出力される第２の出力信号
を入力し前記第１の位相のクロック及び前記第２の出力
信号とは異なる第２の位相のクロックに同期して第３の
出力信号を発生する第２のラッチ回路２１を含む第２の
同期回路２０とを備えることである（請求項１に対
応）。
【００１７】要は第１の同期回路から第２の同期回路に
正確に信号を伝送し、第２の同期回路を正確に動作させ
ることである。以下、その構成を説明する。 （第１の同期回路）第１の位相のクロックに同期して第
１の出力信号を発生する第１のラッチ回路として例え
ば、ＦＦ１１を含む。ＦＦ１１はＪ−Ｋフリップフロッ
プ、Ｄ形フリップフロップなどを例示できる。 （遅延回路）遅延回路４０は、ディレイラインなどの遅
延素子であり、前記第１の同期回路１０内の第１のラッ
チ回路１１の出力端子に接続され前記第１の出力信号を
所定の遅延位相量だけ遅延させた第２の出力信号を発生
する。 （第２の同期回路）第２の同期回路２０は前記遅延回路
４０に接続され前記遅延回路４０から出力される第２の
出力信号を入力し前記第１の位相のクロック及び前記第
２の出力信号とは異なる第２の位相のクロックに同期し
て第３の出力信号を発生する。
正確に信号を伝送し、第２の同期回路を正確に動作させ
ることである。以下、その構成を説明する。 （第１の同期回路）第１の位相のクロックに同期して第
１の出力信号を発生する第１のラッチ回路として例え
ば、ＦＦ１１を含む。ＦＦ１１はＪ−Ｋフリップフロッ
プ、Ｄ形フリップフロップなどを例示できる。 （遅延回路）遅延回路４０は、ディレイラインなどの遅
延素子であり、前記第１の同期回路１０内の第１のラッ
チ回路１１の出力端子に接続され前記第１の出力信号を
所定の遅延位相量だけ遅延させた第２の出力信号を発生
する。 （第２の同期回路）第２の同期回路２０は前記遅延回路
４０に接続され前記遅延回路４０から出力される第２の
出力信号を入力し前記第１の位相のクロック及び前記第
２の出力信号とは異なる第２の位相のクロックに同期し
て第３の出力信号を発生する。
【００１８】ここで、第１の同期回路及び第２の同期回
路は通信装置などに設けられたディジタル装置などであ
る。また、第１の同期回路と第２の同期回路とを接続す
る場合に信号線を用いるが、この信号線によっても僅か
に位相が遅延する。
路は通信装置などに設けられたディジタル装置などであ
る。また、第１の同期回路と第２の同期回路とを接続す
る場合に信号線を用いるが、この信号線によっても僅か
に位相が遅延する。
【００１９】本発明は以下の付加的構成要素を付加して
も成立する。その他の付加的構成要素とは、前記遅延回
路４０は、前記第１の位相のクロックと第２のクロック
ックとの位相差が、第１のラッチ回路１１から第２のラ
ッチ回路２１に信号を伝送できない伝送不可能範囲内に
入る場合に前記第１の出力信号を前記伝送不可能範囲を
越える位相量だけ遅延させた第２の出力信号を発生す
る。
も成立する。その他の付加的構成要素とは、前記遅延回
路４０は、前記第１の位相のクロックと第２のクロック
ックとの位相差が、第１のラッチ回路１１から第２のラ
ッチ回路２１に信号を伝送できない伝送不可能範囲内に
入る場合に前記第１の出力信号を前記伝送不可能範囲を
越える位相量だけ遅延させた第２の出力信号を発生す
る。
【００２０】前記第２のラッチ回路２１は前記遅延回路
４０からの前記伝送不可能範囲を越えた第２の出力信号
を入力し前記第２の位相のクロックの次のタイミングの
クロックに同期して第３の出力信号を発生する（請求項
２に対応）。
４０からの前記伝送不可能範囲を越えた第２の出力信号
を入力し前記第２の位相のクロックの次のタイミングの
クロックに同期して第３の出力信号を発生する（請求項
２に対応）。
【００２１】また、前記遅延回路４０の出力端子と前記
第１の同期回路１０の出力端子とに接続され前記位相差
が前記伝送不可能範囲内に入る場合に前記遅延回路４０
からの第２の出力信号を選択し前記位相差が前記伝送不
可能範囲外にある場合に前記第１のラッチ回路１１から
の第１の出力信号を選択する選択回路４１を備える（請
求項３に対応）。
第１の同期回路１０の出力端子とに接続され前記位相差
が前記伝送不可能範囲内に入る場合に前記遅延回路４０
からの第２の出力信号を選択し前記位相差が前記伝送不
可能範囲外にある場合に前記第１のラッチ回路１１から
の第１の出力信号を選択する選択回路４１を備える（請
求項３に対応）。
【００２２】ここで、前記選択回路４１はマルチプレク
サなどである。
サなどである。
【００２３】
【作用】本発明によれば、図１及び図２を参照して作用
を説明する。まず、第１のラッチ回路ＦＦ１１は第１の
位相のクロックＣＫＡに同期して第１の出力信号ＦＦＡ
Ｏを発生する。
を説明する。まず、第１のラッチ回路ＦＦ１１は第１の
位相のクロックＣＫＡに同期して第１の出力信号ＦＦＡ
Ｏを発生する。
【００２４】次に、遅延回路４０は、第１の出力信号Ｆ
ＦＡＯを所定の遅延位相量だけ遅延させた第２の出力信
号ＦＦＢＩを発生する。さらに、第２のラッチ回路２１
は遅延回路４０からの第２の出力信号ＦＦＢＩを入力し
第２の位相のクロックＣＫＢに同期して第３の出力信号
ＦＦＢＯを発生する。
ＦＡＯを所定の遅延位相量だけ遅延させた第２の出力信
号ＦＦＢＩを発生する。さらに、第２のラッチ回路２１
は遅延回路４０からの第２の出力信号ＦＦＢＩを入力し
第２の位相のクロックＣＫＢに同期して第３の出力信号
ＦＦＢＯを発生する。
【００２５】すなわち、第２のラッチ回路２１が正確に
動作するので、第１の同期回路の信号を第２の同期回路
に正確に伝送することができる。また、図２に示すよう
に、第１の位相のクロックＣＫＡと第２のクロックック
ＣＫＢとの位相差が、第１のラッチ回路１１から第２の
ラッチ回路２１に信号を伝送できない伝送不可能範囲内
（図中、網掛け部分）に入る場合に、遅延回路４０は、
第１の出力信号ＦＦＡＯを伝送不可能範囲を越える位相
量だけ遅延させた第２の出力信号ＦＦＢＩを発生する。
動作するので、第１の同期回路の信号を第２の同期回路
に正確に伝送することができる。また、図２に示すよう
に、第１の位相のクロックＣＫＡと第２のクロックック
ＣＫＢとの位相差が、第１のラッチ回路１１から第２の
ラッチ回路２１に信号を伝送できない伝送不可能範囲内
（図中、網掛け部分）に入る場合に、遅延回路４０は、
第１の出力信号ＦＦＡＯを伝送不可能範囲を越える位相
量だけ遅延させた第２の出力信号ＦＦＢＩを発生する。
【００２６】第２のラッチ回路２１は遅延回路４０から
の伝送不可能範囲を越えた第２の出力信号ＦＦＢＩを入
力し第２の位相のクロックの次のタイミングのクロック
ＣＫＢ２に同期して第３の出力信号ＦＦＢＯを発生す
る。
の伝送不可能範囲を越えた第２の出力信号ＦＦＢＩを入
力し第２の位相のクロックの次のタイミングのクロック
ＣＫＢ２に同期して第３の出力信号ＦＦＢＯを発生す
る。
【００２７】従って、前記位相差が前記伝送不可能範囲
内に入っても、第２のラッチ回路が正確に動作し、第１
の同期回路の信号を第２の同期回路に正確に伝送するこ
とができる。
内に入っても、第２のラッチ回路が正確に動作し、第１
の同期回路の信号を第２の同期回路に正確に伝送するこ
とができる。
【００２８】さらに、選択回路４１は、位相差が伝送不
可能範囲内に入る場合に遅延回路４０からの第２の出力
信号を選択し位相差が伝送不可能範囲外にある場合に第
１のラッチ回路１１からの第１の出力信号を選択するの
で、前記位相差が伝送不可能範囲に関係なく、第２のラ
ッチ回路が正確に動作し、第１の同期回路の信号を第２
の同期回路に正確に伝送することができる。
可能範囲内に入る場合に遅延回路４０からの第２の出力
信号を選択し位相差が伝送不可能範囲外にある場合に第
１のラッチ回路１１からの第１の出力信号を選択するの
で、前記位相差が伝送不可能範囲に関係なく、第２のラ
ッチ回路が正確に動作し、第１の同期回路の信号を第２
の同期回路に正確に伝送することができる。
【００２９】
【実施例】以下、本発明の同期回路制御装置の実施例を
図面を参照して説明する。図３は本発明の同期回路制御
装置の実施例１を示す構成ブロック図である。 ＜実施例１＞実施例１の同期回路制御装置は、第１の同
期回路１０、第２の同期回路２０、第１の同期回路１０
と第２の同期回路２０との間に設けられる遅延素子４
０、第１の同期回路１０と第２の同期回路２０とにクロ
ックを供給するクロック回路５０を備えて構成される。
図面を参照して説明する。図３は本発明の同期回路制御
装置の実施例１を示す構成ブロック図である。 ＜実施例１＞実施例１の同期回路制御装置は、第１の同
期回路１０、第２の同期回路２０、第１の同期回路１０
と第２の同期回路２０との間に設けられる遅延素子４
０、第１の同期回路１０と第２の同期回路２０とにクロ
ックを供給するクロック回路５０を備えて構成される。
【００３０】前記クロック回路５０は、基本クロックを
発生するクロック発生器５１と、前記基本クロックの位
相量を調整して第１の位相のクロックＣＫＡを出力する
第１の位相調整回路５２と、前記基本クロックの位相量
を調整して第２の位相のクロックＣＫＢを出力する第２
の位相調整回路５３とから構成される。
発生するクロック発生器５１と、前記基本クロックの位
相量を調整して第１の位相のクロックＣＫＡを出力する
第１の位相調整回路５２と、前記基本クロックの位相量
を調整して第２の位相のクロックＣＫＢを出力する第２
の位相調整回路５３とから構成される。
【００３１】前記第１の同期回路１０は、前記第１の位
相のクロックに同期して第１の出力信号ＦＦＡＯを発生
するもので、ＦＦ１１、ＦＦ１２、ＦＦ１３、論理回路
１４とから構成される。前記第１の同期回路１０の内部
の他の回路からの信号はＦＦ１２の入力端子Ａに入力す
る。
相のクロックに同期して第１の出力信号ＦＦＡＯを発生
するもので、ＦＦ１１、ＦＦ１２、ＦＦ１３、論理回路
１４とから構成される。前記第１の同期回路１０の内部
の他の回路からの信号はＦＦ１２の入力端子Ａに入力す
る。
【００３２】第１の位相調整回路５２からの第１の位相
のクロックＣＫＡはＦＦ１２とＦＦ１３に入力する。Ｆ
Ｆ１２の出力とＦＦ１３の出力は論理回路１４に入力す
る。論理回路１４の出力はＦＦ１１に入力するとともに
ＦＦ１３の入力端子Ａにフィードバックされる。ＦＦ１
１は論理回路１４からの出力を入力しかつ前記第１の位
相調整回路５２からの第１の位相のクロックＣＫＡに同
期して第１の出力信号ＦＦＡＯを発生する。
のクロックＣＫＡはＦＦ１２とＦＦ１３に入力する。Ｆ
Ｆ１２の出力とＦＦ１３の出力は論理回路１４に入力す
る。論理回路１４の出力はＦＦ１１に入力するとともに
ＦＦ１３の入力端子Ａにフィードバックされる。ＦＦ１
１は論理回路１４からの出力を入力しかつ前記第１の位
相調整回路５２からの第１の位相のクロックＣＫＡに同
期して第１の出力信号ＦＦＡＯを発生する。
【００３３】ＦＦ１１の出力端子は信号線３０を介して
遅延素子４０に接続される。前記遅延素子４０はディレ
イラインなどであり、前記第１の出力信号ＦＦＡＯを所
定の遅延位相量だけ遅延させた第２の出力信号ＦＦＢＩ
を発生する。
遅延素子４０に接続される。前記遅延素子４０はディレ
イラインなどであり、前記第１の出力信号ＦＦＡＯを所
定の遅延位相量だけ遅延させた第２の出力信号ＦＦＢＩ
を発生する。
【００３４】ここで、前記遅延素子４０が第１の出力信
号ＦＦＡＯを遅延すべき所定の遅延位相量は、前記第２
の位相のクロックＣＫＢのタイミングが前記第１の位相
のクロックＣＫＡの伝送不可能範囲（網掛け部分）に入
る場合に前記伝送不可能範囲を越える位相量である。
号ＦＦＡＯを遅延すべき所定の遅延位相量は、前記第２
の位相のクロックＣＫＢのタイミングが前記第１の位相
のクロックＣＫＡの伝送不可能範囲（網掛け部分）に入
る場合に前記伝送不可能範囲を越える位相量である。
【００３５】前記第２の同期回路２０はＦＦ２１、ＦＦ
２２、論理回路２３を備えて構成される。ＦＦ２１の入
力端子Ａには遅延素子４０の出力端子が接続される。Ｆ
Ｆ２３１は前記遅延素子４０から出力される第２の出力
信号ＦＦＢＩを入力し前記第１の位相のクロックＣＫＡ
及び前記第２の出力信号ＦＦＢＩとは異なる第２の位相
のクロックＣＫＢに同期して第３の出力信号ＦＦＢＯを
発生する。
２２、論理回路２３を備えて構成される。ＦＦ２１の入
力端子Ａには遅延素子４０の出力端子が接続される。Ｆ
Ｆ２３１は前記遅延素子４０から出力される第２の出力
信号ＦＦＢＩを入力し前記第１の位相のクロックＣＫＡ
及び前記第２の出力信号ＦＦＢＩとは異なる第２の位相
のクロックＣＫＢに同期して第３の出力信号ＦＦＢＯを
発生する。
【００３６】ＦＦ２１の出力端子はＦＦ２２及び論理回
路２３の入力端子に接続される。ＦＦ２２はクロックＣ
ＫＢに同期して出力信号を他の回路に出力する。ＦＦ２
２の出力端子は論理回路２３の入力端子に接続される。
路２３の入力端子に接続される。ＦＦ２２はクロックＣ
ＫＢに同期して出力信号を他の回路に出力する。ＦＦ２
２の出力端子は論理回路２３の入力端子に接続される。
【００３７】次に、このように構成された実施例１の動
作を図面を参照して説明する。図４は実施例１の各信号
のタイミングチャートである。まず、第１の位相調整回
路５２はクロック発生器５１からの基本クロックの位相
を調整することにより第１の位相のクロックＣＫＡをＦ
Ｆ１１に出力する。また、第２の位相調整回路５３はク
ロック発生器５１からの基本クロックの位相を調整する
ことにより第２の位相のクロックＣＫＢをＦＦ２１に出
力する。
作を図面を参照して説明する。図４は実施例１の各信号
のタイミングチャートである。まず、第１の位相調整回
路５２はクロック発生器５１からの基本クロックの位相
を調整することにより第１の位相のクロックＣＫＡをＦ
Ｆ１１に出力する。また、第２の位相調整回路５３はク
ロック発生器５１からの基本クロックの位相を調整する
ことにより第２の位相のクロックＣＫＢをＦＦ２１に出
力する。
【００３８】ここで、図４に示すように第２の位相のク
ロックＣＫＢのタイミングは第１の位相のクロックＣＫ
Ａの伝送不可能範囲内（図中、網掛け部分）にある。ま
た、クロックＣＫＡ、ＣＫＢの位相、信号線３０の遅延
位相も予めわかっていないものとする。
ロックＣＫＢのタイミングは第１の位相のクロックＣＫ
Ａの伝送不可能範囲内（図中、網掛け部分）にある。ま
た、クロックＣＫＡ、ＣＫＢの位相、信号線３０の遅延
位相も予めわかっていないものとする。
【００３９】次に、論理回路１４の出力がＦＦ１１の入
力端子Ａに入力する。さらに、ＦＦ１１は第１の位相調
整回路５２からの第１の位相のクロックＣＫＡ（例え
ば、ＣＫＡ１）の立ち上がりエッジに同期して第１の出
力信号ＦＦＡＯ（例えば、信号Ａ１）を信号線３０に出
力する。
力端子Ａに入力する。さらに、ＦＦ１１は第１の位相調
整回路５２からの第１の位相のクロックＣＫＡ（例え
ば、ＣＫＡ１）の立ち上がりエッジに同期して第１の出
力信号ＦＦＡＯ（例えば、信号Ａ１）を信号線３０に出
力する。
【００４０】さらに、遅延素子４０は信号線３０の遅延
位相量とともに所定の位相量φ1だけ（すなわち、前記
伝送不可能範囲外まで）第１の出力信号ＦＦＡＯ（信号
Ａ１）を遅延させてＦＦ２１の入力ＦＦＢＩとしてＦＦ
２１に出力する。
位相量とともに所定の位相量φ1だけ（すなわち、前記
伝送不可能範囲外まで）第１の出力信号ＦＦＡＯ（信号
Ａ１）を遅延させてＦＦ２１の入力ＦＦＢＩとしてＦＦ
２１に出力する。
【００４１】ＦＦ２１は第２の出力信号ＦＦＢＩ（信号
Ａ１）を入力しさらに第２の位相調整回路５３からの第
２のクロックＣＫＢ（例えば、ＣＫＢ２）の立ち上がり
エッジに同期して第３の出力信号ＦＦＢＯ（信号Ａ１）
をＦＦ２２及び論理回路２３に出力する。
Ａ１）を入力しさらに第２の位相調整回路５３からの第
２のクロックＣＫＢ（例えば、ＣＫＢ２）の立ち上がり
エッジに同期して第３の出力信号ＦＦＢＯ（信号Ａ１）
をＦＦ２２及び論理回路２３に出力する。
【００４２】このように、クロックＣＫＡの伝送不可能
範囲にクロックＣＫＢがはいっていても、遅延素子４０
を設けることにより次のクロックＣＫＢ２のタイミング
でＦＦ２１が正確に動作することができる。従って、第
１の同期回路１０のＦＦ１１から第２の同期回路２０の
ＦＦ２１に信号を伝送することができる。
範囲にクロックＣＫＢがはいっていても、遅延素子４０
を設けることにより次のクロックＣＫＢ２のタイミング
でＦＦ２１が正確に動作することができる。従って、第
１の同期回路１０のＦＦ１１から第２の同期回路２０の
ＦＦ２１に信号を伝送することができる。
【００４３】なお、ＦＦはＪ−Ｋフリップフロップ、Ｄ
形フリップフロップなどであり、ラッチ回路の一例とし
て上げたが、その他の素子であってもよい。 ＜実施例２＞次に、本発明の同期回路制御装置の実施例
２を説明する。図５は本発明の同期回路制御装置の実施
例２を示す構成ブロック図である。
形フリップフロップなどであり、ラッチ回路の一例とし
て上げたが、その他の素子であってもよい。 ＜実施例２＞次に、本発明の同期回路制御装置の実施例
２を説明する。図５は本発明の同期回路制御装置の実施
例２を示す構成ブロック図である。
【００４４】実施例２では、前記遅延素子４０の出力端
子と前記ＦＦ１１の出力端子に接続され前記遅延素子４
０からの第２の出力信号ＦＦＢＩと前記ＦＦ１１からの
第１の出力信号ＦＦＡＯとを選択的に選択するマルチプ
レクサ４１を備えたことを特徴とする。
子と前記ＦＦ１１の出力端子に接続され前記遅延素子４
０からの第２の出力信号ＦＦＢＩと前記ＦＦ１１からの
第１の出力信号ＦＦＡＯとを選択的に選択するマルチプ
レクサ４１を備えたことを特徴とする。
【００４５】マルチプレクサ４１の出力端子はＦＦ２１
の入力端子Ａに接続される。その他の構成は実施例１の
構成と同一であり、同一部分には同一符号を付して説明
する。
の入力端子Ａに接続される。その他の構成は実施例１の
構成と同一であり、同一部分には同一符号を付して説明
する。
【００４６】図６に遅延素子４０を使用しないときの各
信号のタイミングチャートを示す。図７にマルチプレク
サ４１により遅延素子４０を選択したときの各信号のタ
イミングチャートを示す。
信号のタイミングチャートを示す。図７にマルチプレク
サ４１により遅延素子４０を選択したときの各信号のタ
イミングチャートを示す。
【００４７】まず、図６に示す遅延素子４０を使用しな
いときの動作を説明する。まず、マルチプレクサ４１は
第２の位相のクロックＣＫＢのタイミングが第１の位相
のクロックＣＫＡの伝送不可能範囲外にある場合には、
入力端子Ａと出力端子Ｘとを接続する。
いときの動作を説明する。まず、マルチプレクサ４１は
第２の位相のクロックＣＫＢのタイミングが第１の位相
のクロックＣＫＡの伝送不可能範囲外にある場合には、
入力端子Ａと出力端子Ｘとを接続する。
【００４８】すなわち、遅延素子４０を介することな
く、ＦＦ１１の出力端子は信号線３０を介してＦＦ２１
の入力端子Ａに接続される。このときの動作を図６を参
照して説明すると、ＦＦ１１は第１の位相調整回路５２
からの第１の位相のクロックＣＫＡ（例えば、ＣＫＡ
１）の立ち上がりエッジに同期して第１の出力信号ＦＦ
ＡＯ（例えば、信号Ａ１）を信号線３０に出力する。
く、ＦＦ１１の出力端子は信号線３０を介してＦＦ２１
の入力端子Ａに接続される。このときの動作を図６を参
照して説明すると、ＦＦ１１は第１の位相調整回路５２
からの第１の位相のクロックＣＫＡ（例えば、ＣＫＡ
１）の立ち上がりエッジに同期して第１の出力信号ＦＦ
ＡＯ（例えば、信号Ａ１）を信号線３０に出力する。
【００４９】さらに、信号線３０の遅延位相量φ2だけ
第１の出力信号ＦＦＡＯ（信号Ａ１）を遅延させてＦＦ
２１の入力ＦＦＢＩとしてＦＦ２１に出力する。ＦＦ２
１は第２の出力信号ＦＦＢＩ（信号Ａ１）を入力しさら
に第２の位相調整回路５３からの第２のクロックＣＫＢ
（例えば、ＣＫＢ１）の立ち上がりエッジに同期して第
３の出力信号ＦＦＢＯ（信号Ａ１）をＦＦ２２及び論理
回路２３に出力する。
第１の出力信号ＦＦＡＯ（信号Ａ１）を遅延させてＦＦ
２１の入力ＦＦＢＩとしてＦＦ２１に出力する。ＦＦ２
１は第２の出力信号ＦＦＢＩ（信号Ａ１）を入力しさら
に第２の位相調整回路５３からの第２のクロックＣＫＢ
（例えば、ＣＫＢ１）の立ち上がりエッジに同期して第
３の出力信号ＦＦＢＯ（信号Ａ１）をＦＦ２２及び論理
回路２３に出力する。
【００５０】このように、クロックＣＫＡの伝送不可能
範囲外にクロックＣＫＢがある場合には、遅延素子４０
を介することなく最初のクロックＣＫＢ１のタイミング
でＦＦ２１が正確に動作することができる。従って、第
１の同期回路１０のＦＦ１１から第２の同期回路２０の
ＦＦ２１に信号を伝送することができる。
範囲外にクロックＣＫＢがある場合には、遅延素子４０
を介することなく最初のクロックＣＫＢ１のタイミング
でＦＦ２１が正確に動作することができる。従って、第
１の同期回路１０のＦＦ１１から第２の同期回路２０の
ＦＦ２１に信号を伝送することができる。
【００５１】次に、図７に示す遅延素子４０を使用する
ときの動作を説明する。まず、マルチプレクサ４１は第
２の位相のクロックＣＫＢのタイミングが第１の位相の
クロックＣＫＡの伝送不可能範囲内にある場合には、入
力端子Ｂと出力端子Ｘとを接続する。
ときの動作を説明する。まず、マルチプレクサ４１は第
２の位相のクロックＣＫＢのタイミングが第１の位相の
クロックＣＫＡの伝送不可能範囲内にある場合には、入
力端子Ｂと出力端子Ｘとを接続する。
【００５２】すなわち、ＦＦ１１の出力端子は信号線３
０及び遅延素子４０を介してＦＦ２１の入力端子Ａに接
続される。このときの動作を図７に示す。図７に示すタ
イミングチャートは実施例１で説明した図４に示すタイ
ミングチャートと同一である。このため、その動作は省
略する。
０及び遅延素子４０を介してＦＦ２１の入力端子Ａに接
続される。このときの動作を図７に示す。図７に示すタ
イミングチャートは実施例１で説明した図４に示すタイ
ミングチャートと同一である。このため、その動作は省
略する。
【００５３】すなわち、クロックＣＫＡの伝送不可能範
囲にクロックＣＫＢがはいっていても、遅延素子４０を
設けることにより次のクロックＣＫＢ２のタイミングで
ＦＦ２１が正確に動作することができる。従って、第１
の同期回路１０のＦＦ１１から第２の同期回路２０のＦ
Ｆ２１に信号を伝送することができる。
囲にクロックＣＫＢがはいっていても、遅延素子４０を
設けることにより次のクロックＣＫＢ２のタイミングで
ＦＦ２１が正確に動作することができる。従って、第１
の同期回路１０のＦＦ１１から第２の同期回路２０のＦ
Ｆ２１に信号を伝送することができる。
【００５４】このように、クロックＣＫＢがクロックＣ
ＫＡの伝送不可能範囲内か否かによってマルチプレクサ
４１が遅延素子４０を選択的に選択するので、クロック
ＣＫＡとクロックＣＫＢの位相差に関係なくＦＦ２１が
正確に動作して、ＦＦ１１からＦＦ２１に信号を正確に
伝送することができる。
ＫＡの伝送不可能範囲内か否かによってマルチプレクサ
４１が遅延素子４０を選択的に選択するので、クロック
ＣＫＡとクロックＣＫＢの位相差に関係なくＦＦ２１が
正確に動作して、ＦＦ１１からＦＦ２１に信号を正確に
伝送することができる。
【００５５】なお、前記実施例２では、第１の位相のク
ロックと第２の位相のクロックとの位相差が伝送不可能
範囲内にあるか否かによって遅延素子４０を選択した
が、前記位相差がわからない場合には、マルチプレクサ
４１の入力端子Ａ、入力端子Ｂを適宜選択して、第３の
出力信号ＦＦＢＯを得るようにしてもよい。
ロックと第２の位相のクロックとの位相差が伝送不可能
範囲内にあるか否かによって遅延素子４０を選択した
が、前記位相差がわからない場合には、マルチプレクサ
４１の入力端子Ａ、入力端子Ｂを適宜選択して、第３の
出力信号ＦＦＢＯを得るようにしてもよい。
【００５６】この場合、マルチプレクサ４１が入力端子
Ａを選択して、第３の出力信号ＦＦＢＯを得た場合に
は、図６に示すように前記位相差が伝送不可能範囲外に
あるとわかる。
Ａを選択して、第３の出力信号ＦＦＢＯを得た場合に
は、図６に示すように前記位相差が伝送不可能範囲外に
あるとわかる。
【００５７】また、マルチプレクサ４１が入力端子Ｂを
選択して、第３の出力信号ＦＦＢＯを得た場合には、図
７に示すように前記位相差が伝送不可能範囲内にあると
わかる。
選択して、第３の出力信号ＦＦＢＯを得た場合には、図
７に示すように前記位相差が伝送不可能範囲内にあると
わかる。
【００５８】
【発明の効果】本発明によれば、第１のラッチ回路は第
１の位相のクロックに同期して第１の出力信号を発生
し、遅延回路は、第１の出力信号を所定の遅延位相量だ
け遅延させた第２の出力信号を発生し、第２のラッチ回
路は遅延回路からの第２の出力信号を入力し第２の位相
のクロックに同期して第３の出力信号を発生する。
１の位相のクロックに同期して第１の出力信号を発生
し、遅延回路は、第１の出力信号を所定の遅延位相量だ
け遅延させた第２の出力信号を発生し、第２のラッチ回
路は遅延回路からの第２の出力信号を入力し第２の位相
のクロックに同期して第３の出力信号を発生する。
【００５９】すなわち、第２のラッチ回路が正確に動作
するので、第１の同期回路の信号を第２の同期回路に正
確に伝送することができる。また、第１の位相のクロッ
クと第２のクロックックとの位相差が、第１のラッチ回
路から第２のラッチ回路に信号を伝送できない伝送不可
能範囲内に入る場合に、遅延回路は、第１の出力信号を
伝送不可能範囲を越える位相量だけ遅延させた第２の出
力信号を発生する。
するので、第１の同期回路の信号を第２の同期回路に正
確に伝送することができる。また、第１の位相のクロッ
クと第２のクロックックとの位相差が、第１のラッチ回
路から第２のラッチ回路に信号を伝送できない伝送不可
能範囲内に入る場合に、遅延回路は、第１の出力信号を
伝送不可能範囲を越える位相量だけ遅延させた第２の出
力信号を発生する。
【００６０】第２のラッチ回路は遅延回路からの伝送不
可能範囲を越えた第２の出力信号を入力し第２の位相の
クロックの次のタイミングのクロックに同期して第３の
出力信号を発生する。
可能範囲を越えた第２の出力信号を入力し第２の位相の
クロックの次のタイミングのクロックに同期して第３の
出力信号を発生する。
【００６１】従って、前記位相差が前記伝送不可能範囲
内に入っても、第２のラッチ回路が正確に動作し、第１
の同期回路の信号を第２の同期回路に正確に伝送するこ
とができる。
内に入っても、第２のラッチ回路が正確に動作し、第１
の同期回路の信号を第２の同期回路に正確に伝送するこ
とができる。
【００６２】さらに、選択回路は、位相差が伝送不可能
範囲内に入る場合に遅延回路からの第２の出力信号を選
択し位相差が伝送不可能範囲外にある場合に第１のラッ
チ回路からの第１の出力信号を選択するので、前記位相
差が伝送不可能範囲に関係なく、第２のラッチ回路が正
確に動作し、第１の同期回路の信号を第２の同期回路に
正確に伝送することができる。
範囲内に入る場合に遅延回路からの第２の出力信号を選
択し位相差が伝送不可能範囲外にある場合に第１のラッ
チ回路からの第１の出力信号を選択するので、前記位相
差が伝送不可能範囲に関係なく、第２のラッチ回路が正
確に動作し、第１の同期回路の信号を第２の同期回路に
正確に伝送することができる。
【図１】本発明の同期回路制御装置を示す構成ブロック
図である。
図である。
【図２】本発明の同期回路制御装置の各信号のタイミン
グチャートである。
グチャートである。
【図３】本発明の同期回路制御装置の実施例１の構成ブ
ロック図である。
ロック図である。
【図４】実施例１の各信号のタイミングチャートであ
る。
る。
【図５】本発明の同期回路制御装置の実施例２の構成ブ
ロック図である。
ロック図である。
【図６】実施例２の遅延素子を使用しないときの各信号
のタイミングチャートである。
のタイミングチャートである。
【図７】実施例２の遅延素子を使用したときの各信号の
タイミングチャートである。
タイミングチャートである。
【図８】従来の同期回路相互間の接続の一例を示す構成
ブロック図である。
ブロック図である。
【図９】図８に示す同期回路相互間の各信号のタイミン
グチャートである。
グチャートである。
【図１０】従来の同期回路相互間の接続の他の一例を示
す構成ブロック図である。
す構成ブロック図である。
１０，１０ａ・・第１の同期回路 １１〜１３，２１，２２・・フリップフロップＦＦ １４，２３・・論理回路 ２０，２０ａ・・第２の同期回路 ３０・・信号線 ４０・・遅延素子 ４１・・マルチプレクサ ５０・・クロック回路 ５１・・クロック発生器 ５２・・第１の位相調整回路 ５３・・第２の位相調整回路 ５５・・位相調整回路 ＣＫＡ・・第１の位相のクロック ＣＫＢ・・第２の位相のクロック ＦＦＡＯ・・第１の出力信号 ＦＦＢＩ・・第２の出力信号 ＦＦＢＯ・・第３の出力信号
Claims (3)
- 【請求項１】 第１の位相のクロックに同期して第１の
出力信号を発生する第１のラッチ回路を含む第１の同期
回路と、 前記第１の同期回路内の第１のラッチ回路の出力端子に
接続され前記第１の出力信号を所定の遅延位相量だけ遅
延させた第２の出力信号を発生する遅延回路と、 前記遅延回路に接続され前記遅延回路から出力される第
２の出力信号を入力し前記第１の位相のクロック及び前
記第２の出力信号とは異なる第２の位相のクロックに同
期して第３の出力信号を発生する第２のラッチ回路を含
む第２の同期回路とを備える同期回路制御装置。 - 【請求項２】 前記遅延回路は、前記第１の位相のクロ
ックと第２のクロックックとの位相差が第１のラッチ回
路から第２のラッチ回路に信号を伝送できない伝送不可
能範囲内に入る場合に前記第１の出力信号を前記伝送不
可能範囲を越える位相量だけ遅延させた第２の出力信号
を発生し、 前記第２のラッチ回路は前記遅延回路からの前記伝送不
可能範囲を越えた第２の出力信号を入力し前記第２の位
相のクロックの次のタイミングのクロックに同期して第
３の出力信号を発生する請求項１に記載の同期回路制御
装置。 - 【請求項３】 前記遅延回路の出力端子と前記第１の同
期回路の出力端子とに接続され前記位相差が前記伝送不
可能範囲内に入る場合に前記遅延回路からの第２の出力
信号を選択し前記位相差が前記伝送不可能範囲外にある
場合に前記第１のラッチ回路からの第１の出力信号を選
択する選択回路を備える請求項２に記載の同期回路制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7130311A JPH08330932A (ja) | 1995-05-29 | 1995-05-29 | 同期回路制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7130311A JPH08330932A (ja) | 1995-05-29 | 1995-05-29 | 同期回路制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330932A true JPH08330932A (ja) | 1996-12-13 |
Family
ID=15031295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7130311A Pending JPH08330932A (ja) | 1995-05-29 | 1995-05-29 | 同期回路制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08330932A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6526106B1 (en) | 1997-05-08 | 2003-02-25 | Nec Corporation | Synchronous circuit controller for controlling data transmission between asynchrous circuit |
| JP2018057000A (ja) * | 2015-04-21 | 2018-04-05 | サイプレス セミコンダクター コーポレーション | 車載電子装置 |
-
1995
- 1995-05-29 JP JP7130311A patent/JPH08330932A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6526106B1 (en) | 1997-05-08 | 2003-02-25 | Nec Corporation | Synchronous circuit controller for controlling data transmission between asynchrous circuit |
| JP2018057000A (ja) * | 2015-04-21 | 2018-04-05 | サイプレス セミコンダクター コーポレーション | 車載電子装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030624 |