JP2002175271A - 位相整合回路 - Google Patents

Abstract

(57)【要約】 【課題】 簡易な構成で、データを劣化させることなく
クロックの位相変動を吸収可能な位相整合回路を得るこ
と。 【解決手段】 送信回路から出力される送信クロックと
当該送信クロックに同期した送信データとを受け取り、
当該送信クロックに基づいて、同一のクロックで動作す
る回路間の位相のずれを吸収する構成とし、送信クロッ
クと遅延調整後の内部クロックとの位相を比較する位相
比較回路１０６と、前記位相比較結果に基づいて送信ク
ロックと遅延調整後の内部クロックとの位相差をなくす
ように常時内部クロックの遅延量を調整する可変遅延回
路１０７と、前記遅延調整後の内部クロックに同期した
タイミングで送信データをラッチするＤ−ＦＦ１０４
と、内部クロックに同期したタイミングで前記第１のＤ
型フリップフロップ出力のデータをラッチするＤ−ＦＦ
１０５と、を備える構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同期クロックで動
作する回路間で生じるクロック位相変動を吸収する位相
整合回路に関するものである。

【０００２】

【従来の技術】以下、従来の位相整合回路について説明
する。従来の位相整合回路としては、たとえば、特開平
１１−３１９６４号公報に記載の「論理回路」がある。
図７は、前記公報記載の従来の位相整合回路の構成を示
す図である。

【０００３】図７において、８０１は送信回路であり、
８０２は受信回路であり、８０３はフリップフロップ回
路であり、８０４はドライバであり、８０５は配線であ
り、８０６は入力回路であり、８０７は遅延時間を調整
する可変遅延回路であり、８０８はフリップフロップ回
路であり、８０９はクロック発生回路であり、８１０は
基準信号発生回路であり、８１１はセレクタ回路であ
り、８１２は遅延回路であり、８１３は位相比較回路で
ある。

【０００４】上記位相整合回路においては、信号伝送の
遅延時間を調整するため、送信回路８０１と受信回路８
０２に対して、基準信号発生回路８１０から出力される
共通の基準信号であるＳＹＮＣ信号を分配する。このと
き、送信回路８０１に与えられたＳＹＮＣ信号は、セレ
クタ回路８１１を介してフリップフロップ回路８０３に
与えられる。また、受信回路８０２に与えられたＳＹＮ
Ｃ信号は、遅延回路８１２を介して位相比較回路８１３
にＳＹＮＣ２信号として与えられ、さらに、位相比較回
路８１３にてフリップフロップ回路８０８の出力と比較
される。そして、当該比較結果が可変遅延回路８０７に
与えられ、ここで信号の遅延が調整される。

【０００５】また、上記とは異なる従来の位相整合回路
として、たとえば、ＦＩＦＯ回路（Fast In Fast Out）
がある。図８は、位相整合回路として動作するＦＩＦＯ
回路の構成を示す図である。

【０００６】図８において、６０１は送信回路であり、
６０２は受信回路であり、６０３はＦＩＦＯ回路であ
り、６０４−１〜ｎはＤ−ＦＦ（Ｄ−フリップフロッ
プ）であり、６０５は受信カウンタであり、６０６はセ
レクタ回路であり、６０７は送信カウンタである。

【０００７】上記位相整合回路では、受信カウンタ６０
５が、送信クロックをｎ分周し、位相が２π／ｎずつ異
なるｎ個のクロックを出力する。また、送信カウンタ６
０７では、内部クロックをｎ分周し、位相が２π／ｎず
つ異なるｎ個のクロックを出力する。Ｄ−ＦＦ６０４−
１〜ｎでは、該当する受信カウンタ６０５からのクロッ
クをそれぞれ受け取り、２π／ｎ単位に送信データを取
り込む。セレクタ回路６０６では、送信カウンタ６０７
からのクロックに基づいてｎ個の並列データを選択／出
力する。なお、セレクタ回路６０６からは、もとの送信
データと同じデータが出力される。

【０００８】たとえば、特定のＤ−ＦＦにデータを取り
込んでから、次にデータを取り込むまでに、セレクタ回
路６０６により選択／出力された場合には、データを誤
ることなく受信回路内部へ送信できる。

【０００９】

【発明が解決しようとする課題】しかしながら、上記、
従来の位相整合回路（特開平１１−３１９６４号公報に
記載の位相整合回路）においては、一度位相制御が行わ
れた場合、以降、常に同じ位相で動作し、時間とともに
変化する位相変動に対応できない、という問題があっ
た。また、常に位相監視を行った場合においても、０
（Ｌ）連続あるいは１（Ｈ）連続のデータが入力された
場合には、位相比較ができず、同期がずれてしまう可能
性がある、という問題があった。

【００１０】また、上記、従来の位相整合回路（ＦＩＦ
Ｏ回路）においては、データラインの分岐数が多いため
駆動能力を上げるためのバッファが必要になり、さら
に、セレクタ回路やカウンタ回路といった回路が必要と
なるため、回路規模が増大する、という問題があった。

【００１１】本発明は、上記に鑑みてなされたものであ
って、簡易な構成で、データを劣化させることなくクロ
ックの位相変動を吸収可能な位相整合回路を得ることを
目的とする。

【００１２】

【課題を解決するための手段】上述した課題を解決し、
目的を達成するために、本発明にかかる位相整合回路に
あっては、送信回路から出力される送信クロックと当該
送信クロックに同期した送信データとを受け取り、当該
送信クロックに基づいて、同一のクロックで動作する回
路間の位相のずれを吸収する構成とし、送信クロックと
遅延調整後の内部クロック（与える遅延量は正、負また
は０に相当）との位相を比較する位相比較手段（後述す
る実施の形態の位相比較回路１０６に相当）と、前記位
相比較結果に基づいて送信クロックと遅延調整後の内部
クロックとの位相差をなくすように常時内部クロックの
遅延量を調整する遅延調整手段（可変遅延回路１０７に
相当）と、前記遅延調整後の内部クロックに同期したタ
イミングで送信データをラッチする第１のＤ型フリップ
フロップ（Ｄ−ＦＦ１０４に相当）と、内部クロックに
同期したタイミングで前記第１のＤ型フリップフロップ
出力のデータをラッチする第２のＤ型フリップフロップ
（Ｄ−ＦＦ１０５に相当）と、を備えることを特徴とす
る。

【００１３】つぎの発明にかかる位相整合回路にあって
は、送信回路から出力される送信クロックと当該送信ク
ロックに同期した送信データとを受け取り、当該送信ク
ロックを用いて、同一のクロックで動作する回路間の位
相のずれを吸収する構成とし、送信クロックと遅延調整
後の内部クロック（与える遅延量は正、負または０に相
当）との位相を比較する位相比較手段（位相比較回路２
０６に相当）と、前記位相比較結果に基づいて、送信ク
ロックと遅延調整後の内部クロックとの位相差をなくす
ように常時内部クロックの遅延量を段階的に調整する複
数の遅延調整手段（可変遅延回路２０７−１〜ｎに相
当）と、前記各遅延調整手段にて段階的に遅延調整され
た内部クロックに同期したタイミングで、順に送信デー
タをラッチする各遅延調整手段対応のＤ型フリップフロ
ップ（Ｄ−ＦＦ２０４−１〜ｎに相当）と、内部クロッ
クに同期したタイミングで前記最終段のＤ型フリップフ
ロップ出力のデータをラッチするＤ型フリップフロップ
（Ｄ−ＦＦ２０５に相当）と、を備えることを特徴とす
る。

【００１４】つぎの発明にかかる位相整合回路にあって
は、送信回路から出力される送信クロックと当該送信ク
ロックに同期した送信データとを受け取り、当該送信ク
ロックに基づいて、同一のクロックで動作する回路間の
位相のずれを吸収する構成とし、内部クロックと遅延調
整後の送信クロック（与える遅延量は正、負または０に
相当）との位相を比較する位相比較手段（位相比較回路
３０６に相当）と、前記位相比較結果に基づいて内部ク
ロックと遅延調整後の送信クロックとの位相差をなくす
ように常時送信クロックの遅延量を調整する遅延調整手
段（可変遅延回路３０７に相当）と、送信クロックに同
期したタイミングで送信データをラッチする第１のＤ型
フリップフロップ（Ｄ−ＦＦ３０４に相当）と、前記遅
延調整後の送信クロックに同期したタイミングで前記第
１のＤ型フリップフロップ出力のデータをラッチする第
２のＤ型フリップフロップ（Ｄ−ＦＦ３０５に相当）
と、を備えることを特徴とする。

【００１５】つぎの発明にかかる位相整合回路にあって
は、送信回路から出力される送信クロックと当該送信ク
ロックに同期した送信データとを受け取り、当該送信ク
ロックを用いて、同一のクロックで動作する回路間の位
相のずれを吸収する構成とし、内部クロックと遅延調整
後の送信クロック（与える遅延量は正、負または０に相
当）との位相を比較する位相比較手段（位相比較回路４
０６に相当）と、前記位相比較結果に基づいて、内部ク
ロックと遅延調整後の送信クロックとの位相差をなくす
ように常時送信クロックの遅延量を段階的に調整する複
数の遅延調整手段（可変遅延回路４０７−１〜ｎに相
当）と、送信クロックに同期したタイミングで送信デー
タをラッチするＤ型フリップフロップ（Ｄ−ＦＦ４０４
−１に相当）と、前記各遅延調整手段にて段階的に遅延
調整された送信クロックに同期したタイミングで、順に
前記Ｄ型フリップフロップ出力のデータをラッチする各
遅延調整手段対応のＤ型フリップフロップ（Ｄ−ＦＦ４
０４−２〜ｎ、Ｄ−ＦＦ４０５に相当）と、を備えるこ
とを特徴とする。

【００１６】つぎの発明にかかる位相整合回路におい
て、前記位相比較手段は、現在の遅延量を任意の遅延量
に変更可能な遅延量設定端子を備えることを特徴とす
る。

【００１７】

【発明の実施の形態】以下に、本発明にかかる位相整合
回路の実施の形態を図面に基づいて詳細に説明する。な
お、この実施の形態によりこの発明が限定されるもので
はない。

【００１８】実施の形態１．図１は、本発明にかかる位
相整合回路の実施の形態１の構成を示す図である。図１
において、１０１は送信回路であり、１０２は受信回路
であり、また、受信回路１０２において、１０３は位相
整合回路であり、１０４は遅延後の内部クロックに同期
して動作するＤ−ＦＦであり、１０５は内部クロックに
同期して動作するＤ−ＦＦであり、１０６は送信クロッ
クと遅延後の内部クロックとの位相比較を行う位相比較
回路であり、１０７は内部クロックを遅延させる可変遅
延回路である。

【００１９】ここで、上記位相整合回路の動作を説明す
る。上記位相整合回路１０３では、位相比較回路１０６
が、送信クロックと遅延後の内部クロックとの位相差に
基づいて可変遅延回路１０７にて内部クロックに与える
遅延時間を制御する。たとえば、送信クロックの位相が
遅延後の内部クロックの位相より進んでいた場合、位相
比較回路１０６では、可変遅延回路１０７にて与える遅
延時間が短くなるように制御し、比較対象のクロックの
位相が揃うまで遅延時間を変化させる。一方、送信クロ
ックの位相が遅延後の内部クロックの位相より遅れてい
た場合、位相比較回路１０６では、可変遅延回路１０７
にて与える遅延時間が長くなるように制御する。

【００２０】図２は、上記位相整合回路の動作を示すタ
イミングチャートである。たとえば、内部クロックと送
信クロックとを比較した結果、時間Ａだけ位相差があっ
た場合、位相比較回路１０６では、内部クロックを、可
変遅延回路１０７を用いて遅延時間Ａだけ遅延させる。
したがって、ここでは、遅延させた内部クロックの立ち
下がり点Ｂと送信クロックの立ち下がり点Ｃが一致して
いる。以降、送信クロックと遅延後の内部クロックとの
比較を継続し、クロックの位相変動に応じて可変遅延回
路１０７の遅延量を調整する。

【００２１】また、入力データの変化点が送信クロック
の立ち上がり（Ｄ参照）に同期しているため、Ｄ−ＦＦ
１０４では、遅延後の内部クロックの立ち下がり点Ｂで
入力データを出力する。ここでは、遅延後の内部クロッ
クと送信クロックとの位相が常に一致するように制御し
ているため、Ｄ−ＦＦ１０４は、遅延後の内部クロック
の立ち下りで誤ることなく入力データを出力できる。

【００２２】つぎに、Ｄ−ＦＦ１０４出力はＤ−ＦＦ１
０５に入力され、Ｄ−ＦＦ１０５では、内部クロックの
立ち下がり点ＥのタイミングでＤ−ＦＦ１０４出力を受
信回路内部へ出力する。内部クロックとＤ−ＦＦ１０５
出力との位相関係は常に一致しているため、受信回路内
部では、データを誤ることなく利用できる。

【００２３】このように、本実施の形態においては、ま
ず、位相比較回路１０６による比較結果に基づいて可変
遅延回路１０７が内部クロックに遅延を与えることによ
り（遅延を減らす動作も含む）、遅延後の内部クロック
と送信クロックとの位相を常に一致させるように制御す
る。そして、Ｄ−ＦＦ１０４が、遅延後の内部クロック
に同期して動作することで、入力データを確実に出力す
る。さらに、内部クロックで動作するＤ−ＦＦ１０５
が、可変遅延回路１０７にて内部クロックに与える遅延
時間が変動した場合に、すなわち、クロックの位相変動
が発生した場合に、その位相変動をＤ−ＦＦ１０４出力
の１データ分の範囲（位相余裕）で吸収し、正常に受信
回路内へ受信データを出力する。これにより、Ｄ−Ｆ
Ｆ、位相比較回路、および可変遅延回路を備えた簡易な
構成で、送信回路および受信回路間のクロックの位相変
動を吸収できるため、確実なデータ送受信および回路の
小規模化を実現できる。

【００２４】実施の形態２．前述の実施の形態１の位相
整合回路においては、吸収可能な内部クロックと送信ク
ロックとの位相変動が、Ｄ−ＦＦ出力の１データ分、す
なわち、位相余裕分だけであった。本実施の形態の位相
整合回路では、Ｄ−ＦＦを多段に接続することで、より
大きな位相変動を吸収する。

【００２５】図３は、本発明にかかる位相整合回路の実
施の形態２の構成を示す図である。図３において、２０
２は受信回路であり、また、受信回路２０２において、
２０３は実施の形態２の位相整合回路であり、２０４−
１〜ｎは所定量だけ遅延させた内部クロックに同期して
動作するＤ−ＦＦであり、２０５は内部クロックに同期
して動作するＤ−ＦＦであり、２０６は送信クロックと
遅延後の内部クロック２１１との位相比較を行う位相比
較回路であり、２０７−１〜ｎは位相比較結果（位相
差）の１／ｎずつ内部クロックを遅延させる可変遅延回
路である。

【００２６】ここで、上記位相整合回路の動作を説明す
る。上記位相整合回路２０３では、位相比較回路２０６
が、送信クロックと可変遅延回路２０７−１出力のクロ
ックとの位相差に基づいて、可変遅延回路２０７−１〜
ｎにて内部クロックに与える遅延時間を制御する。たと
えば、送信クロックの位相が可変遅延回路２０７−１出
力のクロックの位相より進んでいた場合、位相比較回路
２０６では、可変遅延回路２０７−１〜ｎにて与える遅
延時間の合計が短くなるように制御し、可変遅延回路２
０７−１出力のクロックの位相が揃うまで遅延時間を変
化させる。一方、送信クロックの位相が可変遅延回路２
０７−１出力のクロックの位相より遅れていた場合、位
相比較回路２０６では、可変遅延回路２０７−１〜ｎに
て与える遅延時間の合計が長くなるように制御する。な
お、ここでは、送信クロックと可変遅延回路２０７−１
出力のクロックの位相が一致するように、各可変遅延回
路が内部クロックに対して、（位相差）／ｎずつ均等に
遅延時間を与える。

【００２７】具体的にいうと、たとえば、可変遅延回路
２０７−１出力のクロックと送信クロックとを比較した
結果、時間Ａだけ位相差があった場合、位相比較回路２
０６では、内部クロックを、可変遅延回路２０７−１〜
ｎを用いて遅延時間Ａだけ遅延させる。ここでは、各可
変遅延回路でＡ／ｎずつ遅延させることとなる。以降、
送信クロックと遅延後の内部クロックとの比較を継続
し、クロックの位相変動に応じて可変遅延回路２０７−
１〜ｎの遅延量を調整する。

【００２８】つぎに、入力データの変化点が送信クロッ
クの立ち上がりに同期しているため、Ｄ−ＦＦ２０４−
１は、可変遅延回路２０７−１出力のクロックの立ち下
がりで入力データを出力する。以降、Ｄ−ＦＦ２０４−
２は、可変遅延回路２０７−２出力のクロックの立ち下
がりで、…、Ｄ−ＦＦ２０４−ｎは、可変遅延回路２０
７−ｎ出力のクロックの立ち下がりで、それぞれ入力デ
ータを出力する。

【００２９】つぎに、Ｄ−ＦＦ２０４−ｎ出力はＤ−Ｆ
Ｆ２０５に入力され、Ｄ−ＦＦ２０５では、内部クロッ
クの立ち下がりでＤ−ＦＦ２０４−ｎから受け取ったデ
ータを受信回路内部へ出力する。内部クロックとＤ−Ｆ
Ｆ２０５出力との位相関係は常に一致しているため、受
信回路内部では、データを誤ることなく利用できる。

【００３０】このように、本実施の構成においては、ク
ロックの位相変動が発生した場合に、可変遅延回路２０
７−１〜ｎで与える個々の遅延時間を、それぞれ対応す
るＤ−ＦＦ２０４−２〜ｎおよびＤ−ＦＦ２０５出力の
１データ分の範囲（位相余裕）で変化させることができ
るため、回路全体として、遅延時間の合計を、Ｄ−ＦＦ
出力の１データ分のｎ倍の範囲で変化させることができ
る。これにより、本実施の形態では、１個のＤ−ＦＦで
吸収しきれない程大きな位相変動があるような場合につ
いても、Ｄ−ＦＦの多段接続数に応じて当該位相変動を
吸収できる。

【００３１】実施の形態３．図４は、本発明にかかる位
相整合回路の実施の形態３の構成を示す図である。図４
において、３０２は受信回路であり、また、受信回路３
０２において、３０３は実施の形態３の位相整合回路で
あり、３０４は送信クロックに同期して動作するＤ−Ｆ
Ｆであり、３０５は遅延後の送信クロックに同期して動
作するＤ−ＦＦであり、３０６は遅延後の送信クロック
と内部クロックとの位相比較を行う位相比較回路であ
り、３０７は送信クロックを遅延させる可変遅延回路で
ある。

【００３２】ここで、上記位相整合回路の動作を説明す
る。上記位相整合回路３０３では、位相比較回路３０６
が、遅延後の送信クロックと内部クロックとの位相差に
基づいて可変遅延回路３０７にて送信クロックに与える
遅延時間を制御する。たとえば、遅延させた送信クロッ
クの位相が内部クロックの位相より遅れていた場合、位
相比較回路３０６では、可変遅延回路３０７にて与える
遅延時間が短くなるように制御し、比較対象のクロック
の位相が揃うまで遅延時間を変化させる。一方、遅延さ
せた送信クロックの位相が内部クロックの位相より進ん
でいた場合、位相比較回路３０６では、可変遅延回路３
０７にて与える遅延時間が長くなるように制御する。

【００３３】具体的にいうと、たとえば、内部クロック
と送信クロックとを比較した結果、送信クロックが時間
Ａだけ進んでいた場合、位相比較回路３０６では、送信
クロックを、可変遅延回路３０７を用いて遅延時間Ａだ
け遅延させる。以降、遅延後の送信クロックと内部クロ
ックとの比較を継続し、クロックの位相変動に応じて可
変遅延回路３０７の遅延量を調整する。

【００３４】つぎに、入力データの変化点が送信クロッ
クの立ち上がりに同期しているため、Ｄ−ＦＦ３０４で
は、送信クロックの立ち下がりで確実に入力データを出
力する。

【００３５】つぎに、Ｄ−ＦＦ３０４出力はＤ−ＦＦ３
０５に入力され、Ｄ−ＦＦ３０５では、遅延後の送信ク
ロックの立ち下がりでＤ−ＦＦ３０４から受け取ったデ
ータを受信回路内部へ出力する。ここでは、内部クロッ
ク（遅延後の送信クロック）とＤ−ＦＦ３０５出力との
位相関係は常に一致しているため、受信回路内部では、
データを誤ることなく利用できる。

【００３６】このように、本実施の形態においては、ま
ず、位相比較回路３０６による比較結果に基づいて可変
遅延回路３０７が送信クロックに遅延を与えることによ
り（遅延を減らす動作も含む）、内部クロックと遅延後
の送信クロックとの位相を常に一致させるように制御す
る。そして、Ｄ−ＦＦ３０４が、送信クロックに同期し
て動作することで、入力データを確実に出力する。さら
に、遅延後の送信クロックで動作するＤ−ＦＦ３０５
が、可変遅延回路３０７にて送信クロックに与える遅延
時間が変動した場合に、すなわち、クロックの位相変動
が発生した場合に、その位相変動をＤ−ＦＦ３０４出力
の１データ分の範囲（位相余裕）で吸収し、正常に受信
回路内へ受信データを出力する。これにより、Ｄ−Ｆ
Ｆ、位相比較回路、および可変遅延回路を備えた簡易な
構成で、送信回路および受信回路間のクロックの位相変
動を吸収できるため、確実なデータ送受信および回路の
小規模化を実現できる。

【００３７】実施の形態４．前述の実施の形態３の位相
整合回路においては、吸収可能な内部クロックと送信ク
ロックとの位相変動が、Ｄ−ＦＦ出力の１データ分、す
なわち、位相余裕分だけであった。本実施の形態の位相
整合回路では、Ｄ−ＦＦを多段に接続することで、より
大きな位相変動を吸収する。

【００３８】図５は、本発明にかかる位相整合回路の実
施の形態４の構成を示す図である。図５において、４０
２は受信回路であり、また、受信回路４０２において、
４０３は実施の形態４の位相整合回路であり、４０４−
１〜ｎは所定量だけ遅延させた送信クロックに同期して
動作するＤ−ＦＦであり、４０５は遅延後の送信クロッ
ク４１１に同期して動作するＤ−ＦＦであり、４０６は
内部クロックと遅延後の送信クロック４１１との位相比
較を行う位相比較回路であり、４０７−１〜ｎは位相比
較結果（位相差）の１／ｎずつ送信クロックを遅延させ
る可変遅延回路である。

【００３９】ここで、上記位相整合回路の動作を説明す
る。上記位相整合回路４０３では、位相比較回路４０６
が、内部クロックと可変遅延回路４０７−ｎ出力のクロ
ックとの位相差に基づいて、可変遅延回路４０７−１〜
ｎにて内部クロックに与える遅延時間を制御する。たと
えば、可変遅延回路４０７−ｎ出力の送信クロックの位
相が内部クロックの位相より遅れていた場合、位相比較
回路４０６では、可変遅延回路４０７−１〜ｎにて与え
る遅延時間の合計が短くなるように制御し、可変遅延回
路４０７−ｎ出力のクロックの位相が揃うまで遅延時間
を変化させる。一方、可変遅延回路４０７−ｎ出力の送
信クロックの位相が内部クロックの位相より進んでいた
場合、位相比較回路４０６では、可変遅延回路４０７−
１〜ｎにて与える遅延時間の合計が長くなるように制御
する。なお、ここでは、内部クロックと可変遅延回路４
０７−ｎ出力のクロックの位相が一致するように、各可
変遅延回路が送信クロックに対して、（位相差）／ｎず
つ均等に遅延時間を与える。

【００４０】具体的にいうと、たとえば、可変遅延回路
４０７−ｎ出力のクロックと内部クロックとを比較した
結果、送信クロックが時間Ａだけ進んでいた場合、位相
比較回路４０６では、送信クロックを、可変遅延回路４
０７−１〜ｎを用いて遅延時間Ａだけ遅延させる。ここ
では、各可変遅延回路でＡ／ｎずつ遅延させることとな
る。以降、可変遅延回路４０７−ｎ出力のクロックと内
部クロックとの比較を継続し、クロックの位相変動に応
じて可変遅延回路４０７−１〜ｎの遅延量を調整する。

【００４１】つぎに、入力データの変化点が送信クロッ
クの立ち上がりに同期しているため、Ｄ−ＦＦ４０４−
１は、送信クロックの立ち下がりで入力データを出力す
る。以降、Ｄ−ＦＦ４０４−２は、可変遅延回路４０７
−１出力のクロックの立ち下がりで、…、Ｄ−ＦＦ４０
４−ｎは、可変遅延回路４０７−（ｎ−１）出力のクロ
ックの立ち下がりで、それぞれ入力データを出力する。

【００４２】つぎに、Ｄ−ＦＦ４０４−ｎ出力はＤ−Ｆ
Ｆ４０５に入力され、Ｄ−ＦＦ４０５では、可変遅延回
路４０７−ｎ出力のクロックの立ち下がりでＤ−ＦＦ４
０４−ｎから受け取ったデータを受信回路内部へ出力す
る。可変遅延回路４０７−ｎ出力のクロック（内部クロ
ック）とＤ−ＦＦ４０５出力との位相関係は常に一致し
ているため、受信回路内部では、データを誤ることなく
利用できる。

【００４３】このように、本実施の構成においては、ク
ロックの位相変動が発生した場合に、可変遅延回路４０
７−１〜ｎで与える個々の遅延時間を、それぞれ対応す
るＤ−ＦＦ４０４−２〜ｎおよびＤ−ＦＦ４０５出力の
１データ分の範囲（位相余裕）で変化させることができ
るため、回路全体として、遅延時間の合計を、Ｄ−ＦＦ
出力の１データ分のｎ倍の範囲で変化させることができ
る。これにより、本実施の形態では、１個のＤ−ＦＦで
吸収しきれない程大きな位相変動があるような場合につ
いても、Ｄ−ＦＦの多段接続数に応じて当該位相変動を
吸収できる。

【００４４】実施の形態５．前述の実施の形態１〜４で
は、電源投入時などに、可変遅延回路にて与えられる遅
延時間が±２πまたはその整数倍だけ異なる状態で、位
相の同期が確立されてしまう場合がある。本実施の形態
では、所望の遅延時間と異なる遅延時間で位相同期が確
立された場合に、初期化信号を入力することで現在の遅
延時間を所望の遅延時間に変更する。

【００４５】図６は、本発明にかかる位相整合回路の実
施の形態５の構成を示す図である。なお、本実施の形態
の動作は、説明の便宜上、実施の形態４の応用例として
説明するが、これに限らず、たとえば、実施の形態１〜
３についても同様に適用可能である。図６において、５
０６は、前述までの機能に加え、さらに、リセット信号
を用いて強制的に予め設定しておいた遅延時間に可変遅
延回路を制御する位相比較回路である。リセット信号は
外部から任意に入力できる。

【００４６】ここで、上記位相整合回路の動作を説明す
る。なお、ここでは、前述の実施の形態４と異なる動作
についてのみ説明する。また、本実施の形態では、たと
えば、可変遅延回路の総遅延時間変動がπ〜5πであ
り、現在の位相変動幅が４πであることを前提とする。

【００４７】上記のように、送信クロックと内部クロッ
クとの位相同期が確立されている場合、可変遅延回路４
０７−１〜ｎの遅延時間の合計は、２πと４πの２通り
の場合が考えられる。すなわち、２π付近で同期をとり
たい場合であっても、何らかの要因により４πで同期し
てしまった場合が考えられる。

【００４８】このような状態を回避するために、本実施
の形態では、リセット信号を用いて、可変遅延回路の遅
延時間の合計が２πとなるような制御を行う。リセット
信号が入力され、遅延時間の合計が２πに設定される
と、位相比較回路５０６では、２π±πの範囲で位相検
知を行い、その後、位相整合回路４０３は２π付近で遅
延時間を調整する。なお、リセット入力により強制的に
設定する遅延時間を予め決めておけば、上記以外（２π
以外）の遅延時間についても対応可能である。

【００４９】このように、本実施の形態においては、前
述の実施の形態１〜４と同様の効果が得られるととも
に、さらに、同期を確立可能な複数の遅延時間が存在
し、かつ所望とする遅延時間以外の遅延時間で位相同期
が確立された場合に、リセット信号の入力により、現在
の誤った遅延時間を所望の遅延時間に変更することがで
きる。

【００５０】なお、前記の実施の形態１〜５において
は、Ｄ−ＦＦに入力するクロック極性、可変遅延回路の
遅延時間変動、および位相比較回路の位相比較範囲を任
意に設定可能とする。

【００５１】

【発明の効果】以上、説明したとおり、本発明によれ
ば、まず、位相比較手段による比較結果に基づいて遅延
調整手段が内部クロックに遅延を与えることにより（遅
延を減らす動作も含む）、遅延後の内部クロックと送信
クロックとの位相を常に一致させるように制御する。そ
して、第１のＤ型フリップフロップが、遅延後の内部ク
ロックに同期して動作することで、入力データを確実に
出力する。さらに、内部クロックで動作する第２のＤ型
フリップフロップが、遅延調整手段にて内部クロックに
与える遅延時間が変動した場合に、すなわち、クロック
の位相変動が発生した場合に、その位相変動を第１のＤ
型フリップフロップ出力の１データ分の範囲で吸収し、
正常に受信回路内へ受信データを出力する。これによ
り、２段構成のＤ型フリップフロップ、位相比較手段、
および遅延調整手段を備えた簡易な構成で、送信回路お
よび受信回路間のクロックの位相変動を吸収できるた
め、確実なデータ送受信および回路の小規模化を実現で
きる、という効果を奏する。

【００５２】つぎの発明によれば、クロックの位相変動
が発生した場合に、各遅延調整手段で与える個々の遅延
時間を、それぞれ対応するＤ型フリップフロップ出力の
１データ分の範囲で変化させることができるため、回路
全体として、遅延時間の合計を、前記１データ分のｎ倍
の範囲で変化させることができる。これにより、１個の
Ｄ型フリップフロップで吸収しきれない程大きな位相変
動があるような場合についても、Ｄ型フリップフロップ
の多段接続数に応じて当該位相変動を吸収できる、とい
う効果を奏する。

【００５３】つぎの発明によれば、まず、位相比較手段
による比較結果に基づいて遅延調整手段が送信クロック
に遅延を与えることにより（遅延を減らす動作も含
む）、内部クロック遅延後の送信クロックとの位相を常
に一致させるように制御する。そして、第１のＤ型フリ
ップフロップが、送信クロックに同期して動作すること
で、入力データを確実に出力する。さらに、遅延後の送
信クロックで動作する第２のＤ型フリップフロップが、
遅延調整手段にて送信クロックに与える遅延時間が変動
した場合に、すなわち、クロックの位相変動が発生した
場合に、その位相変動を第１のＤ型フリップフロップ出
力の１データ分の範囲で吸収し、正常に受信回路内へ受
信データを出力する。これにより、２段構成のＤ型フリ
ップフロップ、位相比較手段、および遅延調整手段を備
えた簡易な構成で、送信回路および受信回路間のクロッ
クの位相変動を吸収できるため、確実なデータ送受信お
よび回路の小規模化を実現できる、という効果を奏す
る。

【００５４】つぎの発明によれば、クロックの位相変動
が発生した場合に、各遅延調整手段で与える個々の遅延
時間を、それぞれ対応するＤ型フリップフロップ出力の
１データ分の範囲で変化させることができるため、回路
全体として、遅延時間の合計を、前記１データ分のｎ倍
の範囲で変化させることができる。これにより、１個の
Ｄ型フリップフロップで吸収しきれない程大きな位相変
動があるような場合についても、Ｄ型フリップフロップ
の多段接続数に応じて当該位相変動を吸収できる、とい
う効果を奏する。

【００５５】つぎの発明によれば、さらに、同期を確立
可能な複数の遅延時間が存在し、かつ所望とする遅延時
間以外の遅延時間で位相同期が確立された場合に、遅延
量設定端子への信号入力により、現在の誤った遅延時間
を所望の遅延時間に変更することができる、という効果
を奏する。

【図面の簡単な説明】

【図１】 本発明にかかる位相整合回路の実施の形態１
の構成を示す図である。

【図２】 位相整合回路の動作を示すタイミングチャー
トである。

【図３】 本発明にかかる位相整合回路の実施の形態２
の構成を示す図である。

【図４】 本発明にかかる位相整合回路の実施の形態３
の構成を示す図である。

【図５】 本発明にかかる位相整合回路の実施の形態４
の構成を示す図である。

【図６】 本発明にかかる位相整合回路の実施の形態５
の構成を示す図である。

【図７】 従来の位相整合回路の構成を示す図である。

【図８】 従来の位相整合回路の構成を示す図である。

【符号の説明】

１０１ 送信回路、１０２，２０２，３０２，４０２
受信回路、１０３，２０３，３０３，４０３ 位相整合
回路、１０４，２０４−１，２０４−２，２０４−３，
２０４−ｎ，３０４，４０４−１，４０４−２，４０４
−３，４０４−ｎ Ｄ−ＦＦ、１０５，２０５，３０
５，４０５ Ｄ−ＦＦ、１０６，２０６，３０６，４０
６，５０６ 位相比較回路、１０７，２０７−１，２０
７−２，２０７−ｎ，３０７，４０７−１，４０７−
２，４０７−ｎ 可変遅延回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 一番ヶ瀬 広 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B077 FF11 GG15 MM02 5J001 BB00 BB05 BB14 BB21 DD04

Claims (5)

【特許請求の範囲】
1. 【請求項１】 送信回路から出力される送信クロックと
   当該送信クロックに同期した送信データとを受け取り、
   当該送信クロックに基づいて、同一のクロックで動作す
   る回路間の位相のずれを吸収する位相整合回路におい
   て、 送信クロックと遅延調整後の内部クロック（与える遅延
   量は正、負または０に相当）との位相を比較する位相比
   較手段と、 前記位相比較結果に基づいて送信クロックと遅延調整後
   の内部クロックとの位相差をなくすように常時内部クロ
   ックの遅延量を調整する遅延調整手段と、 前記遅延調整後の内部クロックに同期したタイミングで
   送信データをラッチする第１のＤ型フリップフロップ
   と、 内部クロックに同期したタイミングで前記第１のＤ型フ
   リップフロップ出力のデータをラッチする第２のＤ型フ
   リップフロップと、 を備えることを特徴とする位相整合回路。
2. 【請求項２】 送信回路から出力される送信クロックと
   当該送信クロックに同期した送信データとを受け取り、
   当該送信クロックを用いて、同一のクロックで動作する
   回路間の位相のずれを吸収する位相整合回路において、 送信クロックと遅延調整後の内部クロック（与える遅延
   量は正、負または０に相当）との位相を比較する位相比
   較手段と、 前記位相比較結果に基づいて、送信クロックと遅延調整
   後の内部クロックとの位相差をなくすように常時内部ク
   ロックの遅延量を段階的に調整する複数の遅延調整手段
   と、 前記各遅延調整手段にて段階的に遅延調整された内部ク
   ロックに同期したタイミングで、順に送信データをラッ
   チする各遅延調整手段対応のＤ型フリップフロップと、 内部クロックに同期したタイミングで前記最終段のＤ型
   フリップフロップ出力のデータをラッチするＤ型フリッ
   プフロップと、 を備えることを特徴とする位相整合回路。
3. 【請求項３】 送信回路から出力される送信クロックと
   当該送信クロックに同期した送信データとを受け取り、
   当該送信クロックに基づいて、同一のクロックで動作す
   る回路間の位相のずれを吸収する位相整合回路におい
   て、 内部クロックと遅延調整後の送信クロック（与える遅延
   量は正、負または０に相当）との位相を比較する位相比
   較手段と、 前記位相比較結果に基づいて内部クロックと遅延調整後
   の送信クロックとの位相差をなくすように常時送信クロ
   ックの遅延量を調整する遅延調整手段と、 送信クロックに同期したタイミングで送信データをラッ
   チする第１のＤ型フリップフロップと、 前記遅延調整後の送信クロックに同期したタイミングで
   前記第１のＤ型フリップフロップ出力のデータをラッチ
   する第２のＤ型フリップフロップと、 を備えることを特徴とする位相整合回路。
4. 【請求項４】 送信回路から出力される送信クロックと
   当該送信クロックに同期した送信データとを受け取り、
   当該送信クロックを用いて、同一のクロックで動作する
   回路間の位相のずれを吸収する位相整合回路において、 内部クロックと遅延調整後の送信クロック（与える遅延
   量は正、負または０に相当）との位相を比較する位相比
   較手段と、 前記位相比較結果に基づいて、内部クロックと遅延調整
   後の送信クロックとの位相差をなくすように常時送信ク
   ロックの遅延量を段階的に調整する複数の遅延調整手段
   と、 送信クロックに同期したタイミングで送信データをラッ
   チするＤ型フリップフロップと、 前記各遅延調整手段にて段階的に遅延調整された送信ク
   ロックに同期したタイミングで、順に前記Ｄ型フリップ
   フロップ出力のデータをラッチする各遅延調整手段対応
   のＤ型フリップフロップと、 を備えることを特徴とする位相整合回路。
5. 【請求項５】 前記位相比較手段は、現在の遅延量を任
   意の遅延量に変更可能な遅延量設定端子を備えることを
   特徴とする請求項１〜４のいずれか一つに記載の位相整
   合回路。