JP2000013196A - クロック選択回路 - Google Patents

Abstract

(57)【要約】 【課題】 選択されたクロックを使用する回路の最大動
作周波数が制限されないクロック選択回路を得る。 【解決手段】 基準クロック１１をセレクタ１５のＡ入
力端に入力すると共に、分周回路１３により基準クロッ
ク１１を分周して分周クロック１２を生成して第１のセ
レクタ１５のＢ入力端に入力する。第２のセレクタ１７
は、分周クロック１２がローレベルである場合に出力ク
ロック１４の選択を指示する信号であるＳＥＬ信号をＤ
フリップフロップ１６に出力し、Ｄフリップフロップ１
６は基準クロック１１の立ち下がりエッジでＳＥＬ信号
を第１のセレクタ１５のＳ入力端に出力する。従って分
周クロック１２がローレベルのときの基準クロック１１
の立ち下がりエッジで第１のセレクタ１５の出力クロッ
ク１４が切り替えられる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック選択回路
に係り、特に、必要に応じて複数のクロックの内の１つ
を選択する機能を有するクロック選択回路に関する。

【０００２】

【従来の技術】クロック選択回路は、互いに同期した複
数のクロックの内の１つを必要に応じて動的に選択する
回路であり、従来より、消費電力の削減、電磁誘導によ
る誤動作の削減等を目的として各種のクロック同期型回
路に使用されている。

【０００３】例えば、所定周期のクロックによって高速
モードで作動するクロック同期型回路に対して、高速モ
ード作動不要時に、上記所定周期より長い周期のクロッ
クを使用することによって上記クロック同期型回路を低
速モードで作動させる、といった場合に、クロック選択
回路は、高速モード用のクロック及び低速モード用のク
ロックの何れか一方を選択する回路として使用される。
なお、１つの基準クロックを基準として複数の周期が異
なるクロックを生成するための方式として、基準クロッ
クを分周する分周方式及び基準クロックを逓倍する逓倍
方式の２つの方式がある。

【０００４】図１１は、分周方式により基準クロックと
は周期が異なる分周クロックを生成する場合の、クロッ
ク選択回路の一例を示すブロック図である。分周回路１
０１は、基準クロック１０２を分周して分周クロック１
０３を生成する。セレクタ１０４は、基準クロック１０
２及び分周クロック１０３の何れか一方を選択してＯ出
力端に出力クロック１０５として出力する。制御回路１
０６は、基準クロック１０２及び分周クロック１０３の
両方が立ち上がるタイミング、又は両方が立ち下がるタ
イミングでＯ出力端に出力するクロックの切り替えを行
う。

【０００５】また、図１２は、逓倍方式により基準クロ
ックとは周期が異なる逓倍クロックを生成する場合の、
クロック選択回路の一例を示すブロック図である。逓倍
回路２０１は、基準クロック２０２を逓倍して逓倍クロ
ック２０３を生成する。セレクタ２０４は、基準クロッ
ク２０２及び逓倍クロック２０３の何れか一方を選択し
てＯ出力端に出力クロック２０５として出力する。制御
回路２０６は、基準クロック２０２及び逓倍クロック２
０３の両方が立ち上がるタイミング、又は両方が立ち下
がるタイミングでＯ出力端に出力するクロックの切り替
えを行う。

【０００６】

【発明が解決しようとする課題】しかしながら、図１１
に示したクロック選択回路では、図１３のタイミングチ
ャートで示すように、例えば基準クロック１０２及び分
周クロック１０３の両方が立ち下がるタイミングで出力
クロック１０５の選択を分周クロック１０３から基準ク
ロック１０２に切り替えた場合、分周クロック１０３の
立ち下がるタイミングは基準クロック１０２の立ち下が
るタイミングより分周回路１０１の遅延時間３０１だけ
遅れるので、切り替え直後の出力クロック１０５の周期
３０２は基準クロックの周期３０３より一時的に短くな
り、この切り替え直後の周期３０２により出力クロック
１０５を使用する回路の最大動作周波数が制限されてし
まう、という問題点があった。なお、分周回路における
遅延時間は、分周回路を構成する素子の影響により必ず
発生するものである。

【０００７】また、図１２に示したクロック選択回路で
は、図１４のタイミングチャートで示すように、例えば
基準クロック２０２及び逓倍クロック２０３の両方が立
ち下がるタイミングで出力クロック２０５の選択を逓倍
クロック２０３から基準クロック２０２に切り替えた場
合、逓倍クロック２０３の立ち下がるタイミングは基準
クロック２０２の立ち下がるタイミングより逓倍回路２
０１の位相誤差４０１に相当する時間だけ遅れるので、
切り替え直前の出力クロック２０５の周期４０２は逓倍
クロックの周期４０３より一時的に短くなり、この切り
替え直前の周期４０２により出力クロック２０５を使用
する回路の最大動作周波数が制限されてしまう、という
問題点があった。なお、逓倍回路における位相誤差は、
逓倍回路を構成する素子の影響により必ず発生するもの
である。

【０００８】本発明は上記問題点を解消するために成さ
れたものであり、選択されたクロックを使用する回路の
最大動作周波数が制限されないクロック選択回路を提供
することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載のクロック選択回路は、基準クロック
を分周して前記基準クロックの立ち上がりエッジに同期
した１つ以上の分周クロックを生成する分周回路と、前
記基準クロック及び前記１つ以上の分周クロックから１
つのクロックを選択するセレクタと、前記セレクタによ
る選択対象となる分周クロックの全てがローレベルであ
るときの前記基準クロックの立ち下がりエッジで前記セ
レクタのクロック選択の切り替えを行うように制御する
制御回路と、を備えている。

【００１０】請求項１に記載のクロック選択回路によれ
ば、分周回路によって基準クロックが分周されて基準ク
ロックの立ち上がりエッジに同期した１つ以上の分周ク
ロックが生成され、セレクタによって基準クロック及び
上記１つ以上の分周クロックから１つのクロックが選択
される。

【００１１】この際のセレクタによるクロックの選択
は、セレクタによる選択対象となる分周クロックの全て
がローレベルであるときの基準クロックの立ち下がりエ
ッジでセレクタのクロック選択の切り替えが行われるよ
うに制御回路によって制御される。なお、この際の、セ
レクタによる選択対象となる分周クロックとは、現在選
択されているクロック及びこれから選択するクロックの
双方のクロックの内の分周クロックが対象となる。即
ち、現在選択されているクロックが基準クロックでこれ
から選択するクロックが何れかの分周クロックである場
合はこれから選択する分周クロックが対象となり、現在
選択されているクロック及びこれから選択するクロック
の双方が分周クロックである場合は、双方の分周クロッ
クが対象となる。

【００１２】このように、請求項１に記載のクロック選
択回路によれば、セレクタによる選択対象となる分周ク
ロックの全てがローレベルであるときの基準クロックの
立ち下がりエッジでセレクタのクロック選択の切り替え
を行っているので、分周回路の遅延時間に起因して選択
直後のクロックの周期が損なわれる現象を生ずることな
くクロックを切り替えることができ、該クロックを使用
する回路の最大動作周波数を低減させることがない。

【００１３】また、請求項２記載のクロック選択回路
は、基準クロックを分周して前記基準クロックの立ち下
がりエッジに同期した１つ以上の分周クロックを生成す
る分周回路と、前記基準クロック及び前記１つ以上の分
周クロックから１つのクロックを選択するセレクタと、
前記セレクタによる選択対象となる分周クロックの全て
がハイレベルであるときの前記基準クロックの立ち上が
りエッジで前記セレクタのクロック選択の切り替えを行
うように制御する制御回路と、を備えている。

【００１４】請求項２に記載のクロック選択回路によれ
ば、分周回路によって基準クロックが分周されて基準ク
ロックの立ち下がりエッジに同期した１つ以上の分周ク
ロックが生成され、セレクタによって基準クロック及び
上記１つ以上の分周クロックから１つのクロックが選択
される。

【００１５】この際のセレクタによるクロックの選択
は、セレクタによる選択対象となる分周クロックの全て
がハイレベルであるときの基準クロックの立ち上がりエ
ッジでセレクタのクロック選択の切り替えが行われるよ
うに制御回路によって制御される。なお、この際の、セ
レクタによる選択対象となる分周クロックとは、現在選
択されているクロック及びこれから選択するクロックの
双方のクロックの内の分周クロックが対象となる。即
ち、現在選択されているクロックが基準クロックでこれ
から選択するクロックが何れかの分周クロックである場
合はこれから選択する分周クロックが対象となり、現在
選択されているクロック及びこれから選択するクロック
の双方が分周クロックである場合は、双方の分周クロッ
クが対象となる。

【００１６】このように、請求項２に記載のクロック選
択回路によれば、セレクタによる選択対象となる分周ク
ロックの全てがハイレベルであるときの基準クロックの
立ち上がりエッジでセレクタのクロック選択の切り替え
を行っているので、分周回路の遅延時間に起因して選択
直後のクロックの周期が損なわれる現象を生ずることな
くクロックを切り替えることができ、該クロックを使用
する回路の最大動作周波数を低減させることがない。

【００１７】また、請求項３記載のクロック選択回路
は、基準クロックを逓倍して、最も周波数の高い逓倍ク
ロックの立ち上がりエッジと前記基準クロック及び前記
最も周波数の高い逓倍クロックを除いた逓倍クロックと
が同期した１つ以上の逓倍クロックを生成する逓倍回路
と、前記最も周波数の高い逓倍クロックを除いた全ての
逓倍クロック及び前記基準クロックを遅延する遅延回路
と、前記最も周波数の高い逓倍クロック及び全ての遅延
されたクロックから１つのクロックを選択するセレクタ
と、前記全ての遅延されたクロックの内の前記セレクタ
による選択対象となるクロックの全てがローレベルであ
るときの前記最も周波数の高い逓倍クロックの立ち下が
りエッジで前記セレクタのクロック選択の切り替えを行
うように制御する制御回路と、を備えている。

【００１８】請求項３に記載のクロック選択回路によれ
ば、基準クロックが逓倍されて、最も周波数の高い逓倍
クロックの立ち上がりエッジと基準クロック及び最も周
波数の高い逓倍クロックを除いた逓倍クロックとが同期
した１つ以上の逓倍クロックが逓倍回路によって生成さ
れる。

【００１９】また、遅延回路によって最も周波数の高い
逓倍クロックを除いた全ての逓倍クロック及び基準クロ
ックが遅延され、セレクタによって最も周波数の高い逓
倍クロック及び全ての遅延されたクロックから１つのク
ロックが選択される。

【００２０】この際のセレクタによるクロックの選択
は、全ての遅延されたクロックの内のセレクタによる選
択対象となるクロックの全てがローレベルであるときの
最も周波数の高い逓倍クロックの立ち下がりエッジでセ
レクタのクロック選択の切り替えが行われるように制御
回路によって制御される。なお、この際の、全ての遅延
されたクロックの内のセレクタによる選択対象となるク
ロックとは、現在選択されているクロック及びこれから
選択するクロックの双方のクロックの内の遅延されたク
ロックが対象となる。即ち、現在選択されているクロッ
クが最も周波数の高い逓倍クロックでこれから選択する
クロックが遅延されたクロックである場合はこれから選
択する遅延されたクロックが対象となり、現在選択され
ているクロック及びこれから選択するクロックの双方が
遅延されたクロックである場合は、双方のクロックが対
象となる。

【００２１】このように、請求項３に記載のクロック選
択回路によれば、全ての遅延されたクロックの内のセレ
クタによる選択対象となるクロックの全てがローレベル
であるときの最も周波数の高い逓倍クロックの立ち下が
りエッジでセレクタのクロック選択の切り替えを行って
いるので、逓倍回路の位相誤差に起因して選択直前のク
ロックの周期が損なわれる現象を生ずることなくクロッ
クを切り替えることができ、該クロックを使用する回路
の最大動作周波数を低減させることがない。

【００２２】また、請求項４記載のクロック選択回路
は、基準クロックを逓倍して、最も周波数の高い逓倍ク
ロックの立ち下がりエッジと前記基準クロック及び前記
最も周波数の高い逓倍クロックを除いた逓倍クロックと
が同期した１つ以上の逓倍クロックを生成する逓倍回路
と、前記最も周波数の高い逓倍クロックを除いた全ての
逓倍クロック及び前記基準クロックを遅延する遅延回路
と、前記最も周波数の高い逓倍クロック及び全ての遅延
されたクロックから１つのクロックを選択するセレクタ
と、前記全ての遅延されたクロックの内の前記セレクタ
による選択対象となるクロックの全てがハイレベルであ
るときの前記最も周波数の高い逓倍クロックの立ち上が
りエッジで前記セレクタのクロック選択の切り替えを行
うように制御する制御回路と、を備えている。

【００２３】請求項４に記載のクロック選択回路によれ
ば、基準クロックが逓倍されて、最も周波数の高い逓倍
クロックの立ち下がりエッジと基準クロック及び最も周
波数の高い逓倍クロックを除いた逓倍クロックとが同期
した１つ以上の逓倍クロックが逓倍回路によって生成さ
れる。

【００２４】また、遅延回路によって最も周波数の高い
逓倍クロックを除いた全ての逓倍クロック及び基準クロ
ックが遅延され、セレクタによって最も周波数の高い逓
倍クロック及び全ての遅延されたクロックから１つのク
ロックが選択される。

【００２５】この際のセレクタによるクロックの選択
は、全ての遅延されたクロックの内のセレクタによる選
択対象となるクロックの全てがハイレベルであるときの
最も周波数の高い逓倍クロックの立ち上がりエッジでセ
レクタのクロック選択の切り替えが行われるように制御
回路によって制御される。なお、この際の、全ての遅延
されたクロックの内のセレクタによる選択対象となるク
ロックとは、現在選択されているクロック及びこれから
選択するクロックの双方のクロックの内の遅延されたク
ロックが対象となる。即ち、現在選択されているクロッ
クが最も周波数の高い逓倍クロックでこれから選択する
クロックが遅延されたクロックである場合はこれから選
択する遅延されたクロックが対象となり、現在選択され
ているクロック及びこれから選択するクロックの双方が
遅延されたクロックである場合は、双方のクロックが対
象となる。

【００２６】このように、請求項４に記載のクロック選
択回路によれば、全ての遅延されたクロックの内のセレ
クタによる選択対象となるクロックの全てがハイレベル
であるときの最も周波数の高い逓倍クロックの立ち上が
りエッジでセレクタのクロック選択の切り替えを行って
いるので、逓倍回路の位相誤差に起因して選択直前のク
ロックの周期が損なわれる現象を生ずることなくクロッ
クを切り替えることができ、該クロックを使用する回路
の最大動作周波数を低減させることがない。

【００２７】また、請求項５記載のクロック選択回路
は、請求項３又は請求項４記載のクロック選択回路にお
ける前記遅延回路による遅延時間を前記逓倍回路の位相
誤差に相当する時間以上の時間とするものである。

【００２８】このように、請求項５に記載のクロック選
択回路によれば、請求項３又は請求項４記載のクロック
選択回路における遅延回路による遅延時間を逓倍回路の
位相誤差に相当する時間以上の時間としているので、例
えば最も周波数の高い逓倍クロックから遅延された基準
クロック（最も周波数の低いクロック）へ切り替える場
合、最も周波数の高い逓倍クロックの位相誤差に相当す
る時間以上経過した時点でクロックの切り替えが行わ
れ、確実に選択直前のクロックの周期を最も周波数の高
い逓倍クロックの周期以上にすることができる。

【００２９】

【発明の実施の形態】以下、図面を参照して、本発明に
係るクロック選択回路の実施の形態について詳細に説明
する。

【００３０】〔第１実施形態〕本第１実施形態では、請
求項１記載の発明の実施の形態について説明する。ま
ず、図１を参照して、本第１実施形態に係るクロック選
択回路の構成について説明する。

【００３１】同図に示すように、本第１実施形態に係る
クロック選択回路は、入力された基準クロック１１の分
周クロック１２を生成して出力する分周回路１３と、Ａ
入力端及びＢ入力端に各々入力されたクロックから一方
を選択して出力クロック１４として出力する第１のセレ
クタ１５と、第１のセレクタ１５の選択動作を制御する
Ｄフリップフロップ１６と、Ａ入力端及びＢ入力端に各
々入力された信号から一方を選択して出力する第２のセ
レクタ１７と、を含んで構成されている。

【００３２】基準クロック１１は、分周回路１３、第１
のセレクタ１５のＡ入力端、及びＤフリップフロップ１
６のクロック入力端に入力され、何れのクロックを選択
するかを指示するＳＥＬ信号（セレクト信号）は、第２
のセレクタ１７のＢ入力端に入力される。また、分周回
路１３の出力端は、第１のセレクタ１５のＢ入力端、及
び第２のセレクタ１７のＳ入力端に接続されている。ま
た、第２のセレクタ１７のＯ出力端は、Ｄフリップフロ
ップ１６のＤ入力端に接続され、Ｄフリップフロップ１
６のＱ出力端は、第１のセレクタ１５のＳ入力端、及び
第２のセレクタ１７のＡ入力端に接続されている。

【００３３】ここで、Ｄフリップフロップ１６は、基準
クロック１１の立ち下がりエッジでＤ入力端に入力され
た信号、即ち第２のセレクタ１７のＯ出力端からの出力
信号を取り込み、保持し、Ｑ出力端に出力する。また、
第１のセレクタ１５及び第２のセレクタ１７は各々、Ｓ
入力端に入力された信号がＨ（ハイレベル、以下同様）
の場合にはＡ入力端に入力された信号をＯ出力端から出
力し、Ｓ入力端に入力された信号がＬ（ローレベル、以
下同様）の場合にはＢ入力端に入力された信号をＯ出力
端から出力する。また、本第１実施形態におけるＳＥＬ
信号は、出力クロック１４として基準クロック１１を選
択する場合はＨとされ、分周クロック１２を選択する場
合はＬとされる。

【００３４】なお、第１のセレクタ１５が本発明のセレ
クタに、Ｄフリップフロップ１６及び第２のセレクタ１
７が本発明の制御回路に、各々相当する。

【００３５】次に、本第１実施形態に係るクロック選択
回路の作用について説明する。

【００３６】外部から基準クロック１１が入力される
と、分周回路１３は基準クロック１１を分周し、基準ク
ロック１１に同期した分周クロック１２を生成して出力
する。

【００３７】また、第１のセレクタ１５は、Ｓ入力端に
Ｄフリップフロップ１６から入力された信号がＨの場合
にはＡ入力端に入力されている基準クロック１１を、Ｌ
の場合にはＢ入力端に入力されている分周クロック１２
を選択してＯ出力端に出力クロック１４として出力す
る。

【００３８】また、第２のセレクタ１７は、分周クロッ
ク１２がＨの間、Ａ入力端にＤフリップフロップ１６の
Ｑ出力端から入力された信号を選択してＤフリップフロ
ップ１６に入力する。そのため、Ｄフリップフロップ１
６のＱ出力端からの出力信号は、分周クロック１２がＨ
の間の基準クロック１１の立ち下がりエッジでは変化し
ない。従って、分周クロック１２がＨの間は、出力クロ
ック１４の切り替え動作は行われない。

【００３９】一方、第２のセレクタ１７は、分周クロッ
ク１２がＬの間、Ｂ入力端に入力されたＳＥＬ信号を選
択してＤフリップフロップ１６に入力する。この際、Ｄ
フリップフロップ１６は、第２のセレクタ１７から入力
されたＳＥＬ信号を基準クロック１１の立ち下がりエッ
ジで取り込んでＱ出力端に出力する。そのため、分周ク
ロック１２がＬの間の基準クロック１１の立ち下がりエ
ッジでＳＥＬ信号がＬの場合、Ｄフリップフロップ１６
のＱ出力端からの出力信号がＬとなって第１のセレクタ
１５により分周クロック１２が選択され、同様にＳＥＬ
信号がＨの場合は、Ｄフリップフロップ１６のＱ出力端
からの出力信号がＨとなって第１のセレクタ１５により
基準クロック１１が選択される。

【００４０】図２は、出力クロック１４を、分周クロッ
ク１２から基準クロック１１に切り替える際の各部の信
号の状態を示したタイミングチャートである。

【００４１】上述したように、出力クロック１４の切り
替えは分周クロック１２がＬである間の基準クロック１
１の立ち下がりエッジ５１で行われる。従って、分周ク
ロック１２がＬである間の基準クロック１１の立ち下が
りエッジ５１で出力クロック１４の選択を分周クロック
１２から基準クロック１１に切り替える場合は、図２に
示すように、ＳＥＬ信号を分周クロック１２がＬの間で
かつ基準クロック１１が立ち下がる前にＬからＨに変化
させる。この結果、第２のセレクタ１７のＯ出力端から
の出力信号はＬからＨに移行し、Ｄフリップフロップ１
６のＱ出力端からの出力信号は、基準クロック１１の立
ち下がりエッジ５１でＬからＨへ移行する。

【００４２】従って、これ以降、第１のセレクタ１５か
らは基準クロック１１が出力クロック１４として出力さ
れるので、切り替え直後の出力クロック１４の周期５２
は、基準クロック１１の周期５３と等しくなる。

【００４３】なお、この際、クロックの切り替え直前の
出力クロック１４の周期が分周クロック１２の周期より
若干短くなるが、例えば、従来の技術の項で説明した高
速モード及び低速モードの２つのモードで作動するよう
な回路に本第１実施形態のクロック選択回路を適用した
場合では、分周クロックは低速モード用のクロックに相
当するものであり、高速モード用のクロックほど精密さ
が要求されないので、特に不具合が発生することはな
い。

【００４４】このように、本第１実施形態に係るクロッ
ク選択回路では、分周クロックがＬの間において基準ク
ロックの立ち下がりエッジでクロックの切り替えを行う
形態としたので、分周回路の遅延時間に起因する切り替
え直後の出力クロックの周期が損なわれる現象を生ずる
ことなくクロックを切り替えることができ、出力クロッ
クを使用する回路の最大動作周波数を低減させることが
ない。

【００４５】なお、本第１実施形態では、基準クロック
及び１つの分周クロックの何れか一方を選択する場合に
ついて説明したが、本発明はこれに限定されるものでは
なく、基準クロック及び２つ以上の分周クロックから１
つのクロックを選択する形態としてもよい。この場合の
図１における第１のセレクタ１５に相当するセレクタ１
５’の入出力信号の接続状態を図３に示す。なお、図３
におけるＮは分周クロック数である。

【００４６】この場合は、図１における分周回路１３を
基準クロック１１を分周して基準クロック１１の立ち上
がりエッジに同期した１つ以上（図３ではＮ個）の分周
クロックを生成するものとし、第１のセレクタ１５を基
準クロック１１及び上記１つ以上の分周クロックから１
つのクロックを選択するものとすると共に、第１のセレ
クタによる選択対象となる分周クロックの全てがローレ
ベルであるときの基準クロック１１の立ち下がりエッジ
で第１のセレクタのクロック選択の切り替えを行うよう
に制御すればよい。

【００４７】〔第２実施形態〕本第２実施形態では、請
求項２記載の発明の実施の形態について説明する。ま
ず、図４を参照して、本第２実施形態に係るクロック選
択回路の構成について説明する。

【００４８】同図に示すように、本第２実施形態に係る
クロック選択回路は、入力された基準クロック２１の分
周クロック２２を生成して出力する分周回路２３と、Ａ
入力端及びＢ入力端に各々入力されたクロックから一方
を選択して出力クロック２４として出力する第１のセレ
クタ２５と、第１のセレクタ２５の選択動作を制御する
Ｄフリップフロップ２６と、Ａ入力端及びＢ入力端に各
々入力された信号から一方を選択して出力する第２のセ
レクタ２７と、を含んで構成されている。

【００４９】基準クロック２１は、分周回路２３、第１
のセレクタ２５のＡ入力端、及びＤフリップフロップ２
６のクロック入力端に入力され、何れのクロックを選択
するかを指示するＳＥＬ信号は、第２のセレクタ２７の
Ｂ入力端に入力される。また、分周回路２３の出力端
は、第１のセレクタ２５のＢ入力端、及び第２のセレク
タ２７のＳ入力端に接続されている。また、第２のセレ
クタ２７のＯ出力端は、Ｄフリップフロップ２６のＤ入
力端に接続され、Ｄフリップフロップ２６のＱ出力端
は、第１のセレクタ２５のＳ入力端、及び第２のセレク
タ２７のＡ入力端に接続されている。

【００５０】ここで、Ｄフリップフロップ２６は、基準
クロック２１の立ち上がりエッジでＤ入力端に入力され
た信号、即ち第２のセレクタ２７のＯ出力端からの出力
信号を取り込み、保持し、Ｑ出力端に出力する。

【００５１】また、第１のセレクタ２５は、Ｓ入力端に
入力された信号がＨの場合にはＡ入力端に入力された信
号をＯ出力端から出力し、Ｓ入力端に入力された信号が
Ｌの場合にはＢ入力端に入力された信号をＯ出力端から
出力する。また、第２のセレクタ２７は、Ｓ入力端に入
力された信号がＬの場合にはＡ入力端に入力された信号
をＯ出力端から出力し、Ｓ入力端に入力された信号がＨ
の場合にはＢ入力端に入力された信号をＯ出力端から出
力する。

【００５２】また、本第２実施形態におけるＳＥＬ信号
は、出力クロック２４として基準クロック２１を選択す
る場合はＨとされ、分周クロック２２を選択する場合は
Ｌとされる。

【００５３】なお、第１のセレクタ２５が本発明のセレ
クタに、Ｄフリップフロップ２６及び第２のセレクタ２
７が本発明の制御回路に、各々相当する。

【００５４】次に、本第２実施形態に係るクロック選択
回路の作用について説明する。

【００５５】外部から基準クロック２１が入力される
と、分周回路２３は基準クロック２１を分周し、基準ク
ロック２１に同期した分周クロック２２を生成して出力
する。

【００５６】また、第１のセレクタ２５は、Ｓ入力端に
Ｄフリップフロップ２６から入力された信号がＨの場合
にはＡ入力端に入力されている基準クロック２１を、Ｌ
の場合にはＢ入力端に入力されている分周クロック２２
を選択してＯ出力端に出力クロック２４として出力す
る。

【００５７】また、第２のセレクタ２７は、分周クロッ
ク２２がＬの間、Ａ入力端にＤフリップフロップ２６の
Ｑ出力端から入力された信号を選択してＤフリップフロ
ップ２６に入力する。そのため、Ｄフリップフロップ２
６のＱ出力端からの出力信号は、分周クロック２２がＬ
の間の基準クロック２１の立ち上がりエッジでは変化し
ない。従って、分周クロック２２がＬの間は、出力クロ
ック２４の切り替え動作は行われない。

【００５８】一方、第２のセレクタ２７は、分周クロッ
ク２２がＨの間、Ｂ入力端に入力されたＳＥＬ信号を選
択してＤフリップフロップ２６に入力する。この際、Ｄ
フリップフロップ２６は、第２のセレクタ２７から入力
されたＳＥＬ信号を基準クロック２１の立ち上がりエッ
ジで取り込んでＱ出力端に出力する。そのため、分周ク
ロック２２がＨの間の基準クロック２１の立ち上がりエ
ッジでＳＥＬ信号がＬの場合、Ｄフリップフロップ２６
のＱ出力端からの出力信号がＬとなって第１のセレクタ
２５により分周クロック２２が選択され、同様にＳＥＬ
信号がＨの場合は、Ｄフリップフロップ２６のＱ出力端
からの出力信号がＨとなって第１のセレクタ２５により
基準クロック２１が選択される。

【００５９】図５は、出力クロック２４を、分周クロッ
ク２２から基準クロック２１に切り替える際の各部の信
号の状態を示したタイミングチャートである。

【００６０】上述したように、出力クロック２４の切り
替えは分周クロック２２がＨである間の基準クロック２
１の立ち上がりエッジ６１で行われる。従って、分周ク
ロック２２がＨである間の基準クロック２１の立ち上が
りエッジ６１で出力クロック２４の選択を分周クロック
２２から基準クロック２１に切り替える場合は、図５に
示すように、ＳＥＬ信号を分周クロック２２がＨの間で
かつ基準クロック２１が立ち上がる前にＬからＨに変化
させる。この結果、第２のセレクタ２７のＯ出力端から
の出力信号はＬからＨに移行し、Ｄフリップフロップ２
６のＱ出力端からの出力信号は、基準クロック２１の立
ち上がりエッジ６１でＬからＨへ移行する。

【００６１】従って、これ以降、第１のセレクタ２５か
らは基準クロック２１が出力クロック２４として出力さ
れるので、切り替え直後の出力クロック２４の周期６２
は、基準クロック２１の周期６３と等しくなる。

【００６２】なお、この際、クロックの切り替え直前の
出力クロック２４の周期が分周クロック２２の周期より
若干短くなるが、例えば、従来の技術の項で説明した高
速モード及び低速モードの２つのモードで作動するよう
な回路に本第２実施形態のクロック選択回路を適用した
場合では、分周クロックは低速モード用のクロックに相
当するものであり、高速モード用のクロックほど精密さ
が要求されないので、特に不具合が発生することはな
い。

【００６３】このように、本第２実施形態に係るクロッ
ク選択回路では、分周クロックがＨの間において基準ク
ロックの立ち上がりエッジでクロックの切り替えを行う
形態としたので、上記第１実施形態と同様に、分周回路
の遅延時間に起因する切り替え直後の出力クロックの周
期が損なわれる現象を生ずることなくクロックを切り替
えることができ、出力クロックを使用する回路の最大動
作周波数を低減させることがない。

【００６４】なお、本第２実施形態では、基準クロック
及び１つの分周クロックの何れか一方を選択する場合に
ついて説明したが、本発明はこれに限定されるものでは
なく、基準クロック及び２つ以上の分周クロックから１
つのクロックを選択する形態としてもよい。この場合の
図４における第１のセレクタ２５に相当するセレクタの
入出力信号の接続状態は図３に示したものと同様である
ので、ここでの図示は省略する。

【００６５】この場合は、図４における分周回路２３を
基準クロック２１を分周して基準クロック２１の立ち下
がりエッジに同期した１つ以上の分周クロックを生成す
るものとし、第１のセレクタ２５を基準クロック２１及
び上記１つ以上の分周クロックから１つのクロックを選
択するものとすると共に、第１のセレクタによる選択対
象となる分周クロックの全てがハイレベルであるときの
基準クロック２１の立ち上がりエッジで第１のセレクタ
のクロック選択の切り替えを行うように制御すればよ
い。

【００６６】〔第３実施形態〕本第３実施形態では、請
求項３記載の発明の実施の形態について説明する。ま
ず、図６を参照して、本第３実施形態に係るクロック選
択回路の構成について説明する。

【００６７】同図に示すように、本第３実施形態に係る
クロック選択回路は、入力された基準クロック３１の逓
倍クロック３２を生成して出力する逓倍回路３３と、入
力された基準クロック３１を所定時間遅延した遅延基準
クロック３４を生成して出力する遅延回路３５と、Ａ入
力端及びＢ入力端に各々入力されたクロックから一方を
選択して出力クロック３６として出力する第１のセレク
タ３７と、第１のセレクタ３７の選択動作を制御するＤ
フリップフロップ３８と、Ａ入力端及びＢ入力端に各々
入力された信号から一方を選択して出力する第２のセレ
クタ３９と、を含んで構成されている。

【００６８】基準クロック３１は、逓倍回路３３、及び
遅延回路３５に入力され、何れのクロックを選択するか
を指示するＳＥＬ信号は、第２のセレクタ３９のＢ入力
端に入力される。また、逓倍回路３３の出力端は第１の
セレクタ３７のＡ入力端、及びＤフリップフロップ３８
のクロック入力端に接続され、遅延回路３５の出力端は
第１のセレクタ３７のＢ入力端、及び第２のセレクタ３
９のＳ入力端に接続されている。また、第２のセレクタ
３９のＯ出力端は、Ｄフリップフロップ３８のＤ入力端
に接続され、Ｄフリップフロップ３８のＱ出力端は、第
１のセレクタ３７のＳ入力端、及び第２のセレクタ３９
のＡ入力端に接続されている。

【００６９】ここで、Ｄフリップフロップ３８は、逓倍
クロック３２の立ち下がりエッジでＤ入力端に入力され
た信号、即ち第２のセレクタ３９のＯ出力端からの出力
信号を取り込み、保持し、Ｑ出力端に出力する。

【００７０】また、第１のセレクタ３７及び第２のセレ
クタ３９は、Ｓ入力端に入力された信号がＨの場合には
Ａ入力端に入力された信号をＯ出力端から出力し、Ｓ入
力端に入力された信号がＬの場合にはＢ入力端に入力さ
れた信号をＯ出力端から出力する。

【００７１】また、本第３実施形態におけるＳＥＬ信号
は、出力クロック３６として逓倍クロック３２を選択す
る場合はＨとされ、遅延基準クロック３４を選択する場
合はＬとされる。

【００７２】なお、第１のセレクタ３７が本発明のセレ
クタに、Ｄフリップフロップ３８及び第２のセレクタ３
９が本発明の制御回路に、各々相当する。

【００７３】次に、本第３実施形態に係るクロック選択
回路の作用について説明する。

【００７４】外部から基準クロック３１が入力される
と、逓倍回路３３は基準クロック３１を逓倍して基準ク
ロック３１に同期した逓倍クロック３２を生成して出力
し、遅延回路３５は基準クロック３１を遅延して遅延基
準クロック３４を生成して出力する。

【００７５】また、第１のセレクタ３７は、Ｓ入力端に
Ｄフリップフロップ３８から入力された信号がＬの場合
にはＢ入力端に入力されている遅延基準クロック３４
を、Ｈの場合にはＡ入力端に入力されている逓倍クロッ
ク３２を選択してＯ出力端に出力クロック３６として出
力する。

【００７６】また、第２のセレクタ３９は、遅延基準ク
ロック３４がＨの間、Ａ入力端にＤフリップフロップ３
８のＱ出力端から入力された信号を選択してＤフリップ
フロップ３８に入力する。そのため、Ｄフリップフロッ
プ３８のＱ出力端からの出力信号は、遅延基準クロック
３４がＨの間の逓倍クロック３２の立ち下がりエッジで
は変化しない。従って、遅延基準クロック３４がＨの間
は、出力クロック３６の切り替え動作は行われない。

【００７７】一方、第２のセレクタ３９は、遅延基準ク
ロック３４がＬの間、Ｂ入力端に入力されたＳＥＬ信号
を選択してＤフリップフロップ３８に入力する。この
際、Ｄフリップフロップ３８は、第２のセレクタ３９か
ら入力されたＳＥＬ信号を逓倍クロック３２の立ち下が
りエッジで取り込んでＱ出力端に出力する。そのため、
遅延基準クロック３４がＬの間の逓倍クロック３２の立
ち下がりエッジでＳＥＬ信号がＬの場合、Ｄフリップフ
ロップ３８のＱ出力端からの出力信号がＬとなって第１
のセレクタ３７により遅延基準クロック３４が選択さ
れ、同様にＳＥＬ信号がＨの場合は、Ｄフリップフロッ
プ３８のＱ出力端からの出力信号がＨとなって第１のセ
レクタ３７により逓倍クロック３２が選択される。

【００７８】図７は、出力クロック３６を、逓倍クロッ
ク３２から遅延基準クロック３４に切り替える際の各部
の信号の状態を示したタイミングチャートである。

【００７９】上述したように、出力クロック３６の切り
替えは遅延基準クロック３４がＬである間の逓倍クロッ
ク３２の立ち下がりエッジ７１で行われる。従って、遅
延基準クロック３４がＬである間の逓倍クロック３２の
立ち下がりエッジ７１で出力クロック３６の選択を逓倍
クロック３２から遅延基準クロック３４に切り替える場
合は、図７に示すように、ＳＥＬ信号を遅延基準クロッ
ク３４がＬの間でかつ逓倍クロック３２が立ち下がる前
にＨからＬに変化させる。この結果、第２のセレクタ３
９のＯ出力端からの出力信号はＨからＬに移行し、Ｄフ
リップフロップ３８のＱ出力端からの出力信号は、逓倍
クロック３２の立ち下がりエッジ７１でＨからＬへ移行
する。

【００８０】従って、これ以降、第１のセレクタ３７か
らは遅延基準クロック３４が出力クロック３６として出
力される。

【００８１】ここで、出力クロック３６の切り替え時に
おける出力クロック３６の周期７２は、 逓倍クロック周期７３＋遅延回路遅延時間７４−逓倍回
路位相誤差７５ となるので、 遅延回路遅延時間７４≧逓倍回路位相誤差７５ と設定することにより、出力クロック３６の周期７２を
損なうことなくクロックを切り替えることができる。

【００８２】このように、本第３実施形態に係るクロッ
ク選択回路では、基準クロックを逓倍回路の位相誤差に
相当する時間以上に遅延させた遅延基準クロックがＬの
間において逓倍クロックの立ち下がりエッジでクロック
の切り替えを行う形態としたので、逓倍回路の位相誤差
に起因する切り替え直前の出力クロックの周期が損なわ
れる現象を生ずることなくクロックを切り替えることが
でき、出力クロックを使用する回路の最大動作周波数を
低減させることがない。

【００８３】なお、本第３実施形態では、遅延基準クロ
ック及び１つの逓倍クロックの何れか一方を選択する場
合について説明したが、本発明はこれに限定されるもの
ではなく、遅延基準クロック及び２つ以上の逓倍クロッ
クから１つのクロックを選択する形態としてもよい。こ
の場合の図６における第１のセレクタ３７に相当するセ
レクタ３７’の入出力信号の接続状態を図８に示す。な
お、図８におけるＭは逓倍クロック数である。

【００８４】この場合は、図６における逓倍回路３３を
基準クロック３１を逓倍して、最も周波数の高い逓倍ク
ロックの立ち上がりエッジと基準クロック３１及び上記
最も周波数の高い逓倍クロックを除いた逓倍クロックと
が同期した１つ以上の逓倍クロックを生成するものと
し、遅延回路３５を上記最も周波数の高い逓倍クロック
を除いた全ての逓倍クロック及び基準クロック３１を遅
延するものとし、第１のセレクタ３７を上記最も周波数
の高い逓倍クロック及び全ての遅延されたクロックから
１つのクロックを選択するものとすると共に、上記全て
の遅延されたクロックの内の第１のセレクタによる選択
対象となるクロックの全てがローレベルであるときの上
記最も周波数の高い逓倍クロックの立ち下がりエッジで
第１のセレクタのクロック選択の切り替えを行うように
制御すればよい。

【００８５】〔第４実施形態〕本第４実施形態では、請
求項４記載の発明の実施の形態について説明する。ま
ず、図９を参照して、本第４実施形態に係るクロック選
択回路の構成について説明する。

【００８６】同図に示すように、本第４実施形態に係る
クロック選択回路は、入力された基準クロック４１の逓
倍クロック４２を生成して出力する逓倍回路４３と、入
力された基準クロック４１を所定時間遅延した遅延基準
クロック４４を生成して出力する遅延回路４５と、Ａ入
力端及びＢ入力端に各々入力されたクロックから一方を
選択して出力クロック４６として出力する第１のセレク
タ４７と、第１のセレクタ４７の選択動作を制御するＤ
フリップフロップ４８と、Ａ入力端及びＢ入力端に各々
入力された信号から一方を選択して出力する第２のセレ
クタ４９と、を含んで構成されている。

【００８７】基準クロック４１は、逓倍回路４３、及び
遅延回路４５に入力され、何れのクロックを選択するか
を指示するＳＥＬ信号は、第２のセレクタ４９のＢ入力
端に入力される。また、逓倍回路４３の出力端は第１の
セレクタ４７のＡ入力端、及びＤフリップフロップ４８
のクロック入力端に接続され、遅延回路４５の出力端は
第１のセレクタ４７のＢ入力端、及び第２のセレクタ４
９のＳ入力端に接続されている。また、第２のセレクタ
４９のＯ出力端は、Ｄフリップフロップ４８のＤ入力端
に接続され、Ｄフリップフロップ４８のＱ出力端は、第
１のセレクタ４７のＳ入力端、及び第２のセレクタ４９
のＡ入力端に接続されている。

【００８８】ここで、Ｄフリップフロップ４８は、逓倍
クロック４２の立ち上がりエッジでＤ入力端に入力され
た信号、即ち第２のセレクタ４９のＯ出力端からの出力
信号を取り込み、保持し、Ｑ出力端に出力する。

【００８９】また、第１のセレクタ４７は、Ｓ入力端に
入力された信号がＨの場合にはＡ入力端に入力された信
号をＯ出力端から出力し、Ｓ入力端に入力された信号が
Ｌの場合にはＢ入力端に入力された信号をＯ出力端から
出力する。

【００９０】また、第２のセレクタ４９は、Ｓ入力端に
入力された信号がＬの場合にはＡ入力端に入力された信
号をＯ出力端から出力し、Ｓ入力端に入力された信号が
Ｈの場合にはＢ入力端に入力された信号をＯ出力端から
出力する。

【００９１】また、本第４実施形態におけるＳＥＬ信号
は、出力クロック４６として逓倍クロック４２を選択す
る場合はＨとされ、遅延基準クロック４４を選択する場
合はＬとされる。

【００９２】なお、第１のセレクタ４７が本発明のセレ
クタに、Ｄフリップフロップ４８及び第２のセレクタ４
９が本発明の制御回路に、各々相当する。

【００９３】次に、本第４実施形態に係るクロック選択
回路の作用について説明する。

【００９４】外部から基準クロック４１が入力される
と、逓倍回路４３は基準クロック４１を逓倍して基準ク
ロック４１に同期した逓倍クロック４２を生成して出力
し、遅延回路４５は基準クロック４１を遅延して遅延基
準クロック４４を生成して出力する。

【００９５】また、第１のセレクタ４７は、Ｓ入力端に
Ｄフリップフロップ４８から入力された信号がＬの場合
にはＢ入力端に入力されている遅延基準クロック４４
を、Ｈの場合にはＡ入力端に入力されている逓倍クロッ
ク４２を選択してＯ出力端に出力クロック４６として出
力する。

【００９６】また、第２のセレクタ４９は、遅延基準ク
ロック４４がＬの間、Ａ入力端にＤフリップフロップ４
８のＱ出力端から入力された信号を選択してＤフリップ
フロップ４８に入力する。そのため、Ｄフリップフロッ
プ４８のＱ出力端からの出力信号は、遅延基準クロック
４４がＬの間の逓倍クロック４２の立ち上がりエッジで
は変化しない。従って、遅延基準クロック４４がＬの間
は、出力クロック４６の切り替え動作は行われない。

【００９７】一方、第２のセレクタ４９は、遅延基準ク
ロック４４がＨの間、Ｂ入力端に入力されたＳＥＬ信号
を選択してＤフリップフロップ４８に入力する。この
際、Ｄフリップフロップ４８は、第２のセレクタ４９か
ら入力されたＳＥＬ信号を逓倍クロック４２の立ち上が
りエッジで取り込んでＱ出力端に出力する。そのため、
遅延基準クロック４４がＨの間の逓倍クロック４２の立
ち上がりエッジでＳＥＬ信号がＬの場合、Ｄフリップフ
ロップ４８のＱ出力端からの出力信号がＬとなって第１
のセレクタ４７により遅延基準クロック４４が選択さ
れ、同様にＳＥＬ信号がＨの場合は、Ｄフリップフロッ
プ４８のＱ出力端からの出力信号がＨとなって第１のセ
レクタ４７により逓倍クロック４２が選択される。

【００９８】図１０は、出力クロック４６を、逓倍クロ
ック４２から遅延基準クロック４４に切り替える際の各
部の信号の状態を示したタイミングチャートである。

【００９９】上述したように、出力クロック４６の切り
替えは遅延基準クロック４４がＨである間の逓倍クロッ
ク４２の立ち上がりエッジ８１で行われる。従って、遅
延基準クロック４４がＨである間の逓倍クロック４２の
立ち上がりエッジ８１で出力クロック４６の選択を逓倍
クロック４２から遅延基準クロック４４に切り替える場
合は、図１０に示すように、ＳＥＬ信号を遅延基準クロ
ック４４がＨの間でかつ逓倍クロック４２が立ち上がる
前にＨからＬに変化させる。この結果、第２のセレクタ
４９のＯ出力端からの出力信号はＨからＬに移行し、Ｄ
フリップフロップ４８のＱ出力端からの出力信号は、逓
倍クロック４２の立ち上がりエッジ８１でＨからＬへ移
行する。

【０１００】従って、これ以降、第１のセレクタ４７か
らは遅延基準クロック４４が出力クロック４６として出
力される。

【０１０１】ここで、出力クロック４６の切り替え時に
おける出力クロック４６の周期８２は、 逓倍クロック周期８３＋遅延回路遅延時間８４−逓倍回
路位相誤差８５ となるので、 遅延回路遅延時間８４≧逓倍回路位相誤差８５ と設定することにより、出力クロック４６の周期８２を
損なうことなくクロックを切り替えることができる。

【０１０２】このように、本第４実施形態に係るクロッ
ク選択回路では、基準クロックを逓倍回路の位相誤差に
相当する時間以上に遅延させた遅延基準クロックがＨの
間において逓倍クロックの立ち上がりエッジでクロック
の切り替えを行う形態としたので、逓倍回路の位相誤差
に起因する切り替え直前の出力クロックの周期が損なわ
れる現象を生ずることなくクロックを切り替えることが
でき、出力クロックを使用する回路の最大動作周波数を
低減させることがない。

【０１０３】なお、本第４実施形態では、遅延基準クロ
ック及び１つの逓倍クロックの何れか一方を選択する場
合について説明したが、本発明はこれに限定されるもの
ではなく、遅延基準クロック及び２つ以上の逓倍クロッ
クから１つのクロックを選択する形態としてもよい。こ
の場合の図９における第１のセレクタ４７に相当するセ
レクタの入出力信号の接続状態は図８に示したものと同
様であるので、ここでの図示は省略する。

【０１０４】この場合は、図９に示した逓倍回路４３を
基準クロック４１を逓倍して、最も周波数の高い逓倍ク
ロックの立ち下がりエッジと基準クロック４１及び上記
最も周波数の高い逓倍クロックを除いた逓倍クロックと
が同期した１つ以上の逓倍クロックを生成するものと
し、遅延回路４５を上記最も周波数の高い逓倍クロック
を除いた全ての逓倍クロック及び基準クロック４１を遅
延するものとし、第１のセレクタ４７を上記最も周波数
の高い逓倍クロック及び全ての遅延されたクロックから
１つのクロックを選択するものとすると共に、上記全て
の遅延されたクロックの内の第１のセレクタによる選択
対象となるクロックの全てがハイレベルであるときの上
記最も周波数の高い逓倍クロックの立ち上がりエッジで
第１のセレクタのクロック選択の切り替えを行うように
制御すればよい。

【０１０５】

【発明の効果】請求項１記載のクロック選択回路によれ
ば、セレクタによる選択対象となる分周クロックの全て
がローレベルであるときの基準クロックの立ち下がりエ
ッジでセレクタのクロック選択の切り替えを行っている
ので、分周回路の遅延時間に起因して選択直後のクロッ
クの周期が損なわれる現象を生ずることなくクロックを
切り替えることができ、該クロックを使用する回路の最
大動作周波数を低減させることがない、という効果が得
られる。

【０１０６】また、請求項２記載のクロック選択回路に
よれば、セレクタによる選択対象となる分周クロックの
全てがハイレベルであるときの基準クロックの立ち上が
りエッジでセレクタのクロック選択の切り替えを行って
いるので、分周回路の遅延時間に起因して選択直後のク
ロックの周期が損なわれる現象を生ずることなくクロッ
クを切り替えることができ、該クロックを使用する回路
の最大動作周波数を低減させることがない、という効果
が得られる。

【０１０７】また、請求項３記載のクロック選択回路に
よれば、全ての遅延されたクロックの内のセレクタによ
る選択対象となるクロックの全てがローレベルであると
きの最も周波数の高い逓倍クロックの立ち下がりエッジ
でセレクタのクロック選択の切り替えを行っているの
で、逓倍回路の位相誤差に起因して選択直前のクロック
の周期が損なわれる現象を生ずることなくクロックを切
り替えることができ、該クロックを使用する回路の最大
動作周波数を低減させることがない、という効果が得ら
れる。

【０１０８】また、請求項４記載のクロック選択回路に
よれば、全ての遅延されたクロックの内のセレクタによ
る選択対象となるクロックの全てがハイレベルであると
きの最も周波数の高い逓倍クロックの立ち上がりエッジ
でセレクタのクロック選択の切り替えを行っているの
で、逓倍回路の位相誤差に起因して選択直前のクロック
の周期が損なわれる現象を生ずることなくクロックを切
り替えることができ、該クロックを使用する回路の最大
動作周波数を低減させることがない、という効果が得ら
れる。

【０１０９】さらに、請求項５記載のクロック選択回路
によれば、請求項３又は請求項４記載のクロック選択回
路における遅延回路による遅延時間を逓倍回路の位相誤
差に相当する時間以上の時間としているので、例えば最
も周波数の高い逓倍クロックから遅延された基準クロッ
ク（最も周波数の低いクロック）へ切り替える場合、最
も周波数の高い逓倍クロックの位相誤差に相当する時間
以上経過した時点でクロックの切り替えが行われ、確実
に選択直前のクロックの周期を最も周波数の高い逓倍ク
ロックの周期以上にすることができる、という効果が得
られる。

【図面の簡単な説明】

【図１】第１実施形態に係るクロック選択回路の概略構
成を示すブロック図である。

【図２】第１実施形態に係るクロック選択回路における
各部の信号の状態を示すタイミングチャートである。

【図３】基準クロック及び複数の分周クロックを選択対
象とする場合の第１のセレクタに相当するセレクタの入
出力信号の接続状態を示すブロック図である。

【図４】第２実施形態に係るクロック選択回路の概略構
成を示すブロック図である。

【図５】第２実施形態に係るクロック選択回路における
各部の信号の状態を示すタイミングチャートである。

【図６】第３実施形態に係るクロック選択回路の概略構
成を示すブロック図である。

【図７】第３実施形態に係るクロック選択回路における
各部の信号の状態を示すタイミングチャートである。

【図８】複数の逓倍クロック及び基準クロックを選択対
象とする場合の第１のセレクタに相当するセレクタの入
出力信号の接続状態を示すブロック図である。

【図９】第４実施形態に係るクロック選択回路の概略構
成を示すブロック図である。

【図１０】第４実施形態に係るクロック選択回路におけ
る各部の信号の状態を示すタイミングチャートである。

【図１１】従来のクロック選択回路の構成例を示すブロ
ック図である。

【図１２】従来のクロック選択回路の別の構成例を示す
ブロック図である。

【図１３】図１１のクロック選択回路における各部の信
号の状態を示すタイミングチャートである。

【図１４】図１２のクロック選択回路における各部の信
号の状態を示すタイミングチャートである。

【符号の説明】

１１、２１ 基準クロック １２、２２ 分周クロック １３、２３ 分周回路 １４、２４ 出力クロック １５、２５ 第１のセレクタ（セレクタ） １６、２６ Ｄフリップフロップ（制御回路） １７、２７ 第２のセレクタ（制御回路） ３１、４１ 基準クロック ３２、４２ 逓倍クロック ３３、４３ 逓倍回路 ３４、４４ 遅延基準クロック ３５、４５ 遅延回路 ３６、４６ 出力クロック ３７、４７ 第１のセレクタ（セレクタ） ３８、４８ Ｄフリップフロップ（制御回路） ３９、４９ 第２のセレクタ（制御回路）

Claims (5)

【特許請求の範囲】
1. 【請求項１】 基準クロックを分周して前記基準クロッ
   クの立ち上がりエッジに同期した１つ以上の分周クロッ
   クを生成する分周回路と、 前記基準クロック及び前記１つ以上の分周クロックから
   １つのクロックを選択するセレクタと、 前記セレクタによる選択対象となる分周クロックの全て
   がローレベルであるときの前記基準クロックの立ち下が
   りエッジで前記セレクタのクロック選択の切り替えを行
   うように制御する制御回路と、 を備えたクロック選択回路。
2. 【請求項２】 基準クロックを分周して前記基準クロッ
   クの立ち下がりエッジに同期した１つ以上の分周クロッ
   クを生成する分周回路と、 前記基準クロック及び前記１つ以上の分周クロックから
   １つのクロックを選択するセレクタと、 前記セレクタによる選択対象となる分周クロックの全て
   がハイレベルであるときの前記基準クロックの立ち上が
   りエッジで前記セレクタのクロック選択の切り替えを行
   うように制御する制御回路と、 を備えたクロック選択回路。
3. 【請求項３】 基準クロックを逓倍して、最も周波数の
   高い逓倍クロックの立ち上がりエッジと前記基準クロッ
   ク及び前記最も周波数の高い逓倍クロックを除いた逓倍
   クロックとが同期した１つ以上の逓倍クロックを生成す
   る逓倍回路と、 前記最も周波数の高い逓倍クロックを除いた全ての逓倍
   クロック及び前記基準クロックを遅延する遅延回路と、 前記最も周波数の高い逓倍クロック及び全ての遅延され
   たクロックから１つのクロックを選択するセレクタと、 前記全ての遅延されたクロックの内の前記セレクタによ
   る選択対象となるクロックの全てがローレベルであると
   きの前記最も周波数の高い逓倍クロックの立ち下がりエ
   ッジで前記セレクタのクロック選択の切り替えを行うよ
   うに制御する制御回路と、 を備えたクロック選択回路。
4. 【請求項４】 基準クロックを逓倍して、最も周波数の
   高い逓倍クロックの立ち下がりエッジと前記基準クロッ
   ク及び前記最も周波数の高い逓倍クロックを除いた逓倍
   クロックとが同期した１つ以上の逓倍クロックを生成す
   る逓倍回路と、 前記最も周波数の高い逓倍クロックを除いた全ての逓倍
   クロック及び前記基準クロックを遅延する遅延回路と、 前記最も周波数の高い逓倍クロック及び全ての遅延され
   たクロックから１つのクロックを選択するセレクタと、 前記全ての遅延されたクロックの内の前記セレクタによ
   る選択対象となるクロックの全てがハイレベルであると
   きの前記最も周波数の高い逓倍クロックの立ち上がりエ
   ッジで前記セレクタのクロック選択の切り替えを行うよ
   うに制御する制御回路と、 を備えたクロック選択回路。
5. 【請求項５】 前記遅延回路による遅延時間は前記逓倍
   回路の位相誤差に相当する時間以上の時間である請求項
   ３又は請求項４記載のクロック選択回路。