JP2012182689A - 半導体集積回路 - Google Patents
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Abstract
【解決手段】 外部制御信号SEの論理値に基づいて、クロック信号CLKと外部入力信号SDの何れか一方を選択して内部入力信号S0とし、クロック信号CLKの立ち下がりで内部入力信号S0をラッチして第1内部出力信号S1を生成し、クロック信号CLKの立ち上がりで内部入力信号S0をラッチして第2内部出力信号S2を生成し、クロック信号CLKまたはクロック信号CLKの遅延信号を内部制御信号S3とし、内部制御信号S3の論理値に基づいて、第1内部出力信号S1または第2内部出力信号S2の何れか一方を選択出力し、選択された一方の内部出力信号は、当該選択期間中は信号レベルが変化しない。
【選択図】 図1
Description
1B 本発明に係る分周クロック生成回路
BUF1 バッファ回路
BUF10 バッファ回路
FF1 フリップフロップ回路
FF2 フリップフロップ回路
FF10 フリップフロップ回路
INV1 インバータ回路
INV10 インバータ回路
SEL1 セレクタ回路
SEL2 セレクタ回路
SEL10 セレクタ回路
Claims (3)
- 外部制御信号の論理値に基づいて、クロック信号と外部入力信号の何れか一方を選択して内部入力信号とし、
前記クロック信号の立ち下がりで前記内部入力信号をラッチして第1内部出力信号を生成し、
前記クロック信号の立ち上がりで前記内部入力信号をラッチして第2内部出力信号を生成し、
前記クロック信号または前記クロック信号の遅延信号を内部制御信号とし、前記内部制御信号の論理値に基づいて、前記第1内部出力信号または前記第2内部出力信号の何れか一方を選択出力し、選択された一方の前記内部出力信号は、当該選択期間中は信号レベルが変化しないことを特徴とする半導体集積回路。 - 前記外部制御信号の論理値に基づいて、前記クロック信号と前記外部入力信号の何れか一方を選択し前記内部入力信号として出力する第1セレクタ回路と、
前記クロック信号の立ち下がりで前記内部入力信号をラッチして前記第1内部出力信号を出力する第1フリップフロップ回路と、
前記クロック信号の立ち上がりで前記内部入力信号をラッチして前記第2内部出力信号を出力する第2フリップフロップ回路と、
前記内部制御信号の論理値に基づいて、前記第1内部出力信号と前記第2内部出力信号の何れか一方を選択して前記外部出力信号として出力する第2セレクタ回路と、を備える請求項1に記載の半導体集積回路。 - 請求項1または2に記載の前記半導体集積回路の前記外部出力信号の反転信号を、前記外部入力信号とする分周クロック生成回路。
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2017215307A (ja) * | 2015-12-24 | 2017-12-07 | 旭化成エレクトロニクス株式会社 | 磁気センサ装置および電流センサ装置 |
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