JP2005038159A - 半導体装置及びクロックスキュー調整方法 - Google Patents

Abstract

【課題】 階層化した分割ＣＴＳ設計でクロックスキューを低減し、クロックスキュー調整を容易に実現する半導体装置及びクロックスキュー調整方法を提供する。
【解決手段】 クロックラインを木構造としたクロック信号源から各論理回路までの経路を、素子と配線を用いてクロックスキューを調整するＣＴＳにより設計された半導体装置において、入力されたマスタクロック信号１０１を分周し、第１の分周クロック信号１０２として出力するクロック分周回路１１と、前記第１の分周クロック信号１０２を入力し、該第１の分周クロック信号１０２を前記マスタクロック信号１０１により同期あわせを行い第２の分周クロック信号１０３を出力する第１の分周クロック同期回路２１と、クロックドライバ群５１、６１〜６４、７１〜７６を介して前記第２の分周クロック信号１０３を複数の論理回路４１〜４６へ供給する第２の分周クロック同期回路３１、３２を有するようにした。
【選択図】 図１

Description

本発明は、半導体装置及びクロックスキュー調整方法に関し、特にクロック信号を複数の論理回路に供給するように構成された半導体装置においてクロックスキュー調整を容易にする技術に関するものである。

大規模ＬＳＩなどの半導体装置には、共通のクロック信号によって駆動されるフリップフロップを備えた同期回路を含むものがある。このような半導体装置において、同期回路の高速化、安定動作を実現するために、同期回路間の信号タイミングのずれを無くし、各フリップフロップに供給するクロックのタイミングずれであるクロックスキューを低減することを行っている。

したがって、クロックスキュー低減のために、従来から様々な半導体装置設計上の工夫がなされている。

例えば、クロック信号源から複数のフリップフロップまでの間のクロックラインを木構造とし、クロック信号源から各フリップフロップまでの経路を、素子と配線を用いてクロックスキューを調整するＣＴＳ（Ｃｌｏｃｋ Ｔｒｅｅ Ｓｙｎｔｈｅｓｉｓ）という設計手法がよく知られている。特開平８−２７４２６０号公報には、木構造を行ってもなお残るスキューを低減するために、第２段目からのブロック回路までのスキューが最大になるパスにあわせて他の枝ツリーのパスが等しくなるように小駆動能力クロックドライバに差し替える手法が開示されている。また、特開平１１−１９１６１０号公報には、クロック発生器から各フリップフロップまでのクロック配線経路上に複数段のクロックドライバを設け、上位段側での配線は木構造の等長配線とし、下位段側での配線では最短配線によってクロック配線を施し、クロックスキューを低減する手法が開示されている。

図５は、このような従来のクロックスキューを調整するＣＴＳ設計手法の構成例を示すブロック図である。
図５において、フリップフロップ４１〜４６を駆動するために、外部クロック信号１００を各フリップフロップへクロックスキューを低減して供給する。そこで、クロックスキュー調整を、第１段目のクロックドライバ５１と、第２段目のクロックドライバ６１〜６４と、第３段目のクロックドライバ７１〜７６と、外部クロック信号１００もしくは、半導体装置の内部クロック信号源から出力されるクロック信号（以下、クロックソースポイントと称する）から第１段目のクロックドライバ５１までの経路と、第１段目のクロックドライバ５１から第２段目のクロックドライバ６１〜６４までの経路と、第２段目のクロックドライバ６１〜６４から第３段目のクロックドライバ７１〜７６までの経路と、第３段目のクロックドライバ７１〜７６から各フリップフロップまでの配線を、ＣＡＤを用いてＣＴＳ設計でクロックスキュー調整を行っていた。
特開平８−２７４２６０号公報 特開平１１−１９１６１０号公報

しかし、このような構成では、共通のクロック信号で駆動されるフリップフロップが大幅に増加した超大規模ＬＳＩにおいて、クロックソースポイントから末端の各フリップフロップまでのクロックスキュー値が大きくなってしまう。そのため、各フリップフロップのデータホールドエラーを回避するためのデータ遅延素子を挿入する必要があった。また、ＣＡＤを用いるＣＴＳ設計ではＣＡＤ性能限界などにより、クロックソースポイントから末端の各フリップフロップまでのクロックスキュー調整を１回だけのＣＴＳ処理では抑え込めなくなり、クロック経路を階層化し分割ＣＴＳ設計することにより、クロックスキュー調整を行っていた。そのため、クロックスキュー調整工程の設計工数が膨大にかかっていた。今後、半導体装置の微細化、高集積がさらに進み超大規模ＬＳＩを設計するためのクロックスキュー調整手法が確立する必要がある。

本発明は、階層化した分割ＣＴＳ設計でクロックスキューを低減する半導体装置を提供することを目的とする。

また、本発明は、階層化した分割ＣＴＳ設計におけるクロックスキュー調整を容易に実現するクロックスキュー調整方法を提供することを目的とする。

さらに、本発明は、半導体装置のＳＣＡＮテストなどの検査においても、クロックスキュー低減のために階層化した分割ＣＴＳ設計のクロック生成回路のクロック分周回路を検査可能にする半導体装置を提供することを目的とする。

前記課題を解決するため、本発明の請求項１による半導体装置は、クロック信号源から複数の論理回路までの間のクロックラインを木構造とし、前記クロック信号源から各論理回路までの経路を、素子と配線を用いてクロックスキューを調整するＣＴＳにより設計され、前記クロック信号源から出力されるクロック信号をｎ逓倍したマスタクロック信号に基づき、該マスタクロック信号を分周した第１の分周クロック信号を、同期あわせを行い第２の分周クロック信号を前記複数の論理回路に供給する半導体装置において、入力されたマスタクロック信号を分周し、第１の分周クロック信号として出力するクロック分周回路と、前記第１の分周クロック信号を入力し、該第１の分周クロック信号を前記マスタクロック信号により同期あわせを行い第２の分周クロック信号を出力する第１の分周クロック同期回路と、クロックドライバ群を介して前記第２の分周クロック信号を前記複数の論理回路へ供給する第２の分周クロック同期回路を有するようにしたものである。

請求項１の発明によると、第１ＣＴＳ階層は、入力されたマスタクロック信号をクロックソースポイントとして、クロック分周回路と、第１の分周クロック同期回路をクロックスキュー調整でき、第２ＣＴＳ階層は、前記第２の分周クロック信号をクロックソースポイントとして、複数の論理回路がクロックスキュー調整できる。また、第１ＣＴＳ階層のＣＴＳターゲット回路のフリップフロップは数が多くないため容易に調整でき、半導体装置のクロック信号源でもあるクロック分周回路と、第２ＣＴＳ階層のクロック信号源である第１の分周クロック同期回路のクロックばらつきを「０」に近づけることが可能である。

また、本発明の請求項２による半導体装置は、請求項１記載の半導体装置において、それぞれ異なるクロック分周比の分周クロック信号を出力する複数のクロック分周回路と、前記複数の分周クロック回路から入力される前記分周クロック信号から、第１の分周クロック信号を選択し出力する第１のセレクタ回路を有するようにしたものである。

また、本発明の請求項３による半導体装置は、請求項１記載の半導体装置において、前記マスタクロック信号は、外部から入力されたクロック信号をＰＬＬによりｎ逓倍した逓倍クロック信号であるようにしたものである。

また、本発明の請求項４によるクロックスキュー調整方法は、クロック信号源から複数の論理回路までの間のクロックラインを木構造とし、前記クロック信号源から各論理回路までの経路を、素子と配線を用いてクロックスキューを調整するＣＴＳにおいて、第１の分周クロック信号を第１の分周クロック同期回路でマスタクロック信号により同期あわせを行い、半導体チップ上に分散する論理回路の結合情報をもとに前記複数の論理回路をグループ化するＣＴＳグループ決定工程と、前記マスタクロック信号が入力される第１の分周クロック同期回路から、第１の分周クロック信号が入力され第２の分周クロック信号を第２の分周クロック同期回路へ出力する第１ＣＴＳ階層において、外部から入力されたクロック信号をｎ逓倍するＰＬＬから前記マスタクロック信号がクロック分周回路と前記第１の分周クロック同期回路に出力され、前記クロック分周回路から前記第１の分周クロック信号が前記第１の分周クロック同期回路に出力され、前記クロック分周回路と前記第１の分周クロック同期回路に供給される前記マスタクロック信号を同一の遅延になるようにクロックスキュー調整を行う第１ＣＴＳ階層クロックスキュー調整工程と、クロックドライバ群を介して前記第２の分周クロック信号を各論理回路へ供給する第２ＣＴＳ階層において、前記各論理回路に供給される前記第２の分周クロック信号を同一の遅延になるようにクロックスキュー調整を行う第２ＣＴＳ階層クロックスキュー調整工程とを有するようにしたものである。

請求項４の発明によると、第１ＣＴＳ階層と、第２ＣＴＳ階層とを個々にクロックスキュー調整することで、仮に、超大規模ＬＳＩなどＣＴＳを行うフリップフロップの数が増大しても、第２ＣＴＳ階層と同様に第３ＣＴＳ階層、第４ＣＴＳ階層を設け、段階的にクロックスキュー調整するフローを確立することが可能である。

また、本発明の請求項５による半導体装置は、請求項２記載の半導体装置において、前記マスタクロック信号、もしくはテストクロック信号を、テスト切替信号により選択する第２のセレクタ回路と、前記第２のセレクタ回路の出力信号により、前記マスタクロック信号が選択された場合はそれぞれ異なるクロック分周比の分周クロック信号を出力し、前記テストクロック信号が選択された場合はそれぞれ異なるクロック分周比の分周テストクロック信号を出力する複数のクロック分周回路と、クロック切替信号により所定分周比の分周クロック信号を選択し、前記テスト切替信号により所定分周比の分周テストクロック信号を選択するクロック切替制御回路と、前記クロック分周回路のシステムリセット信号を、前記テスト切替信号によりクロック生成リセット信号に切り替える第３のセレクタ回路を有するようにしたものである。

請求項５の発明によると、半導体装置のＳＣＡＮテストなどの検査において、階層化した分割ＣＴＳ設計でクロックスキューを低減する半導体装置のクロック分周回路を検査することが可能である。

本発明の半導体装置及びクロックスキュー調整方法によれば、階層化した分割ＣＴＳ設計において第１ＣＴＳ階層のクロックスキューを低減でき、クロック系統全体のクロックスキューの低減を実現できる。また、階層化した分割ＣＴＳ設計におけるクロックスキュー調整を容易に実現するクロックスキュー調整方法を得ることができる。また、半導体装置のＳＣＡＮテストなどの検査において階層化した分割ＣＴＳ設計でクロックスキューを低減するクロック分周回路を検査可能となり、ＳＣＡＮテストの故障検出率向上を実現した半導体装置を得ることができるという効果がある。

以下、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体装置の基本構成を示すブロック図である。

図１において、クロック分周回路１１と、第１〜第２の分周クロック同期回路２１、３１、３２と、フリップフロップ（論理回路）４１、４２、４３、４４、４５、４６と、第１段目のクロックドライバ５１と、第２段目のクロックドライバ６１、６２、６３、６４と、第３段目のクロックドライバ７１、７２、７３、７４、７５、７６と、ＰＬＬ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ）８１を備えている。

外部からクロック信号１００が入力され、ＰＬＬ８１でｎ逓倍（ｎは自然数）した逓倍クロック信号をマスタクロック信号１０１として出力する。クロック分周回路１１ではマスタクロック信号１０１を１／２分周し、第１の分周クロック信号１０２として出力する。この第１の分周クロック信号１０２を、第１の分周クロック同期回路２１でマスタクロック信号１０１によりラッチし入力して同期あわせを行い、第２の分周クロック信号１０３を出力する。

前記第２の分周クロック信号１０３は、第１〜３段目のクロックドライバ５１、６１〜６４、７１〜７６により複数の論理回路に供給される。

さらに、半導体チップ上に分散するフリップフロップ（論理回路）４１〜４６を、結合情報をもとにグループ化する。第１の分周クロック同期回路２１からグループ化されたポイントまでをクロックドライバ５１で中継し、グループ別に新たに第２の分周クロック同期回路３１、３２を設ける。そして、第２の分周クロック同期回路３１、３２をクロックソースポイントとして各々の末端のフリップフロップ（論理回路）４１、４２、４３と、フリップフロップ（論理回路）４４、４５、４６とをそれぞれ従来のＣＴＳ設計でクロックスキュー調整を行う。

また、マスタクロック信号源をクロックソースポイントとして、クロック分周回路１１と、第１の分周クロック同期回路２１、第２の分周クロック同期回路３１，３２を従来のＣＴＳ設計でクロックスキュー調整を行う。

図２は、本発明の実施の形態１に係るクロック生成回路の応用構成を示すブロック図である。
図２において、図１の半導体装置に加えて、クロック分周回路１２、１３、１４と、第１のセレクタ回路９１を備えている。

前述のクロック分周回路１１で、マスタクロック信号１０１を１／２分周したものに加え、クロック分周回路１２、１３、１４で、それぞれ、１／４分周、１／８分周、１／１６分周した分周クロック信号１０７〜１０９を、第１のセレクタ回路９１で選択し、第１の分周クロック信号１０２として出力する。この第１の分周クロック信号１０２を、第１の分周クロック同期回路２１でマスタクロック信号１０１によりラッチし入力して同期あわせを行い、第２の分周クロック信号１０３を出力する。以降の動作は図１の場合と同じである。

このように本実施の形態１による半導体装置によれば、クロック分周回路１１に入力されたマスタクロック信号１０１を分周して第１の分周クロック信号１０２として出力し、第１の分周クロック同期回路２１において前記第１の分周クロック信号１０２をマスタクロック信号１０１により同期あわせを行い第２の分周クロック信号１０３を出力し、第１〜第３段目のクロックドライバ５１、６１〜６４、７１〜７６を介して前記第２の分周クロック信号１０３を前記複数の論理回路４１〜４６へ供給するようにしたので、第１ＣＴＳ階層のＣＴＳターゲット回路のフリップフロップは数が多くないため容易にクロックスキュー調整でき、半導体装置のクロック信号源でもあるクロック分周回路１１と、第２ＣＴＳ階層のクロック信号源である第１の分周クロック同期回路２１のクロックばらつきを「０」に近づけることが可能である。

また、本実施の形態１による半導体装置によれば、前記複数の分周クロック回路１１〜１４から入力される、それぞれ異なるクロック分周比の分周クロック信号１０６〜１０９から第１の分周クロック信号１０２を第１のセレクタ回路９１により選択し、第１の分周クロック同期回路２１に出力するようにしたので、多種類のクロックギアレシオが必要な場合でも、クロック選択後に第１の分周クロック同期回路２１で同期化するため、多種類のクロック分周回路も容易にクロックスキュー調整ができるという効果がある。

なお、実施の形態１では、２つのＣＴＳ階層に分割した場合について記載しているが、分割数に限定はない。さらに、第２ＣＴＳ階層で２つのグループに分割しているが、これもグループ数に限定はない。

（実施の形態２）
図３は、本発明の実施の形態２に係るクロックスキュー調整方法を示すフローチャートである。
図３のクロックスキュー調整方法は、ＣＴＳ階層決定工程３０１と、第１ＣＴＳ階層クロックスキュー調整工程３０２と、第２ＣＴＳ階層クロックスキュー調整工程３０３を有している。

実施の形態１で述べた第１の分周クロック信号１０２を、第１の分周クロック同期回路２１で、マスタクロック信号１０１でラッチして入力して同期あわせを行い、半導体チップ上に分散するフリップフロップ（論理回路）４１〜４６の結合情報をもとに、ＣＴＳグループ決定工程３０１で複数の論理回路４１〜４６をグループ化し、グループ別にマスタクロック信号１０１で駆動する第２の分周クロック同期回路３１，３２を設ける。

次に、第１ＣＴＳ階層クロックスキュー調整工程３０２で、従来のＣＴＳ設計手法を用いて、クロック分周回路と第１の分周クロック同期回路に供給される前記マスタクロック信号を同一の遅延になるように第１ＣＴＳ階層のクロックスキュー調整を行う。

続いて、第２ＣＴＳ階層クロックスキュー調整工程３０３で、前記論理回路に供給される第２の分周クロック信号とクロックドライバ群を含むそれぞれのクロックを同一の遅延になるように第２ＣＴＳ階層のクロックスキュー調整を行う。

なお、前述の全ての工程に必要な情報は自動抽出できるので、ＣＡＤで自動処理することも可能である。

また、ＣＡＤ性能によっては、第１ＣＴＳ階層クロックスキュー調整工程３０２と、第２ＣＴＳ階層クロックスキュー調整工程３０３とを、同時に処理することも可能となる。

このように本実施の形態２によるクロックスキュー調整方法によれば、論理回路の結合情報をもとに論理回路をグループ化し、クロック分周回路と第１の分周クロック同期回路に供給されるマスタクロック信号を同一の遅延になるようにクロックスキュー調整を行い、続いてクロックドライバ群を介して前記論理回路に供給される第２の分周クロック信号を同一の遅延になるようにクロックスキュー調整を行うようにしたので、階層化した分割ＣＴＳ設計におけるクロックスキュー調整を容易に実現することができるという効果がある。

（実施の形態３）
図４は、本発明の実施の形態３に係る半導体装置の構成を示すブロック図である。
図４において、第１〜第4のクロック分周回路１１、１２、１３、１４と、第１〜第２の分周クロック同期回路２１、３１、３２と、第１、第２のフリップフロップ（論理回路）群４４１、４４２と、第１段目のクロックドライバ５１と、第２ＣＴＳ階層のクロックドライバ群４６１、４６２と、ＰＬＬ８１と、第１のセレクタ回路９１と、第２のセレクタ回路４９２と、クロック切替制御回路４９３と、第３のセレクタ回路４９４を備えている。

第２のセレクタ回路４９２は、マスタクロック信号１０１、もしくはテストクロック信号１１２をテスト切替信号１１２により選択する。

クロック切替制御回路４９３は、クロック切替信号１０５により所定分周比の分周クロック信号を選択し、テスト切替信号１１２により所定分周比の分周テストクロック信号を選択する。

第１〜第４のクロック分周回路１１〜１４は、第２のセレクタ回路４９２の出力信号により、マスタクロック信号１０１が選択された場合はそれぞれ異なるクロック分周比の分周クロック信号を出力し、テストクロック信号１１２が選択された場合はそれぞれ異なるクロック分周比の分周テストクロック信号を出力する。

ＳＣＡＮテストなど半導体装置の検査において、検査時はテスト切替信号１１２を“ｈｉｇｈ”に設定し、テストモードを選択する。以下に、テストモードが選択された場合について説明する。

前述の第１〜第４のクロック分周回路１１、１２，１３，１４に、テストクロック信号１１０が入力され、それぞれ、１／２分周、１／４分周、１／８分周、１／１６分周した分周テストクロック信号１１３〜１１６が出力される。

クロック切替制御回路４９４では、如何なる分周テストクロック信号を選択するかの第１のセレクタ回路９１の制御信号１１７を生成する。図４のクロック切替制御回路４９４では、テストモード、すなわちテスト切替信号１１２が“ｈｉｇｈ”の場合には、強制的に１／２分周の分周クロックを選択する構成である。また、検査パターンによっては、フリップフロップ（論理回路）群４４１、４４２に、クロック供給、及びリセット状態の検査が実施される場合があるので、第３のセレクタ回路４９３で、フリップフロップ（論理回路）群４４１、４４２へのリセット信号と、第１〜第４のクロック分周回路１１、１２、１３、１４へのリセット信号とを分離している。

第３のセレクタ回路４９３では、テストモード、すなわちテスト切替信号１０６が“ｈｉｇｈ”の場合には、クロック生成リセット信号１０４が選択され、第１〜第４のクロック分周回路１１、１２、１３、１４に入力される。フリップフロップ（論理回路）群４４１、４４２へのリセット信号はシステムリセット信号１１１のままである。

このように本実施の形態３による半導体装置によれば、テスト切替信号１１２に基づいて、前記第２のセレクタ回路４９２によりテストクロック信号１１０が選択された場合は第１〜第４のクロック分周回路１１〜１４がそれぞれ異なるクロック分周比の分周テストクロック信号１１３〜１１６を出力し、クロック切替制御回路４９４により所定分周比の分周テストクロック信号を選択し、第３のセレクタ回路１１３により前記クロック分周回路のシステムリセット信号１１１をクロック生成リセット信号１０４に切り替えるようにしたので、第１〜第４のクロック分周回路１１、１２、１３、１４まで含めた半導体装置全体でのテストクロック生成ができ、半導体装置の故障検査が可能となるという効果がある。

本発明にかかる半導体装置及びクロックスキュー調整方法は、階層化した分割ＣＴＳ設計におけるクロックスキュー調整を容易に実現することができ、また、半導体装置のＳＣＡＮテストなどの検査において故障検出率を向上できるという効果を有し、共通のクロック信号で駆動されるフリップフロップが大幅に増加した超大規模ＬＳＩを設計するための半導体装置及びクロックスキュー調整手法等として有用である。

本発明の実施の形態１に係る半導体装置の基本構成を示すブロック図である。 本発明の実施の形態１に係る半導体装置の応用構成を示すブロック図である。 本発明の実施の形態２に係るクロックスキュー調整方法を示すフローチャートである。 本発明の実施の形態３に係る半導体装置の構成を示すブロック図である。 従来のクロックスキューを調整するＣＴＳ設計手法の構成例を示すブロック図である。

符号の説明

１１、１２、１３、１４ クロック分周回路
２１、３１、３２ 分周クロック同期回路
４１、４２、４３、４４、４５、４６ フリップフロップ（論理回路）
５１ 第１段目のクロックドライバ
６１、６２、６３、６４ 第２段目のクロックドライバ
７１、７２、７３、７４、７５、７６ 第３段目のクロックドライバ
８１ ＰＬＬ
９１ 第１のセレクタ回路
１００ 外部クロック信号
１０１ マスタクロック信号
１０２ 第１の分周クロック信号
１０３ 第２の分周クロック信号
１０４ クロック生成リセット信号
１０５ クロック切替信号
１０６、１０７、１０８、１０９ 分周クロック信号
１１０ テストクロック信号
１１１ システムリセット信号
１１２ テスト切替信号
１１３、１１４、１１５、１１６ 分周クロック信号／分周テストクロック信号
１１７ 第１のセレクタ回路制御信号
３０１ ＣＴＳグループ決定工程
３０２ 第１ＣＴＳ階層クロックスキュー調整工程
３０３ 第２ＣＴＳ階層クロックスキュー調整工程
４４１、４４２ フリップフロップ（論理回路）群
４６１、４６２ 第２のＣＴＳ階層のクロックドライバ群
４９２ 第２のセレクタ回路
４９３ クロック切替制御回路
４９４ 第３のセレクタ回路

Claims (5)

1. クロック信号源から複数の論理回路までの間のクロックラインを木構造とし、前記クロック信号源から各論理回路までの経路を、素子と配線を用いてクロックスキューを調整するＣＴＳにより設計され、前記クロック信号源から出力されるクロック信号をｎ逓倍したマスタクロック信号に基づき、該マスタクロック信号を分周した第１の分周クロック信号を、同期あわせを行い第２の分周クロック信号を前記複数の論理回路に供給する半導体装置において、
   前記クロック信号源から入力された前記マスタクロック信号を分周し、前記第１の分周クロック信号として出力するクロック分周回路と、
   前記第１の分周クロック信号を入力し、該第１の分周クロック信号を前記マスタクロック信号により同期あわせを行い前記第２の分周クロック信号を出力する第１の分周クロック同期回路と、
   クロックドライバ群を介して前記第２の分周クロック信号を前記複数の論理回路へ供給する第２の分周クロック同期回路を有する、
   ことを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   それぞれ異なるクロック分周比の分周クロック信号を出力する複数のクロック分周回路と、
   前記複数の分周クロック回路から入力される前記分周クロック信号から、第１の分周クロック信号を選択し出力する第１のセレクタ回路を有する、
   ことを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、
   前記マスタクロック信号は、外部から入力されたクロック信号をＰＬＬによりｎ逓倍した逓倍クロック信号である、
   ことを特徴とした半導体装置。
4. クロック信号源から複数の論理回路までの間のクロックラインを木構造とし、前記クロック信号源から各論理回路までの経路を、素子と配線を用いてクロックスキューを調整するＣＴＳにおいて、第１の分周クロック信号を第１の分周クロック同期回路でマスタクロック信号により同期あわせを行い、半導体チップ上に分散する論理回路の結合情報をもとに前記複数の論理回路をグループ化するＣＴＳグループ決定工程と、
   前記マスタクロック信号が入力される第１の分周クロック同期回路から、第１の分周クロック信号が入力され第２の分周クロック信号を第２の分周クロック同期回路へ出力する第１ＣＴＳ階層において、外部から入力されたクロック信号をｎ逓倍するＰＬＬから前記マスタクロック信号がクロック分周回路と前記第１の分周クロック同期回路に出力され、前記クロック分周回路から前記第１の分周クロック信号が前記第１の分周クロック同期回路に出力され、前記クロック分周回路と前記第１の分周クロック同期回路に供給される前記マスタクロック信号を同一の遅延になるようにクロックスキュー調整を行う第１ＣＴＳ階層クロックスキュー調整工程と、
   クロックドライバ群を介して前記第２の分周クロック信号を各論理回路へ供給する第２ＣＴＳ階層において、前記各論理回路に供給される前記第２の分周クロック信号を同一の遅延になるようにクロックスキュー調整を行う第２ＣＴＳ階層クロックスキュー調整工程とを有する、
   ことを特徴とするクロックスキュー調整方法。
5. 請求項２記載の半導体装置において、
   前記マスタクロック信号、もしくはテストクロック信号を、テスト切替信号により選択する第２のセレクタ回路と、
   前記第２のセレクタ回路の出力信号により、前記マスタクロック信号が選択された場合はそれぞれ異なるクロック分周比の分周クロック信号を出力し、前記テストクロック信号が選択された場合はそれぞれ異なるクロック分周比の分周テストクロック信号を出力する複数のクロック分周回路と、
   クロック切替信号により所定分周比の分周クロック信号を選択し、前記テスト切替信号により所定分周比の分周テストクロック信号を選択するクロック切替制御回路と、
   前記クロック分周回路のシステムリセット信号を、前記テスト切替信号によりクロック生成リセット信号に切り替える第３のセレクタ回路を有する、
   ことを特徴とする半導体装置。

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