JP2007087338A - クロック同期回路、及びオンスクリーンディスプレイ回路 - Google Patents

クロック同期回路、及びオンスクリーンディスプレイ回路 Download PDF

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Abstract

【課題】 外部入力クロックの周波数が高くても、入力クロックのエッジを基準にしてデータ入力あるいはデータ出力のタイミングを規定することが可能なオンスクリーンディスプレイ回路を提供する。
【解決手段】 ドットクロック入力端子１０１から内部動作クロック１０８までの遅延要因を分割して第１〜第Ｎ中間クロックＳ１３１〜Ｓ１３２を生成し、該第１〜第Ｎ中間クロックあるいはドットクロックＳ１０４で動作する第１〜第Ｎ入力タイミング調整フリップフロップ１２２〜１２４で、同期信号入力端子１０２へ入力される同期信号Ｓ１０５の入力タイミングを内部動作クロックＳ１０６にあわせるように調整し、該第１〜第Ｎ中間クロックあるいはドットクロックＳ１０４で動作する第１〜第Ｎ出力タイミング調整フリップフロップ１２８〜１３０で、表示出力端子１０３から出力される信号Ｓ１０６の出力タイミングをドットクロックＳ１０４にあわせるように調整する。
【選択図】 図１

Description

本発明は、クロック同期回路及びオンスクリーンディスプレイ回路に関し、特に広い周波数範囲において外部入力クロックと、外部入力データ信号あるいは外部出力データ信号との同期を合わせるものに関する。
従来、半導体デバイスにおいて、外部から入力されるクロックで動作し、その外部入力クロックを基準として、外部からの入力データ信号あるいは外部への出力データ信号のタイミングを規定している回路では、該回路に入力される前記外部入力クロックの周波数が高くなった場合に、タイミングの規定化が困難になり、ジッタが発生するなどの不具合が起こるという課題があった。
このような課題を解決するため、従来では、外部から入力されたクロックを、回路内部で生じたクロック遅延を含んだ状態で外部へ出力し、この遅延を含んだ出力クロック（以下、「内部動作クロック」と称す。）を基準として、外部への出力データ信号のタイミングを規定することで、安定した動作をさせるようにしていた（例えば、特許文献１参照）。
以下、従来における、外部入力クロックを基準として前記外部入力データ信号あるいは外部出力データ信号のタイミングを規定する回路と、前記内部動作クロックを基準として外部出力データ信号のタイミングを規定する回路とについて説明する。
まず、図１１及び図１２を用いて、従来における、外部入力クロックを基準として、タイミングを規定している回路について説明する。
図１１は、従来の、外部から入力されるクロックで動作し、該外部入力クロックを基準として、外部入力データ信号あるいは外部出力データ信号のタイミングを規定する回路構成を示す図である。
図１１の回路４００は、外部からのクロックＳ４０４を入力するクロック入力端子４０１と、外部からのデータ信号Ｓ４０５を入力するデータ入力端子４０２と、前記データ入力信号Ｓ４０５を用いて所定の処理を行う機能ブロック４０９と、前記機能ブロック４０９で生成したデータ出力信号Ｓ４０６を当該回路外部に出力するデータ出力端子４０３とを備える。
なお、図１１では、図を簡略化するために、当該回路４００内部に含まれる様々な遅延要因、すなわち、テスト用クロックや内部生成クロックとの切換え回路や、該切り換え回路でクロックを切り換える際に切り換えた後のクロックの位相を合わせる遅延調整や、前記機能ブロック４０９で使用されるクロックの位相を揃えるクロックツリーを構成するバッファ群などを、全てまとめてクロック遅延要因４０７として表示している。また、データ入力端子４０２から機能ブロック４０９までの間、あるいは機能ブロック４０９からデータ出力端子４０３までの間にもそれぞれ信号遅延が発生するが、前記クロック遅延要因４０７に比べて無視できるほど遅延量が小さいので省略している。
さらに、図１１では、前記データ入力端子４０２やデータ出力端子４０３がそれぞれ１つの場合を示したが、これらは複数あってもかまわない。
以下、前述した構成を有する回路４００の動作、及び各部から出力される信号波形について説明する。図１２は、図１１に示した回路の各部から出力される信号波形を示す図である。
クロック入力端子４０１から入力された入力クロックＳ４０４は、前記クロック遅延要因４０７により、大きな遅延値Ｔ１を含む内部動作クロックＳ４０８となり、前記機能ブロック４０９に入力される。
機能ブロック４０９では、前記内部動作クロックＳ４０８に基づいて、前記データ入力端子４０２に入力されたデータ入力信号Ｓ４０５を用いて所定の処理が行なわれ、該処理結果が、前記機能ブロック４０９よりデータ出力信号Ｓ４０６として出力される。そして、前記データ出力信号Ｓ４０６は、そのままデータ出力端子４０３から出力される。
図１２に示されるように、当該回路４００においては、クロック遅延要因４０７による遅延のため、クロック入力端子４０１からの入力波形Ｓ４０４（図１２（ａ））に対して、内部動作クロックの波形Ｓ４０８（図１２（ｂ））が、クロック遅延値Ｔ１分だけ遅れることにより、クロック入力端子波形立ち上がりエッジ時間ｔ１０に対し、内部動作クロック波形立ち上がりエッジ時間ｔ２０が相当する。
図１２中において、クロック入力端子波形立ち上がりエッジ時間ｔ１０は、クロック入力端子４０１の波形Ｓ４０４のクロック立ち上がりエッジの時間を示す。また、クロック遅延値Ｔ１は、クロック遅延要因４０７による遅延に相当する。そして、内部動作クロック波形立ち上がりエッジ時間ｔ２０は、内部動作クロックの波形Ｓ４０８のクロック立ち上がりエッジの時間を示し、前記機能ブロック４０９におけるデータ入力信号Ｓ４０５の取り込み時間、および機能ブロック４０９におけるデータ出力信号Ｓ４０６の変化時間を示す。
データ入力端子タイミング規定時間Ｔａは、クロック入力端子波形立ち上がりエッジ時間ｔ１０を基準に、データ入力端子４０２の状態を取り込むタイミングを規定する時間を示している。そして、データ出力端子タイミング規定時間Ｔｂは、前記クロック入力端子波形立ち上がりエッジ時間ｔ１０を基準に、データ出力端子４０３の出力データが変化するタイミングを規定する時間を示している。
前記データ入力端子４０２からの入力波形（データ入力信号）Ｓ４０５（図１２（ｃ））は、機能ブロック４０９内部のフリップフロップに取り込まれるため、該データ入力端子４０２の波形Ｓ４０５は、内部動作クロック波形立ち上がりエッジ時間ｔ２０の近傍で、入力信号として有効となる。
このため、データ入力端子４０２からの入力波形Ｓ４０５のタイミングの規定は、クロック入力端子波形立ち上がりエッジ時間ｔ１０から、クロック遅延値Ｔ１に相当するデータ入力端子タイミング規定時間Ｔａが経過した時点の近傍で入力値が確定しなければならないという規定となっていた。
また、データ出力端子４０３から出力される出力波形（データ出力信号）Ｓ４０６（図１２（ｄ））は、機能ブロック４０９内部のフリップフロップの出力が、データ出力端子４０３に出力されるため、該データ出力端子４０３の出力波形Ｓ４０６の出力変化タイミングは、内部動作クロック波形立ち上がりエッジ時間ｔ２０の近傍となる。
このため、データ出力端子４０３の波形Ｓ４０６のタイミングの規定は、クロック入力端子波形立ち上がりエッジ時間ｔ１０から、クロック遅延値Ｔ１に相当するデータ出力端子タイミング規定時間Ｔｂが経過した時点の近傍で出力が変化するという規定となっていた。
しかし、このようなタイミング規定では、クロック入力端子４０１から入力される入力クロックＳ４０４の周波数が高くなると、動作周囲温度や動作電源電圧の変動により、クロック遅延値Ｔ１が、入力クロックＳ４０４の周期と同等、あるいは周期よりも大きくなってしまい、データ入力端子タイミング規定時間Ｔａ及びデータ出力端子タイミング規定時間Ｔｂの規定ができなくなってしまうという問題が生じる。また、前述したように、入力クロックＳ４０４の周期よりもクロック遅延値Ｔ１のほうが大きくなる場合、該クロックの周波数を変化させたときにジッタが発生してしまうため、広い周波数範囲で使用できない、という問題があった。
これを解決するものとして、図１３及び図１４に示されるように、前記内部動作クロックを外部に出力し、該内部動作クロックを基準として、外部からの入力信号および外部への出力信号のタイミングを規定する回路がある。
図１３は、従来における、外部から入力されるクロックで動作し、該動作クロックを基準として、外部入力データ信号および外部出力データ信号のタイミングを規定する回路構成を示す図であり、図１４は、図１３に示す回路の各部から出力される信号波形を示す図である。
図１３の回路５００は、外部からのクロックＳ４０４を入力するクロック入力端子４０１と、外部からのデータ信号Ｓ４０５を入力するデータ入力端子４０２と、前記データ入力信号Ｓ４０５を用いて所定の処理を行う機能ブロック４０９と、前記機能ブロック４０９で生成したデータ出力信号Ｓ４０６を当該回路外部に出力するデータ出力端子４０３と、機能ブロック４０９を動作させる内部動作クロックＳ４０８を、該機能ブロック４０９の近傍で分岐し、出力クロックＳ４０８’として出力するクロック出力端子５０７を備える。
なお、図１３においても、前記図１１と同様、当該回路５００内部に含まれる様々な遅延要因、すなわち、テスト用クロックや内部生成クロックとの切換え回路や、該切り換え回路でクロックを切り換える際に切り換えた後のクロックの位相を合わせる遅延調整や、前記機能ブロック４０９で使用されるクロックの位相を揃えるクロックツリーを構成するバッファ群などを、全てまとめてクロック遅延要因４０７として表示している。また、データ入力端子４０２から機能ブロック４０９までの間、あるいは機能ブロック４０９からデータ出力端子４０３までの間、さらに機能ブロック４０９からクロック出力端子５０７までの間にも、それぞれ信号遅延が発生するが、前記クロック遅延要因４０７に比べて無視できるほど遅延量が小さいので省略している。
さらに、図１３においても、前記データ入力端子４０２やデータ出力端子４０３がそれぞれ１つとしたが、これらは複数あってもかまわない。
以下、前述した構成を有する回路５００の動作、及び各部から出力される信号波形について説明する。
クロック入力端子４０１から入力された入力クロックＳ４０４は、前記クロック遅延要因４０７により、大きな遅延値Ｔ１を含む内部動作クロックＳ４０８となり、前記機能ブロック４０９に入力される。さらに、前記内部動作クロックＳ４０８は、前記機能ブロック４０９の近傍で分岐され、クロック出力端子５０７より出力クロックＳ４０８’として出力される。
前記機能ブロック４０９では、前記内部動作クロックＳ４０８に基づいて、前記データ入力端子４０２に入力されたデータ入力信号Ｓ４０５を用いて所定の処理が行なわれ、該処理結果が、前記機能ブロック４０９よりデータ出力信号Ｓ４０６として出力される。そして、前記データ出力信号Ｓ４０６は、そのままデータ出力端子４０３から出力される。
図１４に示されるように、当該回路５００においては、図１１に示した回路４００と同様、クロック遅延要因４０７による遅延のため、クロック入力端子４０１からの入力波形Ｓ４０４（図１４（ａ））に対して、内部動作クロックの波形Ｓ４０８（図１４（ｂ））が、クロック遅延値Ｔ１分だけ遅れることにより、クロック入力端子波形立ち上がりエッジ時間ｔ１０に対して、内部動作クロック波形立ち上がりエッジ時間ｔ２０が相当する。
また、当該回路５００では、内部動作クロックＳ４０８が、クロック出力端子５０７から出力されており、出力波形はクロック出力端子５０７の波形Ｓ４０８’のようになる（図１４（ｃ））。
図１４中において、クロック入力端子波形立ち上がりエッジ時間ｔ１０は、クロック入力端子４０１の波形Ｓ４０４のクロック立ち上がりエッジの時間を示す。また、クロック遅延値Ｔ１は、クロック遅延要因４０７による遅延に相当する。内部動作クロック波形立ち上がりエッジ時間ｔ２０は、内部動作クロックの波形Ｓ４０８のクロック立ち上がりエッジの時間を示す。そして、クロック出力端子波形立ち上がりエッジ時間ｔ２０’は、クロック出力端子５０７の波形Ｓ４０８のクロック立ち上がりエッジの時間を示し、機能ブロック４０９におけるデータ入力信号Ｓ４０５の取り込み時間、および機能ブロック４０９におけるデータ出力信号Ｓ４０６の変化時間を示す。
さらに、クロック出力遅延値Ｔ１’は、前記クロック入力端子波形立ち上がりエッジ時間ｔ１０と、クロック出力端子波形立ち上がりエッジ時間ｔ２０’との差を示しており、このクロック出力遅延値Ｔ１’は、図から明らかなように、前記クロック遅延値Ｔ１と比べて大きな差はない。
前記データ入力端子４０２からの入力波形（データ入力信号）Ｓ４０５（図１４（ｄ））は、機能ブロック４０９内部のフリップフロップに取り込まれるため、該データ入力端子４０２の波形Ｓ４０５は、内部動作クロック波形立ち上がりエッジ時間ｔ２０の近傍で入力信号として有効となるが、これはクロック出力端子波形立ち上がりエッジ時間ｔ２０’の近傍で有効であると規定できる。
このため、データ入力端子４０２の波形Ｓ４０５のタイミングの規定は、クロック出力端子波形立ち上がりエッジ時間ｔ２０’の近傍で入力値が確定しなければならないという規定としていた。
また、データ出力端子４０３へ出力される出力波形（データ出力信号）Ｓ４０６（図１４（ｅ））は、機能ブロック４０９内部のフリップフロップの出力が、データ出力端子４０３に出力されるため、該データ出力端子４０３の波形Ｓ４０６の出力変化タイミングは、内部動作クロック波形立ち上がりエッジ時間ｔ２０の近傍であるが、これはクロック出力端子波形立ち上がりエッジ時間ｔ２０’の近傍で出力が変化すると規定できる。
また、当該回路５００では、データ入力端子４０２から入力される波形（データ入力信号）Ｓ４０５を機能ブロック４０９内部のフリップフロップで取り込んだ信号を、他のデータ出力信号と同様に、データ出力端子４０３から出力するようにすれば、有効な入力タイミングを規定せずに、クロック出力端子波形立ち上がりエッジ時間ｔ２０’と、データ出力端子４０３の出力変化時間との位相関係だけを規定することで、全てのタイミングを合わせることが可能になる。
特開平４−１９９３１４号公報
前述したように、図１３で説明した従来の内部動作クロックを基準として、入力あるいは出力データ信号のタイミングを規定する回路５００では、機能ブロック４０９の内部動作クロックＳ４０８を出力クロックとして出力し、該出力クロックを基準としてタイミング規定を行ない、ジッタが発生するのを防止することができる。
しかしながら、図１３で説明した従来の回路５００では、出力クロックＳ４０８を基準として、データ入出力端子に入出力する入力データ信号あるいは出力データ信号のタイミングを規定するため、クロック出力端子５０７を追加する必要があり、また図１３には図示していないが、データ入力信号Ｓ４０５を内部動作クロックＳ４０８で正規化して出力データ信号として出力するためのデータ出力端子も追加する必要がでてくるため、この結果、回路５００の端子が多くなるという課題があった。
また、出力クロックＳ４０８を基準としてデータ入出力を行うため、当該回路５００に接続する、他の半導体デバイス側に、該クロックＳ４０８を入力するクロック入力端子が必ず必要となる課題を有していた。
以上のことから、データ入力端子あるいはデータ出力端子からの信号のタイミングを規定する場合、図１１に示すように、入力クロックを基準として、該データ入力端子あるいはデータ出力端子からの信号のタイミングを規定する方が望ましいが、図１１で説明した、従来回路４００構成では、クロック入力端子４０１から入力される入力クロックＳ４０４の周波数が高くなると、動作周囲温度や動作電源電圧の変動により、クロック遅延値Ｔ１が、入力クロックＳ４０４の周期と同等、あるいは周期よりも大きくなってしまい、入力データ信号或いは出力データ信号のタイミング規定ができなくなるという課題と、前記クロックの周期よりも、クロック遅延値Ｔ１の方が大きくなる場合に、該クロックの周波数を変化させたときジッタが発生するため、広い周波数範囲で使用できないという課題があった。
本発明は、前記従来の課題を解決するためになされたものであり、広い周波数範囲において、外部クロック入力を基準として、データ入力あるいはデータ出力信号のタイミングを規定できるクロック同期回路、及びオンスクリーンディスプレイ回路を提供することを目的とする。
前記従来の課題を解決するために、本発明のクロック同期回路は、外部からのクロックを入力するクロック入力端子と、前記外部からの入力クロックをタイミング基準として、外部よりデータ入力信号を入力するデータ入力端子と、前記クロック入力端子と論理回路との間に存在する遅延要因により生じる遅延を含む内部動作クロックに基づいて、任意の処理を行う論理回路と、前記外部入力クロックと前記内部動作クロック間の前記遅延を分割するための中間クロック群を生成する中間クロック生成回路と、前記データ入力信号の変化タイミングを、前記外部入力クロック及び前記中間クロック群を用いて、前記内部動作クロックに合わせる調整を行なう入力タイミング調整回路と、前記内部動作クロックをタイミング基準として前記論理回路から出力されたデータ出力信号の変化タイミングを、前記外部入力クロック及び前記中間クロック群を用いて、前記外部入力クロックに合わせる調整を行う出力タイミング調整回路と、前記外部入力クロックをタイミング基準として、前記出力タイミング調整回路でタイミング調整されたデータ出力信号を外部へ出力するデータ出力端子と、を備えるものである。
これにより、前記外部入力クロックが高い周波数であっても、データ入力信号あるいはデータ出力信号の変化タイミングを、前記外部入力クロックの立ち上がりエッジ近傍に、確実且つ容易に規定することができる。
また、本発明のクロック同期回路は、外部からのクロックを入力するクロック入力端子と、前記外部からの入力クロックをタイミング基準として、外部よりデータ入力信号を入力するデータ入力端子と、前記クロック入力端子と論理回路との間に存在する遅延要因により生じる遅延を含む内部動作クロックに基づいて、任意の処理を行う論理回路と、前記外部入力クロックと前記内部動作クロック間の遅延を分割するための中間クロック群を生成する中間クロック生成回路と、前記データ入力信号の変化タイミングを、前記外部入力クロック及び前記中間クロック群を用いて、前記内部動作クロックに合わせる調整を行なう入力タイミング調整回路と、を備えるものである。
これにより、前記外部入力クロックが高い周波数であっても、外部からの、入力クロックをタイミング基準とするデータ入力信号を、容易に内部動作クロックをタイミング基準とする信号に調整することができる。
また、本発明のクロック同期回路は、外部からのクロックを入力するクロック入力端子と、前記クロック入力端子と論理回路との間に存在する遅延要因により生じる遅延を含む内部動作クロックに基づいて、任意の処理を行う論理回路と、前記外部入力クロックと前記内部動作クロック間の遅延を分割するための中間クロック群を生成する中間クロック生成回路と、前記内部動作クロックをタイミング基準として前記論理回路から出力されたデータ出力信号の変化タイミングを、前記外部入力クロック及び前記中間クロック群を用いて、前記外部入力クロックに合わせる調整を行う出力タイミング調整回路と、前記外部入力クロックをタイミング基準とし、前記出力タイミング調整回路でタイミング調整されたデータ出力信号を外部へ出力するデータ出力端子と、を備えるものである。
これにより、前記外部入力クロックが高い周波数であっても、前記内部動作クロックをタイミング基準とするデータ信号を、容易に前記外部入力クロックをタイミング基準とする信号に調整して外部に出力することができる。
また、本発明のクロック同期回路は、外部からのクロックを入力するクロック入力端子と、前記外部からの入力クロックをタイミング基準とし、外部からのデータ入力信号の入力と、外部へのデータ出力信号の出力とを、データ入出力切換信号に基づいて切り換えて、データ信号の入出力を行うデータ入出力端子と、前記クロック入力端子と論理回路との間に存在する遅延要因により生じる遅延を含む内部動作クロックに基づいて、任意の処理を行う論理回路と、前記外部入力クロックと前記内部動作クロック間の遅延を分割するための中間クロック群を生成する中間クロック生成回路と、前記データ入力信号の変化タイミングを、前記外部入力クロック及び前記中間クロック群を用いて、前記内部動作クロックに合わせる調整を行なう入力タイミング調整回路と、前記内部動作クロックをタイミング基準として前記論理回路から出力されたデータ出力信号の変化タイミングを、前記外部入力クロック及び前記中間クロック群を用いて、前記外部入力クロックに合わせる調整を行う出力タイミング調整回路と、前記内部動作クロックをタイミング基準として前記論理回路から出力されたデータ入出力切り換え信号の変化タイミングを、前記外部入力クロック及び前記中間クロック群を用いて、前記外部入力クロックに合わせる調整を行う入出力切換タイミング調整回路と、を備えるものである。
これにより、データ入出力端子からの、前記外部入力クロックをタイミング基準とする、外部からのデータ入力信号の入力と、外部へのデータ出力信号の出力とを、容易に実現することができる。
また、本発明のクロック同期回路は、外部からのクロックを入力するクロック入力端子と、前記外部からの入力クロックをタイミング基準として、外部よりデータ入力信号を入力するデータ入力端子と、前記クロック入力端子と論理回路との間に存在する遅延要因により生じる遅延を含む内部動作クロックに基づいて、任意の処理を行う論理回路と、前記外部入力クロックと前記内部動作クロック間の遅延を分割するための中間クロック群を生成する中間クロック生成回路と、前記内部動作クロックを出力するクロック出力端子と、前記データ入力信号の変化タイミングを、前記外部入力クロック及び前記中間クロック群を用いて、前記内部動作クロックに合わせる調整を行なう入力タイミング調整回路と、前記データ入力端子から入力された前記外部入力クロックを基準とするデータ入力信号か、前記入力タイミング調整回路でタイミング調整された前記内部動作クロックを基準とするデータ入力信号のいずれかを選択する入力タイミング基準選択回路と、前記内部動作クロックをタイミング基準として前記論理回路から出力されたデータ出力信号の変化タイミングを、前記外部入力クロック及び前記中間クロック群を用いて、前記外部入力クロックに合わせる調整を行う出力タイミング調整回路と、前記論理回路から出力された前記内部動作クロックを基準とするデータ出力信号か、前記前記出力タイミング調整回路でタイミング調整された前記外部入力クロックを基準とするデータ出力信号のいずれかを選択する出力タイミング基準選択回路と、前記出力タイミング基準選択回路で選択された信号を外部へ出力するデータ出力端子と、を備えるものである。
これにより、接続する半導体デバイス側に応じて、データ入力端子から入力するデータ入力信号、あるいはデータ出力端子より出力するデータ出力信号それぞれの変化タイミングを、外部入力クロックをタイミング基準するか、内部動作クロックをタイミング基準にするかを、容易に選択することができる。
また、本発明のクロック同期回路は、外部からのクロックを入力するクロック入力端子と、前記クロック入力端子と論理回路との間に存在する遅延要因により生じる遅延を含む内部動作クロックに基づいて、任意の処理を行う論理回路と、前記外部入力クロックと前記内部動作クロック間の遅延を分割するための中間クロック群を生成する中間クロック生成回路と、前記内部動作クロックを出力するクロック出力端子と、前記内部動作クロックをタイミング基準として前記論理回路から出力されたデータ出力信号の変化タイミングを、前記外部入力クロック及び前記中間クロック群を用いて、前記外部入力クロックに合わせる調整を行う出力タイミング調整回路と、前記論理回路から出力された前記内部動作クロックを基準とするデータ出力信号か、前記前記出力タイミング調整回路でタイミング調整された前記外部入力クロックを基準とするデータ出力信号のいずれかを選択する出力タイミング基準選択回路と、前記出力タイミング基準選択回路で選択された信号を外部へ出力するデータ出力端子と、を備えるものである。
これにより、接続する半導体デバイス側に応じて、データ出力端子より出力するデータ出力信号の変化タイミングを、外部入力クロックをタイミング基準するか、内部動作クロックをタイミング基準にするかを、容易に選択することができる。
また、本発明のクロック同期回路は、外部からのクロックを入力するクロック入力端子と、前記クロック入力端子と論理回路との間に存在する遅延要因により生じる遅延を含む内部動作クロックに基づいて、任意の処理を行う論理回路と、前記外部入力クロックと前記内部動作クロック間の遅延を分割するための中間クロック群を生成する中間クロック生成回路と、前記内部動作クロックを出力するクロック出力端子と、前記データ入力信号の変化タイミングを、前記外部入力クロック及び前記中間クロック群を用いて、前記内部動作クロックに合わせる調整を行なう入力タイミング調整回路と、前記データ入力端子から入力された前記外部入力クロックを基準とするデータ入力信号か、前記入力タイミング調整回路でタイミング調整された前記内部動作クロックを基準とするデータ入力信号のいずれかを選択する入力タイミング基準選択回路と、前記内部動作クロックをタイミング基準として前記論理回路から出力されたデータ出力信号の変化タイミングを、前記外部入力クロック及び前記中間クロック群を用いて、前記外部入力クロックに合わせる調整を行う出力タイミング調整回路と、前記論理回路から出力された前記内部動作クロックを基準とするデータ出力信号か、前記前記出力タイミング調整回路でタイミング調整された前記外部入力クロックを基準とするデータ出力信号のいずれかを選択する出力タイミング基準選択回路と、前記内部動作クロックをタイミング基準として前記論理回路から出力されたデータ入出力切り換え信号の変化タイミングを、前記外部入力クロック及び前記中間クロック群を用いて、前記外部入力クロックに合わせる調整を行う入出力切換タイミング調整回路と、前記論理回路から出力された前記内部動作クロックを基準とするデータ入出力切換信号か、前記入出力切換タイミング調整回路でタイミング調整された前記外部入力クロックを基準とするデータ入出力切換信号のいずれかを選択する入出力切換タイミング基準選択回路と、前記外部からの入力クロックをタイミング基準とし、外部からのデータ入力信号の入力と、外部へのデータ出力信号の出力とを、前記入出力切換タイミング基準選択回路で選択されたデータ入出力切換信号に基づいて切り換えて、データ信号の入出力を行うデータ入出力端子と、を備えるものである。
これにより、接続する半導体デバイス側に応じて、データ入出力端子からの入出力されるデータ信号の変化タイミングを、外部入力クロックをタイミング基準するか、内部動作クロックをタイミング基準にするかを、容易に選択することができる。
また、本発明のオンスクリーンディスプレイ回路は、外部からのドットクロックを入力するドットクロック入力端子と、前記外部からの入力ドットクロックをタイミング基準として、外部より同期信号を入力する同期信号入力端子と、前記ドットクロック入力端子とＯＳＤ表示作成回路との間に存在する遅延要因により生じる遅延を含む内部動作クロックに基づいて、任意の処理を行うＯＳＤ表示作成回路と、前記外部入力ドットクロックと前記内部動作クロック間の前記遅延を分割するための中間クロック群を生成する中間クロック生成回路と、前記同期信号の変化タイミングを、前記外部入力ドットクロック及び前記中間クロック群を用いて、前記内部動作クロックに合わせる調整を行なう入力タイミング調整回路と、前記内部動作クロックをタイミング基準として前記ＯＳＤ表示作成回路から出力されたＯＳＤ信号の変化タイミングを、前記外部入力ドットクロック及び前記中間クロック群を用いて、前記外部入力ドットクロックに合わせる調整を行う出力タイミング調整回路と、前記外部入力ドットクロックをタイミング基準として、前記出力タイミング調整回路でタイミング調整されたＯＳＤ信号を外部に出力する表示出力端子と、を備えるものである。
これにより、前記入力ドットクロックが高い周波数であっても、同期信号あるいは表示出力信号の変化タイミングを、前記入力ドットクロックの立ち上がりエッジ近傍に、確実且つ容易に規定することができる。
また、本発明のオンスクリーンディスプレイ回路は、外部からのドットクロックを入力するドットクロック入力端子と、前記外部からの入力ドットクロックをタイミング基準として、外部より同期信号信号を入力する同期信号入力端子と、前記ドットクロック入力端子とＯＳＤ表示作成回路との間に存在する遅延要因により生じる遅延を含む内部動作クロックに基づいて、任意の処理を行うＯＳＤ表示作成回路と、前記外部入力ドットクロックと前記内部動作クロック間の前記遅延を分割するための中間クロック群を生成する中間クロック生成回路と、前記内部動作クロックを出力するドットクロック出力端子と、前記同期信号の変化タイミングを、前記外部入力ドットクロック及び前記中間クロック群を用いて、前記内部動作クロックに合わせる調整を行なう入力タイミング調整回路と、前記同期信号入力端子から入力された前記入力ドットクロックを基準とする同期信号か、前記入力タイミング調整回路でタイミング調整された前記内部動作クロックを基準とする同期信号のいずれかを選択する入力タイミング基準選択回路と、前記内部動作クロックをタイミング基準として前記ＯＳＤ表示作成回路から出力されたＯＳＤ信号の変化タイミングを、前記外部入力ドットクロック及び前記中間クロック群を用いて、前記外部入力ドットクロックに合わせる調整を行う出力タイミング調整回路と、前記論理回路から出力された前記内部動作クロックを基準とする表示出力信号か、前記前記出力タイミング調整回路でタイミング調整された前記入力ドットクロックを基準とする表示出力信号のいずれかを選択する出力タイミング基準選択回路と、前記出力タイミング基準選択回路で選択された信号を外部へ出力する表示出力端子と、を備えるものである。
これにより、接続する半導体デバイス側に応じて、同期信号入力端子から入力する同期信号、あるいは表示出力端子より出力する表示出力信号それぞれの変化タイミングを、入力ドットクロックをタイミング基準するか、内部動作クロックをタイミング基準にするかを、容易に選択することができる。
本発明によるクロック同期回路によれば、外部からのクロックを入力するクロック入力端子と、前記外部からの入力クロックをタイミング基準として、外部よりデータ入力信号を入力するデータ入力端子と、前記クロック入力端子と論理回路との間に存在する遅延要因により生じる遅延を含む内部動作クロックに基づいて、任意の処理を行う論理回路と、前記外部入力クロックと前記内部動作クロック間の前記遅延を分割するための中間クロック群を生成する中間クロック生成回路と、前記データ入力信号の変化タイミングを、前記外部入力クロック及び前記中間クロック群を用いて、前記内部動作クロックに合わせる調整を行なう入力タイミング調整回路と、前記内部動作クロックをタイミング基準として前記論理回路から出力されたデータ出力信号の変化タイミングを、前記外部入力クロック及び前記中間クロック群を用いて、前記外部入力クロックに合わせる調整を行う出力タイミング調整回路と、前記外部入力クロックをタイミング基準として、前記出力タイミング調整回路でタイミング調整されたデータ出力信号を外部へ出力するデータ出力端子と、を備えるようにしたので、前記クロック入力端子と論理回路との間に存在する遅延要因を分割して、少しずつ遅延値の異なる中間クロック群を生成し、該中間クロック群及び前記外部入力クロックを用いて、外部より入力されるデータ入力信号、あるいは前記論理回路からのデータ信号の変化タイミングをずらして、前記データ入力端子あるいはデータ出力端子と、前記論理回路間のクロックの位相差を吸収することが可能となり、この結果、前記外部入力クロックの周波数が高い場合でも、前記データ入力信号及びデータ出力信号の変化タイミングを該外部入力クロックのエッジ近傍に規定できる効果が得られる。
また、本発明のクロック同期回路によれば、半導体デバイスの動作温度範囲や動作電源電圧範囲における内部回路の遅延値の変動も吸収しやすい構成であるため、入力データおよび出力データのタイミング規定の変動が大きくならない効果がある。
また、設計時に外部入力クロックの最大周波数においてタイミングが合うよう検証されていれば、最大周波数以下の全周波数領域で前記タイミング規定が有効となるため、外部入力クロックの動作周波数範囲を広くとることができる効果がある。
さらに、外部入力クロックをタイミング基準に規定するようにしたので、当該クロック同期回路側に、内部動作クロックを出力するクロック出力端子が不要になるという効果に加え、該クロック同期回路と接続される別の半導体デバイス側にも、該内部動作クロックを入力する端子が不要になり、インタフェースの制約が少なくなるという効果も得られる。
また、本発明によるオンスクリーンディスプレイ回路によれば、外部からのドットクロックを入力するドットクロック入力端子と、前記外部からの入力ドットクロックをタイミング基準として、外部より同期信号を入力する同期信号入力端子と、前記ドットクロック入力端子とＯＳＤ表示作成回路との間に存在する遅延要因により生じる遅延を含む内部動作クロックに基づいて、任意の処理を行うＯＳＤ表示作成回路と、前記外部入力ドットクロックと前記内部動作クロック間の前記遅延を分割するための中間クロック群を生成する中間クロック生成回路と、前記同期信号の変化タイミングを、前記外部入力ドットクロック及び前記中間クロック群を用いて、前記内部動作クロックに合わせる調整を行なう入力タイミング調整回路と、前記内部動作クロックをタイミング基準として前記ＯＳＤ表示作成回路から出力されたＯＳＤ信号の変化タイミングを、前記外部入力ドットクロック及び前記中間クロック群を用いて、前記外部入力ドットクロックに合わせる調整を行う出力タイミング調整回路と、前記外部入力ドットクロックをタイミング基準として、前記出力タイミング調整回路でタイミング調整されたＯＳＤ信号を外部に出力する表示出力端子と、を備えるようにしたので、前記ドットクロック入力端子とＯＳＤ表示作成回路との間に存在する遅延要因を分割して、少しずつ遅延値の異なる中間クロック群を生成し、該中間クロック群及び前記入力ドットクロックを用いて、外部より入力される同期信号、あるいは前記ＯＳＤ表示作成回路からのＯＳＤ信号の変化タイミングをずらして、前記同期信号入力端子あるいは表示出力端子と、前記ＯＳＤ表示作成回路間のクロックの位相差を吸収することが可能となり、この結果、前記入力ドットクロックの周波数が高い場合でも、前記同期信号及びＯＳＤ信号の変化タイミングを該入力ドットクロックのエッジ近傍に規定できる効果が得られる。
（実施の形態１）
以下、本発明の実施の形態１について、図面を参照しながら説明する。
本実施の形態１においては、入力クロック端子と論理回路間に存在する複数の遅延要因により、前記入力クロック端子から入力される入力クロックと、前記論理回路を動作させる内部動作クロック間に生じる大きい遅延を、外部入力クロックの周期より小さい遅延に分割して、遅延値の異なる中間クロック群を生成し、該中間クロック群及び入力クロックを用いて、入力データ信号あるいは出力データ信号の変化タイミングを、前記入力クロックで規定できるようにするものである。なお、本実施の形態１では、クロック同期回路が、オンスクリーンディスプレイ回路である場合を一例に挙げ、前記入力クロックがドットクロック、入力データ信号が同期信号、出力データがＯＳＤ信号であるものとして説明するが、本構成は、どのような半導体デバイスにおいても用いることができる。
図１は、本発明の実施の形態１によるオンスクリーンディスプレイ回路の構成を示すブロック図である。
図１において、ドットクロック入力端子１０１は、当該オンスクリーンディスプレイ回路１００へドットクロックＳ１０４を入力する端子である。
ＯＳＤ表示生成ブロック１０９は、内部動作クロックＳ１０８に基づいて、当該回路１００でオンスクリーンディスプレイ表示を生成するブロックである。
ここで、本実施の形態１では、前記ドットクロック入力端子１０１と前記ＯＳＤ表示生成ブロック１０９との間に存在する様々なクロック遅延要因を、前記ドットクロック入力端子１０１に入力されたドットクロックＳ１０４と内部動作クロックＳ１０８間の遅延値が、ドットクロックＳ１０４の周期に比べて小さくなるよう、第１〜第Ｎクロック遅延要因１１９〜１２１のＮ個に分割している。そして、該分割した各クロック遅延要因から、前記ドットクロックＳ１０４の周期に比べて小さい遅延差で少しずつ位相のずれた第１〜第（Ｎ−１）中間クロックＳ１３１〜Ｓ１３２（以下、単に「中間クロック群」とも称す。）を得ている。
なお、図１では、図を簡略化するため、第３〜第（Ｎ−１）クロック遅延要因、及び該クロック遅延要因から出力される中間クロックは省略した。
同期信号入力端子１０２は、当該オンスクリーンディスプレイ回路１００へ表示する位置を示す同期信号Ｓ１０５を入力する端子である。通常該端子１０２には、水平同期信号（ＨＳＹＮＣ）と垂直同期信号（ＶＳＹＮＣ）が入力される。
入力タイミング調整回路群は、前記同期信号Ｓ１０５の変化タイミングを、前記ドットクロックＳ１０４及び前記中間クロックＳ１３１〜Ｓ１３２を用いて、前記内部動作クロックに合わせる調整を行うものであり、該ドットクロックＳ１０４および第１〜第（Ｎ−１）中間クロックＳ１３１〜Ｓ１３２をクロックとして動作する第１〜第Ｎ入力タイミング調整フリップフロップ１２２〜１２４と、各入力タイミング調整フリップフロップ１２２〜１２４の間に挿入され、該各入力タイミング調整フリップフロップ間でホールドタイミングエラーが発生しないよう、前記各フリップフロップ１２２〜１２４から出力される信号Ｓ１３３，Ｓ１３５，Ｓ１３７の遅延値を調整する第１〜第Ｎ遅延調整回路１２５〜１２７とからなる。
ここで、前記第１〜第Ｎ遅延調整回路１２５〜１２７における遅延値は、それぞれ対応する第１〜第Ｎクロック遅延要因１１９〜１２１の遅延値と同程度にすればよく、このようにすれば、入力タイミング調整回路群において、ホールドタイミングエラーが発生しないようにすることができる。
なお、図１では、図面を簡略化するため、第３入力タイミング調整フリップフロップ〜第（Ｎ−１）入力タイミング調整フリップフロップ、第３〜第（Ｎ−１）遅延調整回路、及び該各フリップフロップあるいは該各遅延調整回路より出力される信号を省略している。
また図１では、前記同期信号入力端子１０２から第Ｎ遅延調整回路１３８までの経路が１系統の場合を示したが、通常のオンスクリーンディスプレイ回路の場合、前記経路が水平同期信号と垂直同期信号との２系統必要である。このように２系統必要な場合は、前記同期信号入力端子１０２から第Ｎ遅延調整回路１３８までの経路をもう１系統増やすことで対応できる。
前記ＯＳＤ表示生成ブロック１０９で生成されたＯＳＤ信号Ｓ１４１は、通常、ＲＧＢ信号など表示の色を指定する信号が出力され、該ＯＳＤ信号Ｓ１４１は、出力タイミング調整回路群に入力される。
前記出力タイミング調整回路群は、前記中間クロック群及びドットクロックＳ１０４を用いて、前記ＯＳＤ表示生成ブロック１０９で生成されたＯＳＤ信号Ｓ１４１の変化タイミングを、前記ドットクロックＳ１０４に合わせる調整を行なうものであり、前記ドットクロックＳ１０４あるいは第１〜第Ｎ中間クロックＳ１３１〜Ｓ１３２をクロックとして動作する第１〜第Ｎ出力タイミング調整フリップフロップ１２８〜１３０からなる。
なお、図１では、図面を簡略化するため、第３出力タイミング調整フリップフロップ〜第（Ｎ−１）出力タイミング調整フリップフロップ、及び各フリップフロップより出力される信号を省略している。
そして、前記出力タイミング調整回路群より出力された信号Ｓ１０６は、そのまま表示出力端子１０３より出力される。
ところで、前記第１〜第Ｎ出力タイミング調整フリップフロップ１２８〜１３０の各クロック端子に入るクロックは、少しずつ位相のずれた前記中間クロック群及びドットクロックＳ１０４であるため、該各クロック端子に入力されるクロックは、各フリップフロップ間の表示データの転送方向と逆になる。よって出力タイミング調整回路群においては、前述した入力タイミング調整回路群のように、各フリップフロップ間に遅延調整回路を入れなくてもホールドタイミングエラーが発生する危険は少ない。ただし、ドットクロックＳ１０４の周期よりも短い時間で、次のフリップフロップへデータを渡す必要があるため、セットアップタイミングエラーが発生しないように回路を配置しなければならない。これについては、ドットクロックＳ１０４を最大周波数としたときに、出力タイミング調整回路群においてセットアップタイミングエラーが発生しないように回路を配置すれば、該最大周波数以下の全周波数領域に対して対応できる。
また、図１では、前記ＯＳＤ表示生成ブロック出力Ｓ１４１から表示出力端子１０３までの経路が１系統としか記載されていないが、通常のオンスクリーンディスプレイ回路の場合、ＲＧＢ信号など複数の系統が必要である。このように複数系統必要な場合は、前記ＯＳＤ表示生成ブロック出力Ｓ１４１から表示出力端子１０３までの経路を複数系統にすればよい。
次に、前述した構成を有する本実施の形態１のオンスクリーンディスプレイ１００の作用効果を説明する。図２は、本発明の実施の形態１による、オンスクリーンディスプレイ回路の各部から出力される信号波形図である。
ドットクロック入力端子１０１から入力されたドットクロックＳ１０４は、前記Ｎ個のクロック遅延要因１１９〜１２１により、大きな遅延値（クロック累積遅延値）Ｔ１を含む内部動作クロックＳ１０８となり、前記ＯＳＤ表示生成ブロック１０９に入力される。また、第１〜第（Ｎ−１）クロック遅延要因１１９〜１２１それぞれから出力される信号を、中間クロックＳ１３１〜Ｓ１３２として得る。
さらに、同期信号入力端子１０２から入力された同期信号Ｓ１０５は、入力タイミング調整回路群において、前記入力ドットクロックＳ１０４及び前記第１〜第（Ｎ−１）中間クロックＳ１３１〜Ｓ１３２により、その変化タイミングを、前記内部動作クロックＳ１０８に合わせるように調整される。
ＯＳＤ表示生成ブロック１０９では、前記内部動作クロックＳ１０８に基づいて、前記入力タイミング調整回路群から出力された信号Ｓ１３８を用いてオンスクリーンディスプレイ表示を生成し、該生成されたＯＳＤ信号Ｓ１４１は、前記出力タイミング調整回路群で、該信号Ｓ１４１の変化タイミングを前記ドットクロックＳ１０４に合わせるように調整された後、表示出力端子１０３より出力される。
図２に示されるように、当該回路１００においては、第１〜第Ｎのクロック遅延要因１１９〜１２１による遅延のため、ドットクロック入力端子１０１からの入力波形Ｓ１０４（図２（ａ））に対して、内部動作クロックの波形Ｓ１０８（図２（ｄ））が、クロック累積遅延値Ｔ１分だけ遅れるので、クロック入力端子波形立ち上がりエッジ時間ｔ１０に対し、内部動作クロック波形立ち上がりエッジ時間ｔ２０が相当する。
さらに、当該回路１００では、ドットクロック入力端子１０１に入力されたドットクロックＳ１０４から内部動作クロックＳ１０８までの遅延がＮ分割され、小さな遅延だけずれた第１〜第（Ｎ−１）中間クロックＳ１３１〜Ｓ１３２（図２（ｂ）〜（ｃ））が生成されている。
図２中において、ドットクロック入力端子波形立ち上がりエッジ時間ｔ１０は、ドットクロック入力端子１０１の入力波形Ｓ１０４のクロック立ち上がりエッジ時間を示す。また、クロック累積遅延値Ｔ１は、第１〜第Ｎクロック遅延要因１１９〜１２１すべての遅延を加算した遅延に相当する。内部動作クロック波形立ち上がりエッジ時間ｔ２０は、内部動作クロックの波形Ｓ１０８のクロック立ち上がりエッジの時間を示す。
第１中間クロック立ち上がりエッジ時間ｔ１１は、第１中間クロックの波形Ｓ１３１の立ち上がりエッジ時間を示す。第１中間クロックＳ１３１は、第１クロック遅延要因１１９によって、前記ドットクロック入力端子立ち上がりエッジ時間ｔ１０より、第１中間クロック遅延値Ｔ２だけ遅延している。
また、第（Ｎ−１）中間クロック立ち上がりエッジ時間ｔ（１０＋（ｎ−１））は、第（Ｎ−１）中間クロックの波形Ｓ１３２の立ち上がりエッジ時間を示す。第（Ｎ−１）中間クロックＳ１３２は、第１〜第（Ｎ−１）クロック遅延要因により、ドットクロック入力端子波形立ち上がりエッジ時間ｔ１０から第（Ｎ−１）中間クロック累積遅延値Ｔ３だけ遅延している。
前述したように、内部動作クロック波形立ち上がりエッジ時間ｔ２０は、ドットクロック入力端子波形立ち上がりエッジ時間ｔ１０から見ると全体でクロック累積遅延値Ｔ１だけ遅れているが、Ｎ分割された遅延の１段前の第（Ｎ−１）中間クロック立ち上がりエッジ時間ｔ（１０＋（ｎ−１））から見ると内部動作クロック遅延値Ｔ４だけの遅れである。
同期信号入力端子１０２からの入力波形（同期信号）Ｓ１０５（図２（ｅ））は、ドットクロックＳ１０４で動作する第１入力タイミング調整フリップフロップ１２２に取り込まれるため、該同期信号入力が有効であるタイミングは、クロック入力端子波形立ち上がりエッジ時間ｔ１０の近傍である。
このため、第１入力タイミング調整フリップフロップ１２２からの出力波形Ｓ１３３（図２（ｆ））は、クロック入力端子波形立ち上がりエッジ時間ｔ１０の近傍で変化する。
前記第１入力タイミング調整フリップフロップからの出力Ｓ１３３は、第１遅延調整回路１２５を通ることで遅延されるが、その第１遅延調整回路１２５からの出力波形Ｓ１３４（図２（ｇ））は、次段の第２入力タイミング調整フリップフロップ１２３のクロックとなる、第１中間クロック立ち上がりエッジ時間ｔ１１よりも変化タイミングが遅くなるよう遅延調整を行うことで、ホールドタイミングエラーを回避している。
前記第１遅延調整回路１２５からの出力Ｓ１３４は、第２入力タイミング調整フリップフロップ１２３に入力される。そして第２入力タイミング調整フリップフロップ１２３の出力波形Ｓ１３５（図２（ｈ））は、第２入力タイミング調整フリップフロップ１２３が第１中間クロックＳ１３１により動作するため、その変化タイミングは、第１中間クロック立ち上がりエッジ時間ｔ１１の近傍となる。
以下同様のタイミング調整が各フリップフロップと遅延調整回路にて行なわれた後、第Ｎ遅延調整回路１２７から出力される波形Ｓ１３８（図２（ｉ））は、この第Ｎ遅延調整回路１２７により、その変化タイミングが、内部動作クロックＳ１０８の内部動作クロック波形立ち上がりエッジ時間ｔ２０よりも遅くなるよう遅延調整を行われ、ホールドタイミングエラーが回避される。
以上のような構成により、同期信号入力端子１０２での入力タイミングが、ドットクロック入力端子波形立ち上がりエッジ時間ｔ１０の近傍でタイミング規定していながら、位相の異なる内部動作クロックＳ１０８に対してタイミングエラーを発生させないようにできる。
前記第Ｎ遅延調整回路１２６からの出力波形Ｓ１３８は、前記ＯＳＤ表示生成ブロック１０９に取り込まれ、該ＯＳＤ表示生成ブロック１０９では、前記内部動作クロックＳ１０８に基づいて、ＯＳＤ信号Ｓ１４１が生成され（図２（ｊ））、該ＯＳＤ信号Ｓ１４１の変化タイミングは、内部動作クロック波形立ち上がりエッジ時間ｔ２０の近傍となる。
そして、前記ＯＳＤ表示生成ブロック１０９から出力されたＯＳＤ信号Ｓ１４１は、第Ｎ出力タイミング調整フリップフロップ１３０に入力される。前記第Ｎ出力タイミング調整フリップフロップ１３０からの出力波形Ｓ１４０は、該第Ｎ出力タイミング調整フリップフロップ１３０が前記（Ｎ−１）中間クロックＳ１３２により動作するため、その変化タイミングは、第（Ｎ−１）中間クロック立ち上がりエッジ時間ｔ（１０＋（ｎ−１））の近傍となる。
本実施の形態１では、第Ｎ出力タイミング調整フリップフロップ１３０へのセットアップタイミングが、ドットクロックＳ１０４の周期より短い時間となるため、使用する最大周波数でセットアップタイミングエラーが発生しないよう配置する必要がある。従って、最大周波数でセットアップタイミングエラーを回避していれば、該周波数以下のどんな周波数でもタイミングエラーは発生しない。
第２出力タイミング調整フリップフロップ１２９の出力波形Ｓ１３９は、該第２出力タイミング調整フリップフロップ１２９が前記１中間クロックＳ１３１で動作するため、その変化タイミングは、第１中間クロック立ち上がりエッジ時間ｔ１１の近傍となる。
そして、表示出力端子１０３の出力波形Ｓ１０６は、前記第１出力タイミング調整フリップフロップ１２８が前記ドットクロックＳ１０４で動作するため、その変化タイミングドットクロック入力端子波形立ち上がりエッジ時間ｔ１０の近傍となる。
前記構成により、表示出力端子１０３での出力変化タイミングが、ドットクロック入力端子波形立ち上がりエッジ時間ｔ１０で規定することができると共に、位相の異なる内部動作クロックＳ１０８に対してもタイミングエラーは発生しない。
以上のように、本実施の形態１のオンスクリーンディスプレイ回路１００によれば、内部動作クロックＳ１０８と入力ドットクロックＳ１０４間のクロック遅延値Ｔ１を、該入力ドットクロックＳ１０４の周期より小さくなるようにＮ個に分割して第１〜第（Ｎ−１）中間クロックＳ１３１〜Ｓ１３２を生成し、該中間クロックと前記ドットクロックＳ１０４とを用いて、同期信号入力端子１０２に入力された同期信号Ｓ１０５の入力タイミング、及び表示出力端子１０３から出力されるＯＳＤ信号Ｓ１４１の出力タイミングを調整するようにしたので、同期信号入力端子１０２の入力タイミング、および表示出力端子１０３の出力タイミングを、ドットクロック入力端子１０１に入力されるドットクロックＳ１０４の立ち上がりエッジを基準として規定できる。
また本実施の形態１によれば、前記クロック遅延値Ｔ１を分割して各遅延が前記入力ドットクロックＳ１０４の周期より小さい中間クロックを生成し、該中間クロックに基づいて、位相を少しづつずらしながら、入力データ或いは出力データの変化タイミングを、該部動作クロックから内部動作クロック、あるいは内部動作クロックから外部動作クロックへ合わせるようにしたので、前記ドットクロックＳ１０４に設定した最大周波数を、下限なくいくらでも低い周波数に変更しても、同じタイミング規定のままで、安定した動作をさせることが可能となる。
さらに、本実施の形態１によれは、外部から入力される同期信号あるいは外部へ出力されるＯＳＤ信号を、前記入力ドットクロックをタイミング基準として規定するようにしたので、当該オンスクリーンディスプレイ回路１００側に、内部動作クロックを出力するクロック出力端子が不要になるという効果に加え、該オンスクリーンディスプレイ回路１００と接続される別の半導体デバイス側にも、該内部動作クロックを入力する端子が不要になり、インタフェースの制約が少なくなるという効果が得られる。
なお、本実施の形態１では、クロック同期回路がオンスクリーンディスプレイ回路を例に挙げ、当該回路にデータ入力端子、データ出力端子の両方がある場合について説明したが、クロック同期回路には、データ出力端子がない回路、あるいはデータ入力端子がない回路も存在する。この場合も、それぞれデータ入力信号、あるいはデータ出力信号に対して、中間クロック群及び外部から入力されるクロックにより、入力タイミング調整回路群、あるいは出力タイミング調整回路群において信号の変化タイミングを調整するようにすれば、それぞれデータ入力信号、データ出力信号のタイミングを、外部入力クロックをタイミング基準として規定することができる。
さらに、本実施の形態１では、ホールドタイミングエラー対策として、各入力タイミング調整フリップフロップの後段に遅延調整回路を挿入しているが、この遅延調整回路の代わりに、対応する各入力タイミング調整フリップフロップと逆向きのクロック位相で動作するフリップフロップ（以下、「遅延調整フリップフロップ」と称す。）を挿入するようにしてもよい。
以下、図３及び図４を用いて、ホールドタイミングエラー対策として、各入力タイミング調整フリップフロップの後段に、遅延調整フリップフロップを挿入した構成を有するオンスクリーンディスプレイ回路１００ａについて説明する。
図３は、本実施の形態１のオンスクリーンディスプレイ回路の別の構成を示す図である。なお、図３において、図１と同じ構成は、同じ或いは相当する番号を付し、説明を省略する。
第１〜第Ｎ遅延調整フリップフロップ１５５〜１５７は、各入力タイミング調整フリップフロップ１２２〜１２４の間に挿入され、該各入力タイミング調整フリップフロップ間でホールドタイミングエラーが発生しないよう、前記各入力タイミング調整フリップフロップから出力された信号の遅延値を調整するものである。
図４は、図３の構成を有するオンスクリーンディスプレイ回路の各部から出力される信号波形図である。
当該回路１００ａでは、各入力タイミング調整フリップフロップ１２２〜１２４を動作させるドットクロックＳ１０４及び第１〜第（Ｎ−１）中間クロックＳ１３１〜Ｓ１３２を反転させた反転信号ｓ１５５〜Ｓ１５７（図２（ｂ），（ｄ）（ｆ））が生成され、該反転信号が前記第１〜第Ｎ遅延調整フリップフロップ１５５〜１５７のクロック端子に入力される。
すなわち、第１遅延調整フリップフロップ１５５の出力波形Ｓ１３４（図４（ｊ））は、該第１遅延調整フリップフロップ１５５が、ドットクロックＳ１０４の反転信号Ｓ１５５（図４（ｂ））で動作するため、その変化タイミングは、該反転信号Ｓ１５５の立ち上がりエッジ時点近傍となり、第Ｎ遅延調整フリップフロップ１５７の出力波形（図４（ｌ））は、該第１遅延調整フリップフロップ１５７が、第（Ｎ−１）中間クロックの反転信号Ｓ１５７（図４（ｆ））で動作するため、その変化タイミングは、判定信号Ｓ１５７の立ち上がりエッジ時点の近傍となる。
これにより、前記第１〜第Ｎ遅延調整フリップフロップ１５５〜１５７からの出力波形Ｓ１５５〜Ｓ１５７の変化タイミングを、次段の入力タイミング調整フリップフロップ、あるいはＯＳＤ表示生成ブロック１０９のクロックとなる、第１〜第（Ｎ−１）中間クロックＳ１３１〜Ｓ１３２の立ち上がりエッジ時間ｔ１１〜ｔ（１０＋（ｎ−１））、あるいは内部動作クロックＳ１０８の立ち上がりエッジ時間ｔ２０よりも遅くなるよう遅延調整を行うことができ、この結果、入力タイミング遅延調整回路群において、ホールドタイミングエラーが生じることを回避できる。
ところで、半導体デバイスによっては、本実施の形態１で示したように、外部入力データ信号及び外部出力データ信号の変化タイミングを、入力クロックを基準として規定するのではなく、図１３を用いて説明した、内部動作クロックを基準として規定したもののほうがよい場合もある。
従って、以下に示す実施の形態２では、前記実施の形態１の回路構成と、図１３で示した従来の回路構成とを兼ね備え、接続する半導体デバイスに応じて、前記データ入力端子に入力されるデータ入力信号Ｓ１０５の入力タイミング、あるいはデータ出力端子１０３から出力されるデータ出力信号Ｓ１０６の出力タイミングを、外部入力クロックＳ１０４を基準として規定するか、内部動作クロックＳ１０８を基準として規定するのかを選択できる回路について説明する。
（実施の形態２）
以下、本発明の実施の形態２について、図面を参照しながら説明する。なお、本実施の形態２では、前記実施の形態１と同様、クロック同期回路がオンスクリーンディスプレイ回路である場合を一例に挙げ、前記入力クロックが入力ドットクロック、入力データ信号が同期信号、データ出力信号がＯＳＤ信号であるものとして説明するが、本構成は、どのような半導体デバイスに対しても用いることができる。
図５は、本発明の実施の形態２によるオンスクリーンディスプレイ回路の構成を示すブロック図である。図５において、図１と同じ構成要素については、同じあるいは相当する符号を付し、説明を省略する。
図５において、ドットクロック出力端子２１５は、当該オンスクリーンディスプレイ回路２００から、内部動作クロックＳ１０８を出力ドットクロックＳ１０８’として出力する端子である。前記ドットクロック出力端子２１５は、背景技術で図１３を用いて説明したように、ドットクロック出力端子波形、すわなち内部動作クロックＳ１０８を基準として、同期信号入力端子１０２から入力された同期信号Ｓ１０５、あるいはＯＳＤ表示生成ブロック１０９からの出力され表示出力端子２０３から出力されるＯＳＤ信号Ｓ１４１のタイミングを規定することを目的としている。
同期信号入力タイミング切換回路２４７は、同期信号入力タイミング切換信号Ｓ２５０に基づいて、第Ｎ遅延調整回路１２７の出力Ｓ１３８、または前記同期信号入力端子２０２へ入力された同期信号Ｓ１０５のいずれかを、同期信号入力タイミング切換回路出力Ｓ２４８として、前記ＯＳＤ表示生成ブロック１０９に出力する。
前記同期信号入力タイミング切換信号Ｓ２５０は、第Ｎ遅延調整回路１２７の出力Ｓ１３８か、同期信号入力端子２０２に入力された同期信号Ｓ１０５のいずれかを選択する信号であり、信号源は外部端子からの入力でも、半導体チップ内部の設定レジスタの値でもよい。
そして、前記同期信号入力タイミング切換信号Ｓ２５０によって、前記第Ｎ遅延調整回路１２７の出力Ｓ１３８が、同期信号入力タイミング切換回路出力Ｓ２４８としてＯＳＤ表示生成ブロック１０９に出力された場合は、前記実施の形態１で示したように、同期信号入力端子２０２に入力される同期信号Ｓ１０５の入力タイミングを、ドットクロック入力端子２０１から入力されるドットクロックＳ１０４の立ち上がりエッジを基準として規定することができる。一方、前記同期信号入力タイミング切換信号Ｓ２５０によって、同期信号Ｓ１０５が、同期信号入力タイミング切換回路出力Ｓ２４８として選択された場合は、図１３で示した従来構成のように、同期信号入力端子２０２に入力される同期信号Ｓ１０５の入力タイミングを、ドットクロック出力端子２１５から出力される出力ドットクロックＳ１０８’の立ち上がりエッジを基準として規定することができる。
表示出力タイミング切換回路２５１は、表示出力タイミング切換信号Ｓ２５４に基づいて、前記第１出力タイミング調整フリップフロップ１２８からの出力Ｓ１０６、または前記ＯＳＤ表示生成ブロック１０９からの出力Ｓ１４１のいずれかを、表示出力タイミング切換回路出力Ｓ２５２として出力する。
前記表示出力タイミング切換信号Ｓ２５４は、前記第１出力タイミング調整フリップフロップ１２８からの出力Ｓ１０６か、前記ＯＳＤ表示生成ブロック１０９からの出力Ｓ１４１のいずれかを選択する信号であり、信号源は外部端子からの入力でも、半導体チップ内部の設定レジスタの値でもよい。
そして、前記表示出力タイミング切換信号Ｓ２５４によって、前記第１出力タイミング調整フリップフロップ１２８からの出力Ｓ１０６が、表示出力タイミング切換回路出力Ｓ２５２として出力された場合は、前記実施の形態１で示したように、表示出力端子２０３から出力される信号Ｓ２５２の出力タイミングを、ドットクロック入力端子２０１から入力された入力ドットクロックＳ１０４の立ち上がりエッジを基準として規定することができ、また、前記表示出力タイミング切換信号Ｓ２５４によって、前記ＯＳＤ表示生成ブロック１０９からの出力Ｓ１４１が、表示出力タイミング切換回路出力Ｓ２５２として出力された場合は、図１３で示した従来構成のように、表示出力端子２０３から出力される信号Ｓ２５２の出力タイミングを、ドットクロック出力端子２１５から出力される出力ドットクロックＳ１０８’の立ち上がりエッジを基準として規定することができる。
次に、前述した構成を有する本実施の形態２のオンスクリーンディスプレイ２００の作用効果を説明する。図６は、本発明の実施の形態２による、オンスクリーンディスプレイ回路の各部から出力される信号波形図である。
ドットクロック入力端子２０１から入力されたドットクロックＳ１０４は、前記Ｎ個のクロック遅延要因１１９〜１２１により、大きな遅延値（クロック累積遅延値）Ｔ１を含む内部動作クロックＳ１０８となり、前記ＯＳＤ表示生成ブロック１０９に入力される。また、第１〜第（Ｎ−１）クロック遅延要因それぞれから出力される信号を、第１〜第（Ｎ−１）中間クロックＳ１３１〜Ｓ１３２として得、前記内部動作クロックＳ１０８を、ドットクロック出力端子２１５より、出力ドットクロックＳ１０８’として出力する。
さらに、同期信号入力端子２０２から入力された同期信号Ｓ１０５は、入力タイミング調整回路群により、前記入力ドットクロックＳ１０４及び前記第１〜第（Ｎ−１）中間クロックＳ１３１〜Ｓ１３２により、その変化タイミングを、前記内部動作クロックＳ１０８に合わせるように調整された後、同期信号入力タイミング切換回路２４７に入力される。また、前記同期信号入力タイミング切換回路２４７には、前記同期信号入力端子２０２から入力された同期信号Ｓ１０５がタイミング調整がされることなく入力される。
そして、同期信号入力タイミング切換信号Ｓ２５０に基づいて、前記入力タイミング調整回路群によりタイミングを調整された信号Ｓ１３８か、前記同期信号Ｓ１０５のいずれかが選択され、該選択された信号が同期信号入力タイミング切換回路出力Ｓ２４８として、ＯＳＤ表示生成ブロック１０９に入力される。
ＯＳＤ表示生成ブロック１０９では、前記内部動作クロックＳ１０８に基づいて、前記同期信号入力タイミング切換回路２４７から入力された、同期信号入力タイミング切換回路出力Ｓ２４８を用いてオンスクリーンディスプレイ表示を生成し、該生成されたＯＳＤ信号Ｓ１４１は、前記出力タイミング調整回路群で、該信号Ｓ１４１の変化タイミングを前記入力ドットクロックＳ１０４に合わせるように調整された後、表示出力タイミング切換回路２５１に入力される。また、前記表示出力タイミング切換回路２５１には、前記ＯＳＤ表示生成ブロック１０９より出力されたＯＳＤ信号Ｓ１４１が、タイミング調整がなされることなく入力される。
そして、前記表示出力タイミング切換回路２５１では、表示出力タイミング切換信号Ｓ２５４に基づいて、前記出力タイミング調整回路群によりタイミングを調整された信号Ｓ１０６か、前記ＯＳＤ信号Ｓ１４１のいずれかが選択され、該選択された信号が表示出力タイミング切換回路出力Ｓ２５２として、表示出力端子２０３から出力される。
図６に示されるように、当該回路２００においては、前記実施の形態１と同様、第１〜第Ｎのクロック遅延要因１１９〜１２１による遅延のため、ドットクロック入力端子２０１からの入力波形Ｓ１０４（図６（ａ））に対して、内部動作クロックの波形Ｓ１０８（図６（ｂ））が、クロック累積遅延値Ｔ１分だけ遅れるので、クロック入力端子波形立ち上がりエッジ時間ｔ１０に対して、内部動作クロック波形立ち上がりエッジ時間ｔ２０が相当する。なお、図６において、ドットクロック出力端子２１５の波形Ｓ１０８’（図６（ｃ））は、内部動作クロックＳ１０８から分岐されてドットクロック出力端子２１５から出力されるまでの遅延が前記クロック累積遅延値Ｔ１と比較して小さいので、内部動作クロックの波形Ｓ１０８と同じ位相として示している。
図６中において、ドットクロック入力端子波形立ち上がりエッジ時間ｔ１０，ｔ３０は、ドットクロック入力端子２０１の入力波形Ｓ１０４のクロック立ち上がりエッジ時間を示す。また、クロック累積遅延値Ｔ１は、第１〜第Ｎクロック遅延要因１１９〜１２１すべての遅延を加算した遅延に相当する。内部動作クロック波形立ち上がりエッジ時間ｔ２０，ｔ４０は、内部動作クロックの波形Ｓ１０８のクロック立ち上がりエッジの時間を示す。
また、図６では、同期信号入力タイミング切換信号波形Ｓ２５０がロウレベルの場合に、同期信号入力端子２０２に入力される同期信号Ｓ１０５の変化タイミングを、入力ドットクロックＳ１０４の立ち上がりエッジを基準とするものと規定し、同期信号入力タイミング切換信号波形Ｓ２５０がハイレベルの場合に、前記同期信号Ｓ１０５の変化タイミングを、内部動作クロックＳ１０８の立ち上がりエッジを基準とするものと規定する設定としている。
このため、図６の左半分の同期信号入力タイミング切換信号波形Ｓ２５０（図６（ｄ））がロウレベルの場合には、同期信号入力端子２０２の波形Ｓ１０５（図６（ｅ））がドットクロック入力端子波形立ち上がりエッジ時間ｔ１０の近傍で有効となり、図６の右半分の同期信号入力タイミング切換信号波形Ｓ２５０（図６（ｄ））がハイレベルの場合には、同期信号入力端子２０２の波形Ｓ１０５（図６（ｅ））がドットクロック出力端子波形立ち上がりエッジ時間ｔ４０の近傍で有効となっている。
また、図６では、表示出力タイミング切換信号波形Ｓ２５４がロウレベルの場合に、表示出力端子２０３から出力される表示出力タイミング切換回路出力Ｓ２５２のタイミングを、入力ドットクロックＳ１０４の立ち上がりエッジを基準とするものと規定し、該表示出力タイミング切換信号波形Ｓ２５４がハイレベルの場合に、前記表示出力タイミング切換回路出力Ｓ２５２の変化タイミングを、内部動作クロックＳ１０８の立ち上がりエッジを基準とするものとして規定する設定としている。
このため、図６の左半分に示されるように、表示出力タイミング切換信号の波形Ｓ２５４（図６（ｆ））がロウレベルの場合には、表示出力端子２０３の波形Ｓ２５４（図６（ｇ））がドットクロック入力端子波形立ち上がりエッジ時間ｔ１０の近傍で変化し、図６の右半分に示されるように、表示出力タイミング切換信号波形Ｓ２５４（図６（ｆ））がハイレベルの場合には、表示出力端子２０３の波形Ｓ２５４（図６（ｇ））がドットクロック出力端子波形立ち上がりエッジ時間ｔ４０の近傍で変化している。
以上のように本実施の形態２のオンスクリーンディスプレイ回路２００によれば、同期信号入力タイミング切換回路２４７において、同期信号入力タイミング切換信号Ｓ２５０に基づいて、同期信号入力端子２０２の入力タイミングを、入力ドットクロックＳ１０４を基準にするか、出力ドットクロックＳ１０８’（内部動作クロックＳ１０８）を基準するかを切り換え可能とし、また、表示出力タイミング切換回路２５１で、前記表示出力タイミング切換信号Ｓ２５４に基づいて、表示出力端子２０３から出力される信号Ｓ２５２の出力タイミングを、入力ドットクロックＳ１０４を基準にするか、出力ドットクロックＳ１０８’を基準にするかを切り換え可能としたので、接続するデバイスの仕様に合わせて、タイミング規定をドットクロック入力基準あるいはドットクロック出力基準かを選択することが可能になる。
なお、本実施の形態２では、同期信号入力タイミング切換信号Ｓ２５０および表示出力タイミング切換信号Ｓ２５４を別々の信号として説明したが、どちらもドットクロック入力基準あるいはドットクロック出力基準かを切り換える信号であるので、１つの信号であってもかまわない。
（実施の形態３）
前記実施の形態では、外部入力データ信号が入力される端子と外部出力データ信号が出力される端子が別々に設けられている場合について説明したが、本実施の形態３では、データ信号の入出力が１つの端子で行われる場合について説明する。なお、オンスクリーンディスプレイ回路の場合、本実施の形態３のようにデータ信号の入出力が一つの端子であるケースは考えにくいため、本実施の形態３では、同期クロック回路であるものとして説明する。
図７は、本発明の実施の形態３によるクロック同期回路の構成を示すブロック図である。図７において、図１と同じ構成要素については同じあるいは相当する符号を付し、説明を省略する。
図７において、クロック入力端子３０１は、外部から入力クロックＳ１０４を入力する端子であり機能ブロック３０９は、当該回路３００において特定の信号処理を行う回路ブロックである。
データ入出力端子３５５は、データ信号の入出力を行う端子であり、データ入出力信号Ｓ３６５は、データの入力あるいはデータの出力の信号となる。
前記データ入出力端子の信号の入力／出力の切換は、前記機能ブロック３０９から出力される、機能ブロックデータ入出力切換信号Ｓ３６４に基づいて行なわれる。そして、機能ブロックデータ入出力切換信号Ｓ３６４は、入出力切換タイミング調整回路群により、その変化タイミングが調整された後、該タイミングが調整された機能ブロックデータ入出力切換タイミング信号Ｓ３６１として、データ出力トライステートバッファ３５７に出力される。
データ入力バッファ３５６は、前記データ入出力端子３５５から前記データ入出力信号Ｓ３６５が入力されると、その信号を保持し、機能ブロック３０９側へデータ入力信号Ｓ１０５として出力するバッファである。
データ出力トライステートバッファ３５７は、データを出力するか、あるいはハイインピーダンスとなるトライステートバッファであり、前記タイミングが調整された機能ブロックデータ入出力切換タイミング信号Ｓ３６１の制御の下、出力あるいはハイインピーダンスが切り換わる。前記データ出力トライステートバッファ３５７が、前記信号Ｓ３６１に基づいて出力に切り換わったときは、データ出力信号Ｓ１０６をデータ入出力信号Ｓ３６５として、データ入出力端子３５５より出力する。
前記入出力切換タイミング調整回路群は、前記入力クロックＳ１０４及び該入力クロックＳ１０４から少しずつ位相のずれた第１〜第（Ｎ−１）中間クロックＳ１３１〜Ｓ１３２を用いて、前記機能ブロック３０９で生成された機能ブロックデータ入出力切換タイミング信号Ｓ３６１の変化タイミングを、前記入力クロックＳ１０４に合わせる調整を行なうものであり、前記入力クロックＳ１０４あるいは前記第１〜第（Ｎ−１）中間クロックＳ１３１〜Ｓ１３２をクロックとして動作する第１〜第Ｎ入出力切換タイミング調整フリップフロップからなる。
なお、図７では、図面を簡略化するため、第３〜第（Ｎ−１）入出力切換タイミング調整フリップフロップ、及び該各入出力切換タイミング調整フリップフロップから出力される信号は省略している。
次に、前述した構成を有する本実施の形態３のクロック同期回路３００の作用効果を説明する。図８は、本発明の実施の形態３による、クロック同期回路の各部から出力される信号波形図である。図８において、図２と同じ構成要素については同じあるいは相当する符号を用い、説明を省略する。
クロック入力端子３０１から入力された入力クロックＳ１０４は、前記Ｎ個のクロック遅延要因１１９〜１２１により、大きな遅延値（クロック累積遅延値）Ｔ１を含む内部動作クロックＳ１０８となり、前記機能ブロック３０９に入力される。また、第１〜第（Ｎ−１）クロック遅延要因１１９〜１２１それぞれから出力される信号を、第１〜第（Ｎ−１）中間クロックＳ１３１〜Ｓ１３２として得る。
データ入出力端子３５５に入力された信号Ｓ３５６は、データ入力バッファ３５６を介して、データ入力信号Ｓ１０５として機能ブロック３０９に送られる。そしてその際、前記データ入力信号Ｓ１０５は、入力タイミング調整回路群により、前記入力クロックＳ１０４及び前記第１〜第（Ｎ−１）中間クロックＳ１３１〜Ｓ１３２により、その変化タイミングを、前記内部動作クロックＳ１０８に合わせるように調整される。
機能ブロック３０９では、前記内部動作クロックＳ１０８に基づいて、前記データ入出力端子３５５から入力されたデータ入力信号Ｓ１０５を用いて所定の処理を行い、機能ブロックデータＳ１４１を生成する。該生成された機能ブロックデータＳ１４１は、前記出力タイミング調整回路群で、その変化タイミングを前記入力クロックＳ１０４に合わせるように調整された後、データ出力トライステートバッファ３５７に入力される。
また前記機能ブロック３０９では、前記データ出力トライステートバッファ３５７のトライステート制御を行なうデータ入出力切換信号Ｓ３６４が生成されて出力され、該信号Ｓ３６４は、前記入出力切換タイミング回路群で、その変化タイミングを前記入力クロックＳ１０４に合わせるように調整された後、前記データ出力トライステートバッファ３５７に出力される。
そして、前記データ出力トライステートバッファ３５７は、前記タイミングが調整されたデータ入出力切換信号Ｓ３６１の制御の下、その状態が、出力状態あるいはハイインピーダンス状態に切り換わる。前記データ出力トライステートバッファ３５７が出力状態に切り換わったときは、機能ブロックデータ信号Ｓ１０６をデータ入出力信号Ｓ３６５として、データ入出力端子３５５より出力し、一方、ハイインピーダンス状態に切り換わったときは、機能ブロックデータ信号Ｓ１０６を該バッファ２５７内に保持する。
図８に示されるように、当該回路３００においては、前記実施の形態１と同様、第１〜第Ｎのクロック遅延要因１１９〜１２１による遅延のため、クロック入力端子３０１からの入力波形Ｓ１０４（図８（ａ））に対して、内部動作クロックの波形Ｓ１０８（図８（ｄ））、が、クロック累積遅延値Ｔ１分だけ遅れるので、入力クロック波形立ち上がりエッジ時間ｔ１０に対して、内部動作クロック波形立ち上がりエッジ時間ｔ２０が相当する。
図８中において、クロック入力端子波形立ち上がりエッジ時間ｔ１０，ｔ３０は、クロック入力端子３０１の入力波形Ｓ１０４のクロック立ち上がりエッジ時間を示す。また、クロック累積遅延値Ｔ１は、第１〜第Ｎクロック遅延要因１１９〜１２１すべての遅延を加算した遅延に相当する。また、内部動作クロック波形立ち上がりエッジ時間ｔ２０は、内部動作クロックの波形Ｓ１０８のクロック立ち上がりエッジの時間を示す。
さらに、当該回路３００では、前記実施の形態１と同様、クロック入力端子３０１に入力された入力クロックＳ１０４から内部動作クロックＳ１０８までの遅延がＮ分割され、小さな遅延だけずれた第１〜第（Ｎ−１）中間クロックＳ１３１〜Ｓ１３２（図８（ｂ）〜（ｃ））が生成されている。
第１中間クロック立ち上がりエッジ時間ｔ１１は、第１中間クロックの波形Ｓ１３１の立ち上がりエッジ時間を示す。第１中間クロックＳ１３１は、第１クロック遅延要因１１９によって、前記クロック入力端子波形立ち上がりエッジ時間ｔ１０より、第１中間クロック遅延値Ｔ２だけ遅延している。
また、第（Ｎ−１）中間クロック立ち上がりエッジ時間ｔ（１０＋（ｎ−１））は、第（Ｎ−１）中間クロックの波形Ｓ１３２の立ち上がりエッジ時間を示す。第（Ｎ−１）中間クロックは、第１〜第（Ｎ−１）クロック遅延要因により、クロック入力端子波形立ち上がりエッジ時間ｔ１０から第（Ｎ−１）中間クロック累積遅延値Ｔ３だけ遅延している。前述したように、内部動作クロック波形立ち上がりエッジ時間ｔ２０は、クロック入力端子波形立ち上がりエッジ時間ｔ１０から見ると全体でクロック累積遅延値Ｔ１だけ遅れているが、Ｎ分割された遅延の１段前の第（Ｎ−１）中間クロック立ち上がりエッジ時間ｔ（１０＋（ｎ−１））から見ると内部動作クロック遅延値Ｔ４だけの遅れである。
データ入出力切換信号の波形Ｓ３６４（図８（ｅ））は、機能ブロック３０９が内部動作クロックに基づいて動作するため、その変化タイミングは内部動作クロック波形立ち上がりエッジ時間ｔ２０の近傍となる。
前記第Ｎ入出力切換タイミング調整フリップフロップ３６０の出力波形Ｓ３６３（図８（ｆ））は、該第Ｎ入出力切換タイミング調整フリップフロップ３６０が前記第（Ｎ−１）中間クロックＳ１３２に基づいて動作するため、その変化タイミングは、第（Ｎ−１）中間クロック立ち上がりエッジ時間ｔ（１０＋（ｎ−１））の近傍となる。
前記第２入出力切換タイミング調整フリップフロップ３５９の出力波形Ｓ３６２（図８（ｇ））は、該第２入出力切換タイミング調整フリップフロップ３５９が前記第１中間クロックＳ１３１に基づいて動作するため、その変化タイミングは、第１中間クロック立ち上がりエッジ時間ｔ１１の近傍となる。
そして前記第１入出力切換タイミング調整フリップフロップ３５８の出力波形Ｓ３６１は、該第１入出力切換タイミング調整フリップフロップ３５８が前記入力クロックＳ１０４に基づいて動作するため、その変化タイミングはクロック入力端子波形立ち上がりエッジ時間ｔ１０の近傍となる。
以上のような構成にすることにより、データ出力トライステートバッファ３５７のトライステート制御の切り換えが、クロック入力端子波形立ち上がりエッジ時間ｔ１０の近傍となるため、データ入出力端子３５５の入出力切換時間も、クロック入力端子波形立ち上がりエッジ時間ｔ１０を基準として規定できる。
なお、図８では、入力時のデータが有効なタイミングが、入出力切換のタイミングと近くなっているので、データ入出力端子３５５近傍で遅延調整するか、あるいはデータ入力信号Ｓ１０５を取り込む初段フリップフロップ１２２のクロックを逆相（この場合、立ち下がりエッジ）にすることで、データ入力が有効な時間を、入出力切換が発生するタイミングと重ならないようにすることも可能である。
以上のように、本実施の形態３のクロック同期回路３００によれば、データ入出力端子３５５から入力された信号を、データ入力バッファ３５６を介して、その変化タイミングを、中間クロックを用いて内部動作クロックに合わせるように調整された後、機能ブロック３０９に入力され、該機能ブロックから出力されたＯＳＤ信号Ｓ１４１は、その変化タイミングを中間クロックを用いてドットクロックＳ１０４にあわせるように調整された後、データ出力トライステートバッファ３５７を介してデータ入出力端子より出力され、さらに該データ入出力端子からのデータ入出力の切り換えは、前記機能ブロックで作成され、前記中間クロックを用いてドットクロックＳ１０４にあわせるように調整された信号Ｓ３６１に基づいて行うようにしたので、データ入出力端子３５５の入出力切換タイミングを、クロック入力端子３０１から入力される入力クロックＳ１０４のタイミングを基準として規定することができる。
なお、本実施の形態３では、クロック同期回路のデータ入出力端子の本数を１本として示したが、複数の入出力端子によるバス構成であってもよい。また、クロック同期回路に複数のデータ入出力端子を設ける場合、その全てがデータ入出力端子でなくとも、データ入力端子あるいはデータ出力端子が混在していてもよい。
さらに、本実施の形態３では、外部入力データ及び外部出力データの変化タイミングを入力クロックＳ１０４に基づいて規定する場合について説明したが、前記実施の形態２で示したように、接続する半導体デバイスに応じて、前記データ入出力端子３５５に入出力される信号Ｓ３６５の入出力タイミングを、外部入力クロックを基準として規定するか、内部動作クロックを基準として規定するかを選択するようにすることも可能である。
以下、図９及び図１０を用いて、前記データ入出力端子３５５に入出力される信号Ｓ３６５の入出力タイミングを、外部入力クロックを基準として規定するか、内部動作クロックを基準として規定するかを選択可能にしたクロック同期回路３００ａについて説明する。
図９は、本実施の形態３のクロック同期回路の別の構成を示す図である。なお、図９において、図７、あるいは前記実施の形態２で説明した構成（図５）と同じ構成には、同じ、あるいは相当する番号を付し、説明を省略する。
トライステート制御信号切換回路３７０は、機能ブロック３０９から出力された機能ブロックデータ入出力切換信号Ｓ３６４を、入出力切換タイミング調整回路群３５８〜３６０によってタイミング調整された信号Ｓ３６１か、該機能ブロック３０９から出力された機能ブロックデータ入出力切換信号Ｓ３６４のいずれかを、トライステート制御信号切換信号Ｓ３７１に基づいて選択し、該選択された信号をトライステート制御信号Ｓ３６０として、データ出力トライステートバッファ３５７に出力するものである。
図１０は、図９の構成を有するクロック同期回路の各部から出力される信号波形図である。
当該回路３００ａでは、機能ブロックデータ入出力切換信号Ｓ３６４がロウレベルの場合、データ入出力端子３５５よりデータを入力し、該機能ブロックデータ入出力切換信号Ｓ３６４がハイレベルの場合、データ入出力端子３５５からデータを出力するよう設定されているものとし、またトライステート制御信号切換信号Ｓ３７１は、前記データ入力タイミング切換信号Ｓ２５０及び前記データ出力タイミング切換信号Ｓ２５４が共にロウレベルの場合にロウレベルとなり、トライステート制御信号Ｓ３６０として、タイミングが調整された入出力切換タイミング信号Ｓ３６１が出力され、一方、トライステート制御信号切換信号Ｓ３７１は、前記データ入力タイミング切換信号Ｓ２５０及び前記データ出力タイミング切換信号Ｓ２５４が共にハイレベルの場合にハイレベルとなり、トライステート制御信号Ｓ３６０として、機能ブロック３０９から出力された入出力切換タイミング信号Ｓ３６４が出力される。
これにより、外部入力クロックＳ１０４に基づいてタイミング規定されたデータ入出力端子３５５に入出力される信号Ｓ３６５を得たい場合、前記データ入力タイミング切換信号Ｓ２５０、前記データ出力タイミング切換信号Ｓ２５４、及びトライステート制御信号切換信号Ｓ３７１を共にロウレベルとすれば、クロック入力端子立ち上がりエッジ時間ｔ１０の近傍で、データ入出力端子３５５からのデータを出力／入力することができ、また内部動作クロックＳ１０８に基づいてタイミング規定されたデータ入出力端子３５５に入出力される信号Ｓ３６５を得たい場合、前記データ出力タイミング切換信号Ｓ２５４、及びトライステート制御信号切換信号Ｓ３７１を共にハイレベルとすれば、内部動作クロック入力端子立ち上がりエッジ時間ｔ２０の近傍で、データ入出力端子３５５からデータを出力／入力することが可能となり、この結果、接続するデバイスの仕様に合わせて、タイミング規定を入力クロック基準、あるいは出力クロック基準かを選択することが可能になる。
本発明は、高速なクロック入力を基準にして入力あるいは出力のタイミングを規定できる回路を有し、オンスクリーンディスプレイ、シリアルまたはパラレル通信、メモリ接続などのインタフェース回路として有用である。
本発明の実施の形態１におけるオンスクリーンディスプレイ回路の構成を示すブロック図である。 本発明の実施の形態１におけるオンスクリーンディスプレイ回路の各部から出力される信号波形図である。 本発明の実施の形態１におけるオンスクリーンディスプレイ回路の別の構成を示すブロック図である。 本発明の実施の形態１におけるオンスクリーンディスプレイ回路の別の構成回路の各部から出力される信号波形図である。 本発明の実施の形態２におけるオンスクリーンディスプレイ回路の構成を示すブロック図である。 本発明の実施の形態２におけるオンスクリーンディスプレイ回路の各部から出力される信号波形図である。 本発明の実施の形態３におけるクロック同期回路の構成を示すブロック図である。 本発明の実施の形態３におけるクロック同期回路の各部から出力される信号波形図である。 本発明の実施の形態３におけるクロック同期回路の別の構成を示すブロック図である。 本発明の実施の形態３におけるオンスクリーンディスプレイ回路の別の構成回路の各部から出力される信号波形図である。 従来の、外部入力クロックを基準として外部入力データ信号あるいは外部出力データ信号のタイミングを規定しているクロック同期回路の構成を示すブロック図である。 従来の、外部入力クロックを基準として外部入力データ信号あるいは外部出力データ信号のタイミングを規定しているクロック同期回路の各部より出力される信号波形図である。 従来の、内部動作クロックを基準として外部入力データ信号あるいは外部出力データ信号のタイミングを規定しているクロック同期回路の構成を示すブロック図である。 従来の、内部動作クロックを基準として外部入力データ信号あるいは外部出力データ信号のタイミングを規定しているクロック同期回路の各部より出力される信号波形図である。
符号の説明
１００，１００ａ，２００ オンスクリーンディスプレイ回路
１０１，２０１ ドットクロック入力端子
１０２，２０２ 同期信号入力端子
１０３，２０３ 表示出力端子
１０９ ＯＳＤ表示生成ブロック
１１９ 第１クロック遅延要因
１２０ 第２クロック遅延要因
１２１ 第Ｎクロック遅延要因
１２２ 第１入力タイミング調整フリップフロップ
１２３ 第２入力タイミング調整フリップフロップ
１２４ 第Ｎ入力タイミング調整フリップフロップ
１２５ 第１遅延調整回路
１２６ 第２遅延調整回路
１２７ 第Ｎ遅延調整回路
１２８ 第１出力タイミング調整フリップフロップ
１２９ 第２出力タイミング調整フリップフロップ
１３０ 第Ｎ出力タイミング調整フリップフロップ
１５５ 第１遅延調整フリップフロップ
１５６ 第２遅延調整フリップフロップ
１５７ 第Ｎ遅延調整フリップフロップ
２１５ ドットクロック出力端子
２４７ 同期信号入力タイミング切換回路
２５１ 表示出力タイミング切換回路
３００，３００ａ，４００，５００ クロック同期回路
３０１，４０１ クロック入力端子
３０９，４０９ 機能ブロック
３５５ データ入出力端子
３５６ データ入力バッファ
３５７ データ出力トライステートバッファ
３５８ 第１入出力切換タイミング調整フリップフロップ
３５９ 第２入出力切換タイミング調整フリップフロップ
３６０ 第Ｎ入出力切換タイミング調整フリップフロップ
３７０ トライステート制御信号切換回路
４０２ データ入力端子
４０３ データ出力端子
４０７ クロック遅延要因
５０７ クロック出力端子

Claims (9)

  1. 外部からのクロックを入力するクロック入力端子と、
    前記外部からの入力クロックをタイミング基準として、外部よりデータ入力信号を入力するデータ入力端子と、
    前記クロック入力端子と論理回路との間に存在する遅延要因により生じる遅延を含む内部動作クロックに基づいて、任意の処理を行う論理回路と、
    前記外部入力クロックと前記内部動作クロック間の前記遅延を分割するための中間クロック群を生成する中間クロック生成回路と、
    前記データ入力信号の変化タイミングを、前記外部入力クロック及び前記中間クロック群を用いて、前記内部動作クロックに合わせる調整を行なう入力タイミング調整回路と、
    前記内部動作クロックをタイミング基準として前記論理回路から出力されたデータ出力信号の変化タイミングを、前記外部入力クロック及び前記中間クロック群を用いて、前記外部入力クロックに合わせる調整を行う出力タイミング調整回路と、
    前記外部入力クロックをタイミング基準として、前記出力タイミング調整回路でタイミング調整されたデータ出力信号を外部へ出力するデータ出力端子と、を備える、
    ことを特徴とするクロック同期回路。
  2. 外部からのクロックを入力するクロック入力端子と、
    前記外部からの入力クロックをタイミング基準として、外部よりデータ入力信号を入力するデータ入力端子と、
    前記クロック入力端子と論理回路との間に存在する遅延要因により生じる遅延を含む内部動作クロックに基づいて、任意の処理を行う論理回路と、
    前記外部入力クロックと前記内部動作クロック間の遅延を分割するための中間クロック群を生成する中間クロック生成回路と、
    前記データ入力信号の変化タイミングを、前記外部入力クロック及び前記中間クロック群を用いて、前記内部動作クロックに合わせる調整を行なう入力タイミング調整回路と、を備える、
    ことを特徴とするクロック同期回路。
  3. 外部からのクロックを入力するクロック入力端子と、
    前記クロック入力端子と論理回路との間に存在する遅延要因により生じる遅延を含む内部動作クロックに基づいて、任意の処理を行う論理回路と、
    前記外部入力クロックと前記内部動作クロック間の遅延を分割するための中間クロック群を生成する中間クロック生成回路と、
    前記内部動作クロックをタイミング基準として前記論理回路から出力されたデータ出力信号の変化タイミングを、前記外部入力クロック及び前記中間クロック群を用いて、前記外部入力クロックに合わせる調整を行う出力タイミング調整回路と、
    前記外部入力クロックをタイミング基準とし、前記出力タイミング調整回路でタイミング調整されたデータ出力信号を外部へ出力するデータ出力端子と、を備える、
    ことを特徴とするクロック同期回路。
  4. 外部からのクロックを入力するクロック入力端子と、
    前記外部からの入力クロックをタイミング基準とし、外部からのデータ入力信号の入力と、外部へのデータ出力信号の出力とを、データ入出力切換信号に基づいて切り換えて、データ信号の入出力を行うデータ入出力端子と、
    前記クロック入力端子と論理回路との間に存在する遅延要因により生じる遅延を含む内部動作クロックに基づいて、任意の処理を行う論理回路と、
    前記外部入力クロックと前記内部動作クロック間の遅延を分割するための中間クロック群を生成する中間クロック生成回路と、
    前記データ入力信号の変化タイミングを、前記外部入力クロック及び前記中間クロック群を用いて、前記内部動作クロックに合わせる調整を行なう入力タイミング調整回路と、
    前記内部動作クロックをタイミング基準として前記論理回路から出力されたデータ出力信号の変化タイミングを、前記外部入力クロック及び前記中間クロック群を用いて、前記外部入力クロックに合わせる調整を行う出力タイミング調整回路と、
    前記内部動作クロックをタイミング基準として前記論理回路から出力されたデータ入出力切り換え信号の変化タイミングを、前記外部入力クロック及び前記中間クロック群を用いて、前記外部入力クロックに合わせる調整を行う入出力切換タイミング調整回路と、を備える、
    ことを特徴とするクロック同期回路。
  5. 外部からのクロックを入力するクロック入力端子と、
    前記外部からの入力クロックをタイミング基準として、外部よりデータ入力信号を入力するデータ入力端子と、
    前記クロック入力端子と論理回路との間に存在する遅延要因により生じる遅延を含む内部動作クロックに基づいて、任意の処理を行う論理回路と、
    前記外部入力クロックと前記内部動作クロック間の遅延を分割するための中間クロック群を生成する中間クロック生成回路と、
    前記内部動作クロックを出力するクロック出力端子と、
    前記データ入力信号の変化タイミングを、前記外部入力クロック及び前記中間クロック群を用いて、前記内部動作クロックに合わせる調整を行なう入力タイミング調整回路と、
    前記データ入力端子から入力された前記外部入力クロックを基準とするデータ入力信号か、前記入力タイミング調整回路でタイミング調整された前記内部動作クロックを基準とするデータ入力信号のいずれかを選択する入力タイミング基準選択回路と、
    前記内部動作クロックをタイミング基準として前記論理回路から出力されたデータ出力信号の変化タイミングを、前記外部入力クロック及び前記中間クロック群を用いて、前記外部入力クロックに合わせる調整を行う出力タイミング調整回路と、
    前記論理回路から出力された前記内部動作クロックを基準とするデータ出力信号か、前記前記出力タイミング調整回路でタイミング調整された前記外部入力クロックを基準とするデータ出力信号のいずれかを選択する出力タイミング基準選択回路と、
    前記出力タイミング基準選択回路で選択された信号を外部へ出力するデータ出力端子と、を備える、
    ことを特徴とするクロック同期回路。
  6. 外部からのクロックを入力するクロック入力端子と、
    前記クロック入力端子と論理回路との間に存在する遅延要因により生じる遅延を含む内部動作クロックに基づいて、任意の処理を行う論理回路と、
    前記外部入力クロックと前記内部動作クロック間の遅延を分割するための中間クロック群を生成する中間クロック生成回路と、
    前記内部動作クロックを出力するクロック出力端子と、
    前記内部動作クロックをタイミング基準として前記論理回路から出力されたデータ出力信号の変化タイミングを、前記外部入力クロック及び前記中間クロック群を用いて、前記外部入力クロックに合わせる調整を行う出力タイミング調整回路と、
    前記論理回路から出力された前記内部動作クロックを基準とするデータ出力信号か、前記前記出力タイミング調整回路でタイミング調整された前記外部入力クロックを基準とするデータ出力信号のいずれかを選択する出力タイミング基準選択回路と、
    前記出力タイミング基準選択回路で選択された信号を外部へ出力するデータ出力端子と、を備える、
    ことを特徴とするクロック同期回路。
  7. 外部からのクロックを入力するクロック入力端子と、
    前記クロック入力端子と論理回路との間に存在する遅延要因により生じる遅延を含む内部動作クロックに基づいて、任意の処理を行う論理回路と、
    前記外部入力クロックと前記内部動作クロック間の遅延を分割するための中間クロック群を生成する中間クロック生成回路と、
    前記内部動作クロックを出力するクロック出力端子と、
    前記データ入力信号の変化タイミングを、前記外部入力クロック及び前記中間クロック群を用いて、前記内部動作クロックに合わせる調整を行なう入力タイミング調整回路と、
    前記データ入力端子から入力された前記外部入力クロックを基準とするデータ入力信号か、前記入力タイミング調整回路でタイミング調整された前記内部動作クロックを基準とするデータ入力信号のいずれかを選択する入力タイミング基準選択回路と、
    前記内部動作クロックをタイミング基準として前記論理回路から出力されたデータ出力信号の変化タイミングを、前記外部入力クロック及び前記中間クロック群を用いて、前記外部入力クロックに合わせる調整を行う出力タイミング調整回路と、
    前記論理回路から出力された前記内部動作クロックを基準とするデータ出力信号か、前記前記出力タイミング調整回路でタイミング調整された前記外部入力クロックを基準とするデータ出力信号のいずれかを選択する出力タイミング基準選択回路と、
    前記内部動作クロックをタイミング基準として前記論理回路から出力されたデータ入出力切り換え信号の変化タイミングを、前記外部入力クロック及び前記中間クロック群を用いて、前記外部入力クロックに合わせる調整を行う入出力切換タイミング調整回路と、
    前記論理回路から出力された前記内部動作クロックを基準とするデータ入出力切換信号か、前記入出力切換タイミング調整回路でタイミング調整された前記外部入力クロックを基準とするデータ入出力切換信号のいずれかを選択する入出力切換タイミング基準選択回路と、
    前記外部からの入力クロックをタイミング基準とし、外部からのデータ入力信号の入力と、外部へのデータ出力信号の出力とを、前記入出力切換タイミング基準選択回路で選択されたデータ入出力切換信号に基づいて切り換えて、データ信号の入出力を行うデータ入出力端子と、を備える、
    ことを特徴とするクロック同期回路。
  8. 外部からのドットクロックを入力するドットクロック入力端子と、
    前記外部からの入力ドットクロックをタイミング基準として、外部より同期信号を入力する同期信号入力端子と、
    前記ドットクロック入力端子とＯＳＤ表示作成回路との間に存在する遅延要因により生じる遅延を含む内部動作クロックに基づいて、任意の処理を行うＯＳＤ表示作成回路と、
    前記外部入力ドットクロックと前記内部動作クロック間の前記遅延を分割するための中間クロック群を生成する中間クロック生成回路と、
    前記同期信号の変化タイミングを、前記外部入力ドットクロック及び前記中間クロック群を用いて、前記内部動作クロックに合わせる調整を行なう入力タイミング調整回路と、
    前記内部動作クロックをタイミング基準として前記ＯＳＤ表示作成回路から出力されたＯＳＤ信号の変化タイミングを、前記外部入力ドットクロック及び前記中間クロック群を用いて、前記外部入力ドットクロックに合わせる調整を行う出力タイミング調整回路と、
    前記外部入力ドットクロックをタイミング基準として、前記出力タイミング調整回路でタイミング調整されたＯＳＤ信号を外部に出力する表示出力端子と、を備える、
    ことを特徴とするオンスクリーンディスプレイ回路。
  9. 外部からのドットクロックを入力するドットクロック入力端子と、
    前記外部からの入力ドットクロックをタイミング基準として、外部より同期信号信号を入力する同期信号入力端子と、
    前記ドットクロック入力端子とＯＳＤ表示作成回路との間に存在する遅延要因により生じる遅延を含む内部動作クロックに基づいて、任意の処理を行うＯＳＤ表示作成回路と、
    前記外部入力ドットクロックと前記内部動作クロック間の前記遅延を分割するための中間クロック群を生成する中間クロック生成回路と、
    前記内部動作クロックを出力するドットクロック出力端子と、
    前記同期信号の変化タイミングを、前記外部入力ドットクロック及び前記中間クロック群を用いて、前記内部動作クロックに合わせる調整を行なう入力タイミング調整回路と、
    前記同期信号入力端子から入力された前記入力ドットクロックを基準とする同期信号か、前記入力タイミング調整回路でタイミング調整された前記内部動作クロックを基準とする同期信号のいずれかを選択する入力タイミング基準選択回路と、
    前記内部動作クロックをタイミング基準として前記ＯＳＤ表示作成回路から出力されたＯＳＤ信号の変化タイミングを、前記外部入力ドットクロック及び前記中間クロック群を用いて、前記外部入力ドットクロックに合わせる調整を行う出力タイミング調整回路と、
    前記論理回路から出力された前記内部動作クロックを基準とする表示出力信号か、前記前記出力タイミング調整回路でタイミング調整された前記入力ドットクロックを基準とする表示出力信号のいずれかを選択する出力タイミング基準選択回路と、
    前記出力タイミング基準選択回路で選択された信号を外部へ出力する表示出力端子と、を備える、
    ことを特徴とするオンスクリーンディスプレイ回路。
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