JP2005338619A - ドットクロック同期生成回路 - Google Patents

Abstract

【課題】 ドットクロックが供給されるデバイスが許容するパルス幅を保証できる、外部映像信号に対して同期しているドットクロックを生成する。
【解決手段】 本発明では、高周波クロックを分周して第１のドットクロックを形成すると共に、水平同期信号の有意エッジの検出時に、その位相を予め設定されている分周比の情報に応じて初期化する。また、予め設定されている許容最小期間の情報に応じ、高周波クロックから、許容最小期間毎に論理レベルが変化する第２のドットクロックを形成すると共に、上述の有意エッジの検出時に、この検出前後でも、論理レベル期間の許容最小期間を確保するように位相を修正する。上述の有意エッジの検出時には第２のドットクロックを選択させ、その後、第１のドットクロックのタイミングが第２のドットクロックのものと同じ又は後であることが確認できたときに、第１のドットクロックを選択させる。
【選択図】 図１

Description

本発明はドットクロック同期生成回路に関し、例えば、映像信号処理用のＬＳＩ（集積回路）に適用し得るものである。

映像信号処理用のＬＳＩとして、ＬＳＩ内部で外部の映像クロックと同期した映像クロックを生成するものがある。このようなＬＳＩに対しては、外部映像クロックが入力されることはなく、外部の映像信号や水平同期信号（ＥＸＨＳＹＮＣ）のみが入力され、ＬＳＩ内部において、映像クロックより高周波数の外部から入力される発振クロック（以下、高周波クロックと呼ぶ）と水平同期信号とに基づいて、外部映像クロックと同周波数、同位相のクロックを生成し、この内部生成クロックによって外部映像信号が処理される。外部映像信号の処理に、外部映像クロックではなく内部生成クロックを使用するのは、映像処理の一部を高周波クロックに従って実行できること、ＬＳＩへの映像クロックの配線が不要であるといったメリットがあるためである。

映像クロック（以下、ドットクロックと呼ぶ；特に内部生成のものを呼ぶ）の生成に際し、外部映像クロックと周波数を合わせるには、高周波クロックからドットクロックへの分周比をレジスタ等により予め設定しておくことにより行うことができる。また、上述のように、ドットクロックの位相を外部映像クロックの位相を合わせるために、水平同期信号ＥＸＨＳＹＮＣが外部より入力される。なお、ＬＳＩ内部では、入力された外部水平同期信号ＥＸＨＳＹＮＣはそのまま水平同期信号ＨＳＹＮＣとしても扱わられる。

上述のようなＬＳＩを含む映像処理システムでは、図２に示すように、外部水平同期信号ＥＸＨＳＹＮＣの立下り後に発生する外部映像クロックの立上りエッジ数（又は立下りエッジ数）と、内部での水平同期信号ＨＳＹＮＣの立下り後に発生するとドットクロックの立上りエッジ数（又は立下りエッジ数）の関係は保持されていなければならない。立上りエッジ数は、その水平ラインでの水平方向での画素位置を表しているものであり、ＬＳＩ内部の映像処理回路本体において、水平ラインでの画素数や、その水平ラインの左端からの画素順番としてをカウントしているためである。

また、ドットクロックは、外部映像クロックと同周波数、同位相のクロックとして生成されるとは言え、ＬＳＩ内部で生成された自走クロックであり、基本的には外部映像クロックとは非同期である。そのため、同期化構成を備えなければ、両者は、時間が進むにつれて次第にずれが大きくなる恐れがある。ドットクロックを外部映像クロックに同期化させるための、外部映像クロックと同期している外部水平同期信号ＥＸＨＳＹＮＣの入力タイミングも、ＬＳＩにとっては非同期である。そのため、外部水平同期信号ＥＸＨＳＹＮＣに基づいて、ドットクロックの位相調整を行った場合に、ドットクロックと、外部水平同期信号ＥＸＨＳＹＮＣの入力タイミング関係によっては、ドットクロック列にハザード（デバイスが許容するパルス幅以下のクロックパルス）が乗ってしまい、ドットクロック列を受けたデバイスが誤動作する可能性が考えられる。

ここで、ドットクロックに適用する同期化方法は、内部での水平同期信号ＨＳＹＮＣの立下り後に発生するドットクロックの立上りエッジ数と、外部水平同期信号ＥＸＨＳＹＮＣの立下り後に発生する外部映像クロックの立上りエッジ数との関係を保持できる方法でなければならない。

そのため、ドットクロックの供給を受けるデバイスが許容するパルス幅を保証できる外部映像信号に対して同期しているドットクロックを生成できる（しかも、好ましくは、１水平走査ライン当たりの所定のクロック数を確保できる）ドットクロック同期生成回路が望まれている。

かかる課題を解決するため、本発明は、入力された水平同期信号、及び、生成しようとするドットクロックの周波数より高い周波数の入力された高周波クロックに基づいて、１水平走査ライン上の各画素に対応したドットクロックを生成するドットクロック同期生成回路において、（１）上記高周波クロックを分周する分周比の情報を記憶する分周比情報記憶手段と、（２）上記高周波クロックのサイクル数で規定された、上記ドットクロックの各論理レベル期間の許容最小期間の情報を記憶する許容最小期間情報記憶手段と、（３）上記水平同期信号の有意エッジを検出するエッジ検出手段と、（４）上記分周比情報記憶手段に記憶されている分周比の情報に応じ、上記高周波クロックを分周して第１のドットクロックを形成すると共に、上記水平同期信号の有意エッジの検出時に、上記第１のドットクロックの位相を、上記分周比情報記憶手段に記憶されている分周比の情報に応じて初期化する第１のドットクロック形成手段と、（５）上記許容最小期間情報記憶手段に記憶されている許容最小期間の情報に応じ、上記高周波クロックから、許容最小期間毎に論理レベルが変化する第２のドットクロックを形成すると共に、上記水平同期信号の有意エッジの検出時に、この検出前後でも、論理レベル期間の許容最小期間を確保するように、上記第２のドットクロックの位相を修正する第２のドットクロック形成手段と、（６）上記第１及び第２のドットクロックの一方を選択して出力するドットクロックとする選択手段と、（７）上記水平同期信号の有意エッジの検出時に、上記第２のドットクロック形成手段からの第２のドットクロックを上記選択手段によって選択させると共に、上記第１のドットクロックの有意エッジのタイミングが上記第２のドットクロックの有意エッジのタイミングと同じ又は後であることが確認できたときに、上記第１のドットクロック形成手段からの第１のドットクロックを上記選択手段によって選択させる選択制御手段とを有することを特徴とする。

本発明のドットクロック同期生成回路によれば、ドットクロックの供給を受けるデバイスが許容するパルス幅（許容最小期間）を保証できる外部映像信号に対して同期しているドットクロックを生成することができる。

（Ａ）第１の実施形態
以下、本発明によるドットクロック同期生成回路の第１の実施形態を図面を参照しながら詳述する。

（Ａ−１）第１の実施形態の構成
図１には、第１の実施形態のドットクロック同期生成回路の構成を示すブロック図である。

図１において、第１の実施形態のドットクロック同期生成回路１は、映像処理回路本体２１と共に、映像信号処理用のＬＳＩ２０に搭載されている。第１の実施形態のドットクロック同期生成回路１は、カウンタ２、仮想クロック生成回路３、分周比レジスタ（ＣＬＫＤＩＶレジスタ）４、トグル発生回路５、最小パルス幅レジスタ６、２個のＤフリップフロップ７及び８、ＡＮＤゲート９、２個のクロック数カウンタ１０及び１１、クロック数比較回路１２、切替判断回路１３及びセレクタ１４を有している。

カウンタ２は、外部から入力された高周波クロックＨＦＣＬＫでカウントアップするカウンタであり、例えば、４ビットカウンタである。カウンタ２のビット数は、実システムにおいて、ドットクロックに何ＭＨｚのクロックを使用するか、そして、その逓倍クロックとして外部から何ＭＨｚの高周波クロックを入力可能かに依存するため任意である。この第１の実施形態のドットクロック同期生成回路１は、生成するドットクロックＤＣＬＫの周期を設定できるものであるが、設定可能な最も長い周期に応じて、カウンタ２のビット数が定められている。逆に言えば、カウンタ２のビット数が、生成するドットクロックＤＣＬＫの設定可能な周期の範囲の最も長い周期を規定している。

カウンタ２は、後述するＡＮＤゲート９からのエッジ検出信号ＥＧにより、分周比レジスタ４の内容で定まる値をロードするものである。また、カウンタ２は、分周比レジスタ４の設定内容に応じて定まるカウント値の変化範囲で、カウント値を変化させるものである。

仮想クロック生成回路３は、カウンタ２のカウント値が第１の所定値のときに立上り、カウンタ２のカウント値が第２の所定値のときに立下る仮想クロックＩＮＣＬＫを出力するものである。これらの第１の所定値及び第２の所定値は、分周比レジスタ４の設定内容に応じて定まるものであり、例えば、仮想クロックＩＮＣＬＫのデューティ比が５０％になるような値である。仮想クロック生成回路３からの仮想クロックＩＮＣＬＫは、高周波クロックＨＦＣＬＫを分周したものとなっており、ドットクロックＤＣＬＫの第１のクロック候補としてセレクタ１４に入力される。

分周比レジスタ（ＣＬＫＤＩＶレジスタ）４は、高周波クロックＨＦＣＬＫから仮想クロックＩＮＣＬＫを形成させるための分周比情報が設定され、保持するものである。分周比情報は、例えば、仮想クロックＩＮＣＬＫの１クロック期間になる、高周波クロックＨＦＣＬＫでのクロック期間の値が用いられる。例えば、高周波クロックＨＦＣＬＫの１２クロック期間を、仮想クロックＩＮＣＬＫの１クロック期間に対応させる分周比であれば、「１２」が分周比情報となる。図１では省略しているが、ＬＳＩ２０は、ＣＰＵを搭載しており、ＣＰＵに対するコマンドの１種として分周比レジスタ４に値を設定するコマンドを有し、ＣＰＵがそのコマンドを認識した際に、そのコマンドに含まれている分周比情報を分周比レジスタ４に設定させる。後述する最小パルス幅レジスタ６に対する設定や、後述する第２の実施形態でのレジスタ１５〜１７に対する設定も同様になされる。

以上から明らかなように、カウンタ２、仮想クロック生成回路３及び分周比レジスタ４が、可変分周回路を構成している。

トグル発生回路５は、高周波クロックＨＦＣＬＫから、後述する最小パルス幅レジスタ６に設定されている最小パルス幅情報に従って、その設定された最小パルス幅の倍の期間を１クロック期間とするデューティ比５０％のクロック（以下、トグル出力クロックと呼ぶ）ＴＣＬＫを発生して出力するものである。トグル出力クロックＴＣＬＫは、ドットクロックＤＣＬＫの第２のクロック候補としてセレクタ１４に入力される。また、トグル発生回路５は、後述するＡＮＤゲート９からのエッジ検出信号ＥＧが与えられたときに、最小パルス幅レジスタ６の内容やカウンタ２の値などに基づいて、トグル出力クロックＴＣＬＫの位相を調整するものである。

最小パルス幅レジスタ６は、ドットクロックＩＮＣＬＫの相前後する有効エッジ間の最小間隔を規定する最小パルス幅情報が設定され、保持するものである。最小パルス幅情報は、例えば、トグル出力クロックＴＣＬＫの１／２クロック期間になる、高周波クロックＨＦＣＬＫでのクロック期間の値が用いられる。例えば、高周波クロックＨＦＣＬＫの５クロック期間を、トグル出力クロックＴＣＬＫの１／２クロック期間にする最小パルス幅であれば、「５」が最小パルス幅情報となる。

２個のＤフリップフロップ７及び８は縦続接続されており、高周波クロックＨＦＣＬＫによってラッチ動作するものである。Ｄフリップフロップ７及び８には、外部から水平同期信号ＥＸＨＳＹＮＣが入力され、その外部水平同期信号ＥＸＨＳＹＮＣを、高周波クロックＨＦＣＬＫの２クロック期間だけ遅延させた水平同期信号ＨＳＹＮＣを得て映像処理回路本体２１に与える。

ＡＮＤゲート９には、第１段のＤフリップフロップ７のラッチ出力が反転して入力されると共に、第２段のＤフリップフロップ８のラッチ出力がそのまま入力され、ＡＮＤゲート９は、これら２入力の論理積をとり、上述したエッジ検出信号ＥＧを出力する。エッジ検出信号ＥＧは、外部水平同期信号ＥＸＨＳＹＮＣの立下りエッジを高周波クロックＨＦＣＬＫに従って検出したものであり、外部水平同期信号ＥＸＨＳＹＮＣの立上りエッジ時点より、高周波クロックＨＦＣＬＫの１〜２クロック期間だけ遅れて有意レベルに変化し、１高周波ロック期間だけ有意レベルをとるものである。

外部水平同期信号ＥＸＨＳＹＮＣの立下りエッジの検出という面からは、Ｄフリップフロップ７及び８、並びに、ＡＮＤゲート９は微分回路（エッジ検出回路）を構成している。

第１のクロック数カウンタ１０は、仮想クロックＩＮＣＬＫの数を、例えば、その立上りエッジのタイミングでカウントするものであり、第２のクロック数カウンタ１１は、トグル出力クロックＴＣＬＫの数を、例えば、その立上りエッジのタイミングでカウントするものである。なお、第１及び第２のクロック数カウンタ１０及び１１は、例えば、
クロック数比較回路１２は、第１及び第２のクロック数カウンタ１０及び１１のカウント値を比較するものである。

切替判断回路１３には、カウンタ２の値、分周比レジスタ４の設定内容、仮想クロックＩＮＣＬＫ、トグル出力クロックＴＣＬＫ、最小パルス幅情報、クロック数比較回路１２からの比較結果などが入力され、切替判断回路１３は、セレクタ１４に対する選択制御信号を形成する。選択制御信号の形成方法は、後述する動作説明の項で詳述するが、基本的な形成概念は以下の通りである。新たな水平走査ラインに移行した直後においては、位相が調整されたトグル出力クロックＴＣＬＫをドットクロックＤＣＬＫとして選択させ、その後、仮想クロックＩＮＣＬＫが外部の映像クロックに同期したと考えられるタイミングから、仮想クロックＩＮＣＬＫをドットクロックＤＣＬＫとして選択させる。

セレクタ１４は、切替判断回路１３からの選択制御信号に応じて、仮想クロックＩＮＣＬＫ及びトグル出力クロックＴＣＬＫの一方をドットクロックＤＣＬＫとして選択させるものである。ドットクロックＤＣＬＫは、映像処理回路本体２１に与えると共に、ＬＳＩ２０の外部にも適宜出力される。

映像処理回路本体２１には、水平同期信号ＨＳＹＮＣ及びドットクロックＤＣＬＫに加え、外部から、映像信号ＥＸＶＩＤや垂直同期信号ＥＸＶＳＹＮＣも与えられ、所定の映像処理を実行するものである。なお、図示は省略するが、映像信号ＥＸＶＩＤや垂直同期信号ＥＸＶＳＹＮＣなども、適宜、高周波クロックＨＦＣＬＫに同期化される。

（Ａ−２）第１の実施形態の動作
次に、第１の実施形態のドットクロック同期生成回路の動作を説明する。まずは、ドットクロックＤＣＬＫの生成動作の全体の流れを説明する。

Ｄフリップフロップ７及び８、並びに、ＡＮＤゲート９でなる微分回路は、外部水平同期信号ＥＸＨＳＹＮＣの立下りエッジを検出するとエッジ検出信号ＥＧを有意とする。

これにより、カウンタ２は所定値のロード動作を行うと共に、その後の高周波クロックＨＦＣＬＫの到来によりカウントアップ動作を行い、仮想クロック生成回路３は、そのカウント値が、分周比レジスタ４の設定内容で定まる第１又は第２の所定値になることに論理レベルを反転させた仮想クロックＩＮＣＬＫを生成して出力する。

一方、トグル出力回路５は、エッジ検出信号ＥＧの有意により、位相を見直すと共に、その後の高周波クロックＨＦＣＬＫの到来により、最小パルス幅レジスタ６に設定された最小パルス幅の「Ｈ」レベル期間及び最小パルス幅の「Ｌ」レベルを交互にとるトグル出力クロックＴＣＬＫを出力する。

エッジ検出信号ＥＧが有意になった直後においては、切替判断回路１３の制御を受けたセレクタ１４により、トグル出力クロックＴＣＬＫが選択され、ドットクロックＤＣＬＫとして出力される。その後、切替判断回路１３によって、カウンタ２のカウンタ値、ドットクロックＤＣＬＫのレベルと仮想クロックＩＮＣＬＫのレベルとの関係（同期したか否か）、及び、仮想クロックＩＮＣＬＫとトグル出力クロックＴＣＬＫのクロックカウント数とを逐次比較し、切替判断回路１３が最小パルス幅を有するトグル出力クロックＴＣＬＫが不要と判断した時点で、ドットクロックＤＣＬＫとして、仮想クロックＩＮＣＬＫを選択する状態に切り替わる。その選択制御信号の切替の考え方は、以下の通りである。

切替判断回路１３は、仮想クロックＩＮＣＬＫとトグル出力クロックＴＣＬＫをそれぞれカウントアップするカウンタ回路１０、１１からのクロック数を、クロック数比較回路１２が比較した結果により、ドットクロックＤＣＬＫの立上り回数を管理し、１水平走査ラインでのドットクロック数（言い換えると画素数）が所定数になることを補償できるタイミングで選択制御信号を変化させる。また、ドットクロックＤＣＬＫがトグル出力クロックＴＣＬＫから仮想クロックＩＮＣＬＫに切り替わっても最小パルス幅より短いパルス（有意レベルパルス）が出ないことを補償できるタイミングで選択制御信号を変化させる。

以上のように、外部映像クロックとドットクロックＤＣＬＫとの位相調整は、レジスタ設定に従って生成された仮想クロックＩＮＣＬＫの位相が外部映像クロックの位相に合うまで、最小パルス幅のトグル出力クロックＴＣＬＫで置き換えることによって行われる。

次に、仮想クロックＩＮＣＬＫの生成動作について説明する。なお、図３は、分周比レジスタ４に「１２」が設定された際の仮想クロックＩＮＣＬＫの生成時のタイミングチャートであり、図４は、分周比レジスタ４に「１６」が設定された際の仮想クロックＩＮＣＬＫの生成時のタイミングチャートである。

カウンタ２は、分周比レジスタ４に値「１２」が設定された場合には、その値に応じた一定周期（１２高周波クロック期間）をカウントアップし、仮想クロック生成回路３が、そのカウンタ値の状態に応じて、仮想クロックＩＮＣＬＫを生成する。例えば、分周比レジスタ４に「１２」という値が設定されると、カウンタ２は「４」から「１５」までの間のカウントアップを繰り返し、仮想クロック生成回路３は、カウンタ値が「４」〜「９」の間では仮想クロックＩＮＣＬＫとして「Ｌ」レベルを出力し、「１０」〜「１５」の間では仮想クロックＩＮＣＬＫとして「Ｈ」レベルを出力する。これにより、高周波クロックＨＦＣＬＫを１２分周した仮想クロックＩＮＣＬＫが生成される。

ここで、外部水平同期信号ＥＸＨＳＹＮＣの立下りエッジの検出信号ＥＧを受けたカウンタ２には、外部水平同期信号ＥＸＨＳＹＮＣと同期している外部映像クロックと位相が合うように、カウンタ値をロードする。外部水平同期信号ＥＸＨＳＹＮＣと外部映像クロックの位相関係、及び、外部水平同期信号ＥＸＨＳＹＮＣの立下りエッジからエッジ信号を生成してカウンタ２へロードするまでの時間関係は一定であることから、カウンタ２へは分周比レジスタ４への設定値「１２」により計算された値がロードされる。設定値「１２」の場合には、図３に示すように、立下りエッジ検出信号ＥＧによってカウンタ２に「１２」という値をロードすることにより、それ以降の仮想クロックＩＮＣＬＫと、外部映像クロックの位相が合うようになる。

立下りエッジ検出信号ＥＧは、外部水平同期信号ＥＸＨＳＹＮＣをＤフリップフロップ７で高周波クロックＨＦＣＬＫに同期させた後、Ｄフリップフロップ８の入出力データを用いて微分処理を行っているので、立下りエッジ検出信号ＥＧの有効なエッジ（立下りエッジ）は、外部映像クロックの立上りエッジより１〜２高周波クロック期間だけ遅れている。そのため、仮想クロックＩＮＣＬＫの「Ｈ」レベルを規定する最小値「１０」より２だけ大きい値「１２」をロードすることとしている。

また、例えば、分周比レジスタ４に「１６」という値が設定されると、図４に示すように、カウンタ２は「０」から「１５」までの間のカウントアップを繰り返し、仮想クロック生成回路３は、カウンタ値が「０」〜「７」の間では仮想クロックＩＮＣＬＫとして「Ｌ」レベルを出力し、「８」〜「１５」の間では仮想クロックＩＮＣＬＫとして「Ｈ」レベルを出力する。これにより、高周波クロックＨＦＣＬＫを１６分周した仮想クロックＩＮＣＬＫが生成される。カウンタ２は、エッジ検出信号ＥＧにより、設定値「１６」から計算された値「１０（＝８＋２）」をロードする。

図３及び図４に示すように、外部水平同期信号ＥＸＨＳＹＮＣの立下りエッジが検出された直後の仮想クロックＩＮＣＬＫの「Ｈ」レベル期間は短くなっており、映像処理回路本体２１が映像クロックの立下りエッジを有効エッジとして動作するものである場合、直前の立下りエッジからの期間が短く誤動作する恐れがある。

そのため、上述したように、外部水平同期信号ＥＸＨＳＹＮＣの立下りエッジが検出された直後のある程度の期間においては、仮想クロックＩＮＣＬＫではなく、トグル出力クロックＴＣＬＫをドットクロックＤＣＬＫとして選択させることとしている。

次に、仮想クロックＩＮＣＬＫからトグル出力クロックＴＣＬＫへの切替、トグル出力クロックＴＣＬＫから仮想クロックＩＮＣＬＫへの切替について、タイミングチャートを参照しながら説明する。

外部水平同期信号ＥＸＨＳＹＮＣの立下りエッジを検出した際には、仮想クロックＩＮＣＬＫからトグル出力クロックＴＣＬＫへドットクロックＤＣＬＫの選択を切り替え、仮想クロックＩＮＣＬＫが外部映像クロックと同期した以降、トグル出力クロックＴＣＬＫから仮想クロックＩＮＣＬＫへドットクロックＤＣＬＫの選択を切り替える。

外部水平同期信号ＥＸＨＳＹＮＣの立下りエッジを検出し、仮想クロックＩＮＣＬＫからトグル出力クロックＴＣＬＫへ切り替える際に、トグル発生回路５は、トグル出力クロックＴＣＬＫの位相の調整を行う。

このようなトグル出力クロックＴＣＬＫの位相の調整は、外部水平同期信号ＥＸＨＳＹＮＣの立下りエッジの発生タイミングにおいて、ドットクロックＤＣＬＫの論理レベルが「Ｈ」か「Ｌ」かで異なっている。以下では、外部水平同期信号ＥＸＨＳＹＮＣの立下りエッジの発生時、ドットクロックＤＣＬＫが「Ｌ」の場合と、「Ｈ」の場合とに分けて動作を説明する。なお、図５が前者の場合のタイミングチャートであり、図６が後者の場合のタイミングチャートであり、これら図５及び図６は分周比レジスタ４の設定値が「１２」の場合のものである。分周比レジスタ４の設定値が「１２」の場合には、最小パルス幅レジスタ６の設定値として、「１」、「２」、「３」、「４」及び「５」のいずれかを設定でき、図５及び図６は、いずれの値が設定された場合をも含めて記述している。

（１）立下りエッジ発生時にドットクロックが「Ｌ」の場合
立下りエッジの検出信号ＥＧの発生タイミングにおいて、ドットクロックＤＣＬＫのレベルが「Ｌ」であれば、その「Ｌ」レベルの期間が既に何サイクル（１サイクルは１高周波クロック期間）あったかを把握する必要がある。このサイクル数は、カウンタ２の値から知ることができる。

トグル発生回路５は、カウンタ２の値から、あと何サイクル「Ｌ」を出さなければいけないか判断し、最小パルス幅を満たすように「Ｌ」期間を延長する（図５の（Ａ）の期間）。
既に最小パルス幅を満たす「Ｌ」期間が出力されていても、ドットクロックＤＣＬＫの立上りに対する水平同期信号ＨＳＹＮＣのセットアップ時間を保証するため、「Ｈ」レベルの出力開始はもう１サイクル遅らせる。（図５の（Ｂ）の期間）。

続いて、トグル発生回路５は、最小パルス幅だけ「Ｈ」期間を出力する。その最小パルス幅の「Ｈ」期間が終わった時点で、切替判断回路１３は、カウンタ２の値より、トグル出力クロックＴＣＬＫの選択状態を終了するかどうかの判断を行う。その判断基準は、さらにこの先「Ｌ」期間を最小パルス幅分だけ出力し終えたタイミングが、仮想クロックＩＮＣＬＫの次の立上りまでに間に合う（立上りタイミングと同じ又は前）のか否かである。このことは、カウンタ２の値と、２つのクロック数カウンタ１０及び１１の値より知ることができる。切替判断回路１３は、トグル発生回路５が仮に最小パルス幅の「Ｌ」期間を出力し終えた時点でのカウンタ２の値（判断時点のカウンタ２の値と最小パルス幅から定まる）が、仮想クロックＩＮＣＬＫの次の「Ｈ」レベルの出力開始に相当するカウンタ値（判断時点のカウンタ２の値と分周比レジスタ４の設定内容とで定まる）より前であることを示し、かつ、２つのクロック数カウンタ１０及び１１のカウント数が一致していれば間に合っていると判断し、そうでなければ間に合っていないと判断する。

間に合っていると判断すれば、その時点で、切替判断回路１３は、ドットクロックＤＣＬＫの出力を仮想クロックＩＮＣＬＫ側に切り替えてクロックの選択制御を終了する。

一方、切替判断回路１３は、間に合っていないと判断した場合には、その判断時点以降、トグル出力クロックＴＣＬＫを監視し、１周期（最小パルス幅分の「Ｌ」期間と最小パルス幅分の「Ｈ」期間）経過した時点（最小パルス幅分の「Ｈ」期間の出力が終了したタイミング）で、上述と同様な判断を実行する。

仮定した「Ｌ」期間の出力終了タイミングが、仮想クロックＩＮＣＬＫの次の立上りに間に合うという判断結果が得られるまで、同様な判断処理を繰り返す（図５の（Ｃ）の期間）。間に合っていると判断した後は、切替判断回路１３は、仮想クロックＩＮＣＬＫをドットクロックとして出力する（図５の（Ｄ）の期間）。

エッジ検出信号ＥＧのタイミングｔ０からトグル出力クロックＴＣＬＫがドットクロックＤＣＬＫとして選択される。

最小パルス幅として「１」が設定されている場合には、エッジ検出信号ＥＧのタイミングｔ０で最小パルス幅の「Ｌ」期間が確保されているが、この時点ｔ０から、セットアップ保証用の「Ｌ」期間がトグル発生回路５によって１サイクル確保され、確保後の時点ｔ０＋１（ここでの１は１サイクル期間を表している；以下、同様である）から最小パルス幅の「Ｈ」期間が続き、「Ｈ」期間の終了時点ｔ０＋２で、切替判断回路１３がクロックの選択判断を行う。この「Ｈ」期間に、仮に最小パルス幅の「Ｌ」期間を続けた場合の終了タイミングはｔ０＋３であって、仮想クロックＩＮＣＬＫの次の立上りタイミングｔ０＋１０までに間に合っているので、この判断時点ｔ０＋２で仮想クロックＩＮＣＬＫ側へ切り替えを行う。

最小パルス幅として「５」が設定されている場合には、エッジ検出信号ＥＧのタイミングｔ０で最小パルス幅の「Ｌ」期間に対して２サイクルが不足なので、トグル発生回路５によって、エッジ検出信号ＥＧのタイミングｔ０から、「Ｌ」期間が２サイクル確保され、確保後の時点ｔ０＋２から最小パルス幅の「Ｈ」期間が続き、「Ｈ」期間の終了時点ｔ０＋７で、切替判断回路１３がクロックの選択判断を行う。この「Ｈ」期間に、仮に最小パルス幅の「Ｌ」期間を続けた場合の終了タイミングはｔ０＋１２であって、仮想クロックＩＮＣＬＫの次の立上りタイミングｔ０＋１０に間に合っていないので、切替判断回路１３は、この判断時点ｔ０＋７からトグル出力クロックＴＣＬＫの１周期後の「Ｈ」期間の終了時点ｔ０＋１７で再び判断を行う。仮に、この時点ｔ０＋１７から最小パルス幅の「Ｌ」期間を続けた場合の終了タイミングはｔ０＋２２であって、仮想クロックＩＮＣＬＫの次の立上りタイミングｔ０＋２２までに間に合っているので、この判断時点ｔ０＋１７で仮想クロックＩＮＣＬＫ側へ切り替えを行う。

最小パルス幅として「２」、「３」、「４」が設定された場合の説明は省略するが、図５に示す通りである。

（２）立下りエッジ発生時にドットクロックが「Ｈ」の場合
立下りエッジの検出信号ＥＧの発生タイミングにおいて、ドットクロックＤＣＬＫのレベルが「Ｈ」であれば、その「Ｈ」レベルの期間が既に何サイクルあったかを把握する必要がある。このサイクル数も、カウンタ２の値から知ることができる。

トグル発生回路５はカウンタ２の値から、あと何サイクル「Ｈ」を出さなければいけないか判断し、最小パルス幅を満たすように「Ｈ」期間を延長した後（場合によっては延長しなくて良い場合もあり得る）、続いて更に最小パルス幅の「Ｌ」期間を出力する（図６の（Ａ）の期間）。なお、図６は、最小パルス幅が「１」と「２」の場合を示しているが、他の場合も同様である。

この後の動作は、上述した立下りエッジ発生時においてドットクロックＤＣＬＫが「Ｌ」レベルの動作と同様である。

すなわち、トグル発生回路５は最小パルス幅だけ「Ｈ」期間を出力し、「Ｈ」期間の終了時点で、切替判断回路１３が、カウンタ２の値などにより、この時点で、トグル出力クロックＴＣＬＫでの置き換えを終了する（仮想クロックＩＮＣＬＫへの切り替えを実行する）か否かを上述の場合と同様にして判断する。

なお、図６の（Ｂ）の期間は、トグル出力クロックＴＣＬＫの初期位相の調整後において、トグル出力クロックＴＣＬＫを選択している期間であり、図６の（Ｃ）の期間は、仮想クロックＩＮＣＬＫを選択している期間である。

（Ａ−３）第１の実施形態の効果
第１の実施形態によれば、外部映像クロックとドットクロックの位相調整を最小パルス幅を保証しながら行うことができ、かつ、１水平走査ラインのドットクロック数も所定数にすることができる。その結果、ドットクロックの供給を受けるデバイスに対してハザードを供給することを抑えることが可能となり、システムのより安定した動作に貢献できる。

（Ｂ）第２の実施形態
次に、本発明によるドットクロック同期生成回路の第２の実施形態を図面を参照しながら詳述する。図７は、第２の実施形態のドットクロック同期生成回路の構成を示すブロック図であり、上述した第１の実施形態に係る図１との同一、対応部分には同一符号を付して示している。

第１の実施形態では外部水平同期信号ＥＸＨＳＹＮＣの有意なエッジ（立下りエッジ）と外部映像クロックの立上りエッジが一致していることを前提とし、分周比情報として、高速クロックＨＦＣＬＫでの期間数（サイクル数）を設定させるものであった。

この第２の実施形態は、外部水平同期信号ＥＸＨＳＹＮＣと外部映像クロックの任意なタイミング関係に対応するようなレジスタ群を有し、これらレジスタ群の設定内容に応じて、高速クロックＨＦＣＬＫを分周するようになされている。すなわち、第１の実施形態の分周比レジスタ４に代え、初期値レジスタ１５、Ｌスタート値レジスタ１６及びＨスタート値レジスタ１７が設けられている。

初期値レジスタ１５は、カウンタ２の初期値が外部から設定されて保持するものである。すなわち、カウンタ２が、外部水平同期信号ＥＸＨＳＹＮＣの立下りエッジの検出信号ＥＧを受けたときには、この初期値レジスタ１５の値がカウンタ２にロードされる。

Ｌスタート値レジスタ１６は、仮想クロックＩＮＣＬＫのＬ期間の開始時のカウンタ２の値が外部から設定されて保持するものである。

Ｈスタート値レジスタ１７は、仮想クロックＩＮＣＬＫをＨ期間の開始時のカウンタ２の値が外部から設定されて保持するものである。

第２の実施形態においても、ドットクロックＤＣＬＫの位相を調整する動作は、基本的に、第１の実施形態と同様であるが、レジスタ設定によって、仮想クロックＩＮＣＬＫ（従ってドットクロックＤＣＬＫ）の波形を自由に設定可能である点が第１の実施形態と異なっている。

なお、カウンタ２の値が最大値になったときに、仮想クロック生成回路３が、次のサイクルで、仮想クロックＩＮＣＬＫのレベルを「Ｌ」に変化させるものとしている。ここで、カウンタ２が「１」から「１６」までをカウントアップするものとすると（０〜１５までカウントアップする形式でも構わない）、カウンタ２の値が「１６」になったときに、仮想クロック生成回路３が、次のサイクルで、仮想クロックＩＮＣＬＫのレベルを「Ｌ」に変化させる。

初期値レジスタ１５の設定値の選択により、仮想クロックＩＮＣＬＫ（従ってドットクロックＤＣＬＫ）のタイミングをずらすことが可能となる。Ｌスタート値レジスタ１６の設定値の選択により、分周比を変えることが可能となる。すなわち、Ｌスタート値レジスタ１６の設定値からカウンタ２の最大値（例えば「１６」）までの期間が、仮想クロックＩＮＣＬＫ（従ってドットクロックＤＣＬＫ）の１周期となる。Ｈスタート値レジスタ１７の設定値の選択により、仮想クロックＩＮＣＬＫ（従ってドットクロックＤＣＬＫ）のデューティ比を変えることが可能となる。

切替判断回路１３の判断方法は、第１の実施形態と同様であるが、仮想クロックＩＮＣＬＫのタイミングを捉えるために、切替判断回路１３には、初期値レジスタ１５、Ｌスタート値レジスタ１６及びＨスタート値レジスタ１７の保持設定値が入力されるようになされている。

図８〜図１１は、説明は省略するが、第２の実施形態による仮想クロックＩＮＣＬＫ及びドットクロックＤＣＬＫの例を示すタイミングチャートであり、第１の実施形態に係る図５及び図６に示すタイミングチャートに対応している。

図８及び図９は、外部映像クロックの立上りエッジと外部水平同期信号ＥＸＨＳＹＮＣの立下りエッジのタイミングが一致している関係の場合であり、図８がエッジの検出信号ＥＧのタイミングでドットクロックＤＣＬＫが「Ｌ」の場合を示し、図９がエッジの検出信号ＥＧのタイミングでドットクロックＤＣＬＫが「Ｌ」の場合を示している。

図１０及び図１１は、外部映像クロックの立上りエッジが外部水平同期信号ＥＸＨＳＹＮＣの立下りエッジに対して１サイクル（高周波クロックの１サイクル）だけ早い関係を持つ場合であり、図１０がエッジの検出信号ＥＧのタイミングでドットクロックＤＣＬＫが「Ｌ」の場合を示し、図１１がエッジの検出信号ＥＧのタイミングでドットクロックＤＣＬＫが「Ｌ」の場合を示している。

図８及び図９の場合には、初期値レジスタ１５、Ｌスタート値レジスタ１６及びＨスタート値レジスタ１７にそれぞれ、「１３」、「５」、「１１」を設定して、外部映像クロックとドットクロックＤＣＬＫの同期化を図っているが、図１０及び図１１の場合には、初期値レジスタ１５、Ｌスタート値レジスタ１６及びＨスタート値レジスタ１７にそれぞれ、「１４」、「５」、「１１」を設定して、外部映像クロックとドットクロックＤＣＬＫの同期化を図っている。

第２の実施形態においても、外部水平同期信号ＥＸＨＳＹＮＣの立下りエッジを検出した後にはまず、最小パルス幅レジスタ６に設定された最小パルス幅のトグル出力クロックＴＣＬＫがドットクロックＤＣＬＫとして出力され、その後、仮想クロックＩＮＣＬＫに切り替えられて仮想クロックＩＮＣＬＫがドットクロックＤＣＬＫとして出力される。

外部水平同期信号ＥＸＨＳＹＮＣと外部映像クロックの所定位相差（０以外）を有する時間関係をレジスタ設定した場合でも、外部映像クロックと外部映像信号の関係（画素数のカウント）と、ＬＳＩ２０内部での、水平同期信号ＨＳＹＮＣとドットクロックＤＣＬＫの関係は変わらないこと（同じ画素数のカウント）が必要である。すなわち、初期値レジスタ１５の設定値を変動させることによりドットクロックＤＣＬＫの位相をずらすことが可能となっているが（図８及び図９と、図１０及び図１１との比較参照）、外部水平同期信号ＥＸＨＳＹＮＣの立下りエッジに対して、外部映像信号のどこまでを１画素目として認識させるかをトグル発生回路１５又は切替判断回路１３に設定する必要がある。このような設定は、回路内にて固定とする方法と、別途レジスタを用意する方法などがあり、任意である。図８〜図１１の例は、立下りエッジ後、カウンタ２の値が「１６」になるまでを外部映像信号の１画素目と認識する固定する方法を適用している場合に相当する。

初期値レジスタ１５の設定によって、ドットクロックＤＣＬＫの１周期を超えて位相調整することはできない。なぜなら、１周期を超えると、レジスタの設定値はずらす前と同じ設定値になるためである。

実システムで、ドットクロックの位相調整機能を使用する利便性を考慮すると、初期値レジスタ１５の設定によって、ドットクロックＤＣＬＫを半周期分前後させても、外部映像クロックと位相調整可能なようにしておくことが好ましい。

第２の実施形態によれば、第１の実施形態と同様な効果に加え、以下のような効果をそうすることができる。第２の実施形態によれば、ドットクロックの波形を自由に設定可能となる。その結果、例えば、実システム上でのデバイス間インタフェースにおいて、配線容量や遅延等を考慮せざるを得ないときに、第２の実施形態の位相調整機能により微妙なタイミング調整が可能となり、システム構築をよりスムーズに行えうことができる。

（Ｃ）他の実施形態
上記各実施形態では、各実施形態のドットクロック同期生成回路が映像処理回路本体と共に、同一のＬＳＩに搭載されたものを示したが、ドットクロック同期生成回路だけをＬＳＩに搭載して構成しても良い。また、ドットクロック同期生成回路の全て又は一部の構成要素を、ＬＳＩ外部に個別部品で実現するようにしても良い。

また、ドットクロックの有効なエッジや論理レベルなどは、上記各実施形態のものと逆であっても良い。

さらに、上記各実施形態においては、映像信号がノンインターレース方式に従うものを意図して説明したが、インターレース方式に従う映像信号に対しても本発明を適用することができる。

さらにまた、上記各実施形態においては、各レジスタが値を可変設定できるものを示したが、可変できない固定レジスタを適用しても良い。

上記各実施形態においては、ドットクロックの１周期が１画素に対応するものを示したが、ドットクロックの１周期が１／２画素又は２画素に対応するようなものであっても良い。

第１の実施形態のドットクロック同期生成回路の構成を示すブロック図である。 外部映像クロックと内部生成のドットクロックとの関係を示すタイミングチャートである。 第１の実施形態の仮想クロックの生成動作を示すタイミングチャート（１）である。 第１の実施形態の仮想クロックの生成動作を示すタイミングチャート（２）である。 第１の実施形態のドットクロックの生成動作を示すタイミングチャート（１）である。 第１の実施形態のドットクロックの生成動作を示すタイミングチャート（２）である。 第２の実施形態のドットクロック同期生成回路の構成を示すブロック図である。 第２の実施形態のドットクロックの生成動作を示すタイミングチャート（１）である。 第２の実施形態のドットクロックの生成動作を示すタイミングチャート（２）である。 第２の実施形態のドットクロックの生成動作を示すタイミングチャート（３）である。 第２の実施形態のドットクロックの生成動作を示すタイミングチャート（４）である。

符号の説明

１…ドットクロック同期生成回路、２…カウンタ、３…仮想クロック生成回路、４…分周比レジスタ、５…トグル発生回路、６…最小パルス幅レジスタ、７、８…Ｄフリップフロップ、９…ＡＮＤゲート、１０、１１…クロック数カウンタ、１２…クロック数比較回路、１３…切替判断回路、１４…セレクタ、１５…初期値レジスタ、１６…Ｌスタート値レジスタ、１７…Ｈスタート値レジスタ、２０…映像信号処理用のＬＳＩ、２１…映像処理回路本体。

Claims (6)

1. 入力された水平同期信号、及び、生成しようとするドットクロックの周波数より高い周波数の入力された高周波クロックに基づいて、１水平走査ライン上の各画素に対応したドットクロックを生成するドットクロック同期生成回路において、
   上記高周波クロックを分周する分周比の情報を記憶する分周比情報記憶手段と、
   上記高周波クロックのサイクル数で規定された、上記ドットクロックの各論理レベル期間の許容最小期間の情報を記憶する許容最小期間情報記憶手段と、
   上記水平同期信号の有意エッジを検出するエッジ検出手段と、
   上記分周比情報記憶手段に記憶されている分周比の情報に応じ、上記高周波クロックを分周して第１のドットクロックを形成すると共に、上記水平同期信号の有意エッジの検出時に、上記第１のドットクロックの位相を、上記分周比情報記憶手段に記憶されている分周比の情報に応じて初期化する第１のドットクロック形成手段と、
   上記許容最小期間情報記憶手段に記憶されている許容最小期間の情報に応じ、上記高周波クロックから、許容最小期間毎に論理レベルが変化する第２のドットクロックを形成すると共に、上記水平同期信号の有意エッジの検出時に、この検出前後でも、論理レベル期間の許容最小期間を確保するように、上記第２のドットクロックの位相を修正する第２のドットクロック形成手段と、
   上記第１及び第２のドットクロックの一方を選択して出力するドットクロックとする選択手段と、
   上記水平同期信号の有意エッジの検出時に、上記第２のドットクロック形成手段からの第２のドットクロックを上記選択手段によって選択させると共に、上記第１のドットクロックの有意エッジのタイミングが上記第２のドットクロックの有意エッジのタイミングと同じ又は後であることが確認できたときに、上記第１のドットクロック形成手段からの第１のドットクロックを上記選択手段によって選択させる選択制御手段と
   を有することを特徴とするドットクロック同期生成回路。
2. 請求項１のドットクロック同期生成回路において、
   全ての手段が同一の半導体チップ上に形成されていることを特徴とするドットクロック同期生成回路。
3. 請求項１又は２のドットクロック同期生成回路において、
   上記分周比情報記憶手段は、上記分周比の情報を可変設定できることを特徴とするドットクロック同期生成回路。
4. 請求項１〜３のドットクロック同期生成回路において、
   上記許容最小期間情報記憶手段は、上記許容最小期間の情報を可変設定できることを特徴とするドットクロック同期生成回路。
5. 請求項１〜４のドットクロック同期生成回路において、
   上記分周比情報記憶手段は、上記分周比の情報として、上記ドットクロックの１周期に相当する、上記高周波クロックのサイクル数を記憶することを特徴とするドットクロック同期生成回路。
6. 請求項１〜４のドットクロック同期生成回路において、
   上記分周比情報記憶手段は、上記分周比の情報として、上記第１のドットクロックの各論理レベル期間を開始させるタイミング情報と、上記水平同期信号の有意エッジの検出時に、上記第１のドットクロックの位相として初期化するタイミング情報とを記憶することを特徴とするドットクロック同期生成回路。
   

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