JP2004297922A - チャージポンプ回路 - Google Patents
チャージポンプ回路 Download PDFInfo
- Publication number
- JP2004297922A JP2004297922A JP2003087868A JP2003087868A JP2004297922A JP 2004297922 A JP2004297922 A JP 2004297922A JP 2003087868 A JP2003087868 A JP 2003087868A JP 2003087868 A JP2003087868 A JP 2003087868A JP 2004297922 A JP2004297922 A JP 2004297922A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- clock
- circuit
- output
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Read Only Memory (AREA)
- Dc-Dc Converters (AREA)
- Logic Circuits (AREA)
Abstract
【課題】消費電力を削減できるチャージポンプ回路を提供する。
【解決手段】第１クロック生成回路は、互いに同じ位相を有する複数の第１クロックをそれぞれ生成する。チャージポンプは、一端で第１クロックをそれぞれ受け、他端が第１ノードに接続される複数の第１容量素子を有し、第１容量素子の充放電を利用して出力ノードに第１昇圧電圧を生成する。第１クロック生成回路は、複数の第１クロック出力回路を第１クロックにそれぞれ対応して有している。第１クロック出力回路は、第１昇圧電圧が目標電圧より低いときに第１駆動能力で各第１クロックを出力し、第１昇圧電圧が目標電圧より高いときに第１駆動能力より弱い第２駆動能力で各第１クロックを出力する。
【選択図】 図１
【解決手段】第１クロック生成回路は、互いに同じ位相を有する複数の第１クロックをそれぞれ生成する。チャージポンプは、一端で第１クロックをそれぞれ受け、他端が第１ノードに接続される複数の第１容量素子を有し、第１容量素子の充放電を利用して出力ノードに第１昇圧電圧を生成する。第１クロック生成回路は、複数の第１クロック出力回路を第１クロックにそれぞれ対応して有している。第１クロック出力回路は、第１昇圧電圧が目標電圧より低いときに第１駆動能力で各第１クロックを出力し、第１昇圧電圧が目標電圧より高いときに第１駆動能力より弱い第２駆動能力で各第１クロックを出力する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に搭載されるチャージポンプ回路に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）やフラッシュメモリなどの不揮発性半導体メモリは、メモリセルにデータを書き込むときに、高電圧をワード線に供給する。一般に、これらの半導体メモリは、高電圧を生成するために、チャージポンプ回路を有している。バッテリーを使用する携帯機器に搭載される半導体メモリは、低消費電力であることが要求されており、チャージポンプ回路の消費電力を削減する必要がある。
【０００３】
消費電力を削減できるチャージポンプ回路の一例では、チャージポンプ内の昇圧ノードに接続された容量素子に所定の周波数のクロックを与えて昇圧電圧を生成し、昇圧電圧が目標電圧まで上昇した後にクロックの周波数を下げている（例えば、特許文献１参照）。
【特許文献１】
特開平６−６２５６２号公報
【０００４】
【発明が解決しようとする課題】
前述したチャージポンプ回路の一例では、昇圧電圧に応じて二つのクロックのいずれかを選択する必要があるため、周波数の異なる複数のクロックを生成する回路が必要となってしまう。また、チャージポンプの誤動作を回避するために、クロックの周波数の切り替え時にハザード等が発生するのを防止する必要がある。このため、ハザード等が発生するのを防止する回路を特別に設けなければならない。
【０００５】
本発明の目的は、消費電力を削減できるチャージポンプ回路を提供することにある。本発明の別の目的は、クロックの周波数を変更することなく、所定の昇圧電圧を生成できるチャージポンプ回路を提供することにある。
【０００６】
【課題を解決するための手段】
請求項１のチャージポンプ回路では、第１クロック生成回路は、互いに同じ位相を有する複数の第１クロックをそれぞれ生成する。チャージポンプは、一端で第１クロックをそれぞれ受け、他端が第１ノードに接続される複数の第１容量素子を有し、第１容量素子の充放電を利用して出力ノードに第１昇圧電圧を生成する。第１クロック生成回路は、複数の第１クロック出力回路を第１クロックにそれぞれ対応して有している。第１クロック出力回路は、第１昇圧電圧が目標電圧より低いときに第１駆動能力で各第１クロックを出力し、第１昇圧電圧が目標電圧より高いときに第１駆動能力より弱い第２駆動能力で各第１クロックを出力する。
【０００７】
第１クロック出力回路は、第１昇圧電圧に応じて駆動能力を変更しながら、各第１クロックを常時出力する。これにより、第１容量素子の一端の電圧は、常に同時に変化する。このため、第１容量素子は、同時に充放電される。この結果、第１容量素子において、一方の充放電が他方に影響を与えることはない。従って、第１容量素子に充放電される電荷のほとんどを第１昇圧電圧の生成に寄与させることができる。第１昇圧電圧の生成効率が向上するため、例えば、第１容量素子の容量を小さくできる。この結果、チャージポンプ回路の消費電力を削減できる。
【０００８】
第１クロック出力回路が駆動能力を変更することによって第１昇圧電圧が調整されるため、第１容量素子を充放電させるクロックの周波数を変更する回路は不要になる。
請求項２のチャージポンプ回路では、各第１クロック出力回路は、第１弱出力回路、第１強出力回路および第１合成ノードを有している。第１弱出力回路は、第２駆動能力で第１弱クロックを常時出力する。第１強出力回路は、第１駆動能力で第１強クロックを第１昇圧電圧が目標電圧より低いときに出力する。第１合成ノードは、第１弱出力回路の出力と第１強出力回路の出力とに接続され、第１弱クロックと第１強クロックとを各第１クロックとして合成する。
【０００９】
各第１クロック出力回路は、第１弱出力回路を常時動作させ、第１強出力回路の動作・非動作により駆動能力を変更する。すなわち、第１クロック出力回路は、各第１クロックを常時出力しながら、その駆動能力を容易に変更できる。
請求項３のチャージポンプ回路では、フラグ回路は、第１強出力回路にそれぞれ対応するフラグを有している。フラグ回路は、第１昇圧電圧が目標電圧より低いときにフラグを順次セットし、第１昇圧電圧が目標電圧より高いときにフラグを順次リセットする。各第１強出力回路は、対応するフラグがセットされているときに動作し、対応するフラグがリセットされているときに停止する。
【００１０】
フラグ回路を設けることで、動作させる第１強出力回路の数を簡易な回路で制御できる。
請求項４のチャージポンプ回路では、第１分圧回路は、第１昇圧電圧を分圧し、第１分圧電圧を生成する。電圧比較回路は、第１分圧電圧を第１基準電圧と比較する。第１クロック出力回路は、電圧比較回路により、第１分圧電圧が第１基準電圧より低いと判定されたときに第１駆動能力で各第１クロックを出力し、第１分圧電圧が第１基準電圧より高いと判定されたときに第２駆動能力で各第１クロックを出力する。
【００１１】
第１昇圧電圧と目標電圧との大小関係は、第１分圧電圧と第１基準電圧との比較により認識される。第１基準電圧に、昇圧電圧を使用しなくてもよいため、簡易な回路で第１基準電圧を生成できる。従って、第１基準電圧を精度よく、かつ安定して生成できる。
請求項５のチャージポンプ回路では、第２分圧回路は、チャージポンプ回路と共に半導体集積回路に形成される内部回路の電源供給線の電圧を分圧し、第２分圧電圧を生成する。スイッチ制御回路は、第２分圧電圧が第２基準電圧より低いときにスイッチをオンさせ、出力ノードを電圧供給線に接続する。
【００１２】
スイッチはいわゆるレギュレータとして機能するため、第１昇圧電圧を内部回路に直接供給する場合に比べて、電圧供給線の電圧を一定の電圧に安定させることができる。
電圧供給線の電圧と目標電圧との大小関係は、第２分圧電圧と第２基準電圧との比較により認識される。第２基準電圧に、昇圧電圧を使用しなくてもよいため、簡易な回路で第２基準電圧を生成できる。従って、第２基準電圧を精度よく、かつ安定して生成できる。
【００１３】
請求項６のチャージポンプ回路では、第１クロック生成回路は、互いに同じ位相を有する複数の第１クロックをそれぞれ生成する。第２クロック生成回路は、第１クロックにそれぞれ対応し、第１クロックとは逆の位相を有する複数の第２クロックをそれぞれ生成する。チャージポンプは、一端で第１クロックをそれぞれ受け、他端が第１ノードに接続される複数の第１容量素子と、一端で第２クロックをそれぞれ受け、他端が第２ノードに接続される複数の第２容量素子と、第１および第２ノードの間に接続され、第１クロックの有効期間中にオンする昇圧スイッチとを有している。チャージポンプは、第１容量素子の充放電を利用して第１ノードに第１昇圧電圧を生成し、第１昇圧電圧および第２容量素子の充放電を利用して出力ノードに第１昇圧電圧より高い第２昇圧電圧を生成する。第１クロック生成回路は、複数の第１クロック出力回路を第１クロックにそれぞれ対応して有している。第１クロック出力回路は、第２昇圧電圧が目標電圧より低いときに第１駆動能力で各第１クロックを出力し、第２昇圧電圧が目標電圧より高いときに第１駆動能力より弱い第２駆動能力で各第１クロックを出力する。第２クロック生成回路は、複数の第２クロック出力回路を第２クロックにそれぞれ対応して有している。第２クロック出力回路は、第２昇圧電圧が目標電圧より低いときに第１駆動能力で各第２クロックを出力し、第２昇圧電圧が目標電圧より高いときに第２駆動能力で出力する。
【００１４】
第１クロック出力回路は、第２昇圧電圧に応じて駆動能力を変更しながら、各第１クロックを常時出力する。これにより、第１容量素子の一端の電圧は、常に同時に変化する。このため、第１容量素子は、同時に充放電される。この結果、第１容量素子において、一方の充放電が他方に影響を与えることはない。従って、第１容量素子に充放電される電荷のほとんどを第２昇圧電圧の生成に寄与させることができる。また、第２クロック出力回路は、第２昇圧電圧に応じて駆動能力を変更しながら、各第２クロックを常時出力する。これにより、第２容量素子の一端の電圧は、常に同時に変化する。このため、第２容量素子は、同時に充放電される。この結果、第２容量素子において、一方の充放電が他方に影響を与えることはない。従って、第２容量素子に充放電される電荷のほとんどを第２昇圧電圧の生成に寄与させることができる。第２昇圧電圧の生成効率が向上するため、例えば、第１および第２容量素子の容量を小さくできる。この結果、チャージポンプ回路の消費電力を削減できる。
【００１５】
第１および第２クロック出力回路が駆動能力を変更することによって第２昇圧電圧が調整されるため、第１および第２容量素子を充放電させるクロックの周波数を変更する回路は不要になる。
第２昇圧電圧は、第１昇圧電圧および第２容量素子の充放電を利用して生成されるため、高い昇圧電圧を生成できる。また、第２昇圧電圧を二段階の昇圧動作により生成することで、所定の昇圧電圧を高い精度で生成できる。
【００１６】
請求項７のチャージポンプ回路では、各第１クロック出力回路は、第１弱出力回路、第１強出力回路および第１合成ノードを有している。第１弱出力回路は、第２駆動能力で第１弱クロックを常時出力する。第１強出力回路は、第１駆動能力で第１強クロックを第２昇圧電圧が目標電圧より低いときに出力する。第１合成ノードは、第１弱出力回路の出力と第１強出力回路の出力とに接続され、第１弱クロックと第１強クロックとを各第１クロックとして合成する。各第２クロック出力回路は、第２弱出力回路、第２強出力回路および第２合成ノードを有している。第２弱出力回路は、第２駆動能力で第２弱クロックを常時出力する。第２強出力回路は、第１駆動能力で第２強クロックを第２昇圧電圧が目標電圧より低いときに出力する。第２合成ノードは、第２弱出力回路の出力と第２強出力回路の出力とに接続され、第２弱クロックと第２強クロックとを各第２クロックとして合成する。
【００１７】
各第１クロック出力回路は、第１弱出力回路を常時動作させ、第１強出力回路の動作・非動作により駆動能力を変更する。すなわち、第１クロック出力回路は、各第１クロックを常時出力しながら、その駆動能力を容易に変更できる。同様に、各第２クロック出力回路は、第２弱出力回路を常時動作させ、第２強出力回路の動作・非動作により駆動能力を変更する。すなわち、第２クロック出力回路は、各第２クロックを常時出力しながら、その駆動能力を容易に変更できる。
【００１８】
請求項８のチャージポンプ回路では、フラグ回路は、一対の第１および第２強出力回路にそれぞれ対応するフラグを有している。フラグ回路は、第２昇圧電圧が目標電圧より低いときにフラグを順次セットし、第２昇圧電圧が目標電圧より高いときにフラグを順次リセットする。各第１および第２強出力回路は、対応するフラグがセットされているときに動作し、対応するフラグがリセットされているときに停止する。
【００１９】
フラグ回路を設けることで、動作させる第１および第２強出力回路の数を簡易な回路で制御できる。
請求項９のチャージポンプ回路では、第１分圧回路は、第２昇圧電圧を分圧し、第１分圧電圧を生成する。電圧比較回路は、第１分圧電圧を第１基準電圧と比較する。第１クロック出力回路は、電圧比較回路により、第１分圧電圧が第１基準電圧より低いと判定されたときに第１駆動能力で各第１クロックを出力し、第１分圧電圧が第１基準電圧より高いと判定されたときに第２駆動能力で各第１クロックを出力する。第２クロック出力回路は、電圧比較回路により、第１分圧電圧が第１基準電圧より低いと判定されたときに第１駆動能力で各第２クロックを出力し、第１分圧電圧が第１基準電圧より高いと判定されたときに第２駆動能力で各第２クロックを出力する。
【００２０】
第２昇圧電圧と目標電圧との大小関係は、第１分圧電圧と第１基準電圧との比較により認識される。第１基準電圧に、昇圧電圧を使用しなくてもよいため、簡易な回路で第１基準電圧を生成できる。従って、第１基準電圧を精度よく、かつ安定して生成できる。
請求項１０のチャージポンプ回路では、第２分圧回路は、チャージポンプ回路と共に半導体集積回路に形成される内部回路の電源供給線の電圧を分圧し、第２分圧電圧を生成する。スイッチ制御回路は、第２分圧電圧が第２基準電圧より低いときにスイッチをオンさせ、出力ノードを電圧供給線に接続する。
【００２１】
スイッチはいわゆるレギュレータとして機能するため、第２昇圧電圧を内部回路に直接供給する場合に比べて、電圧供給線の電圧を一定の電圧に安定させることができる。
電圧供給線の電圧と目標電圧との大小関係は、第２分圧電圧と第２基準電圧との比較により認識される。第２基準電圧に、昇圧電圧を使用しなくてもよいため、簡易な回路で第２基準電圧を生成できる。従って、第２基準電圧を精度よく、かつ安定して生成できる。
【００２２】
【発明の実施の形態】
以下、図面を用いて本発明の実施形態を説明する。以下の説明では、電圧線の電圧およびノードの電圧は、それぞれ電圧線およびノードと同一の符号を使用する。図中、太線で示した信号は、複数ビットで構成されている。
図１は、本発明のチャージポンプ回路の第１の実施形態を示している。この実施形態は、請求項１〜請求項５に対応している。このチャージポンプ回路は、例えば、フラッシュメモリ内に形成されている。このチャージポンプ回路が生成する昇圧電圧は、フラッシュメモリのプログラム動作に用いられる。
【００２３】
チャージポンプ回路１０は、第１クロック生成回路ＣＰＧ１、チャージポンプＣＰ１、第１分圧回路ＤＶ１、電圧比較回路ＣＭＰ１、フラグ回路ＦＣ１、電圧比較回路ＣＭＰ２（スイッチ制御回路）、スイッチＳＷ、第２分圧回路ＤＶ２を有している。
第１クロック生成回路ＣＰＧ１は、発振器（図示せず）から供給される第１基準クロックＣＫ１Ｂを基に、互いに同じ位相を有する二本の第１クロックＣＫ１［０］、ＣＫ１［１］を生成する。第１クロック生成回路ＣＰＧ１の詳細については、図２で説明する。
【００２４】
チャージポンプＣＰ１は、第１容量素子Ｃ００、Ｃ０１、ｎＭＯＳトランジスタＮ００、Ｎ０１を有している。
第１容量素子Ｃ００、Ｃ０１は、一端で第１クロックＣＫ１［０］、ＣＫ１［１］をそれぞれ受け、他端が第１ノードＶＮ１に接続されている。第１容量素子Ｃ００、Ｃ０１の容量は、第１ノードＶＮ１に接続されている容量素子の容量（寄生容量）に比べて十分に大きい。
【００２５】
ｎＭＯＳトランジスタＮ００のゲートおよびドレインは、共に電源線ＶＣＣに接続されている。ｎＭＯＳトランジスタＮ００のソースは、第１ノードＶＮ１に接続されている。これにより、第１ノードＶＮ１の電圧は、電源電圧ＶＣＣからｎＭＯＳトランジスタＮ００の閾値電圧を引いた電圧より低くなることはない。
ｎＭＯＳトランジスタＮ０１のゲートおよびドレインは、共に第１ノードＶＮ１に接続されている。ｎＭＯＳトランジスタＮ０１のソースは、チャージポンプＣＰ１の出力ノードＶＯ１に接続されている。ｎＭＯＳトランジスタＮ０１の閾値電圧は、例えば、ｎＭＯＳトランジスタＮ００の閾値電圧と同一である。これにより、出力ノードＶＯ１の電圧（第１昇圧電圧）は、電源電圧ＶＣＣからｎＭＯＳトランジスタＮ００の閾値電圧の２倍を引いた電圧より低くなることはない。
【００２６】
第１クロックＣＫ１が高レベル（電源電圧ＶＣＣ）から低レベル（接地電圧ＶＳＳ）に変化すると、容量カップリングにより第１ノードＶＮ１が降圧される。しかしながら、ｎＭＯＳトランジスタＮ００を介して電源線ＶＣＣから第１ノードＶＮ１に電流が補充される。このため、第１ノードＶＮ１は、電源電圧ＶＣＣからｎＭＯＳトランジスタＮ００の閾値電圧を引いた電圧になる。
【００２７】
第１クロックＣＫ１が低レベルから高レベルに変化すると、容量カップリングにより第１ノードＶＮ１が昇圧される。このとき、ｎＭＯＳトランジスタＮ０１はオンし、第１ノードＶＮ１から出力ノードＶＯ１に電流が流れる。出力ノードＶＯ１に接続されている容量素子（図示せず）は充電され、第１昇圧電圧ＶＯ１は上昇する。なお、ｎＭＯＳトランジスタＮ００、Ｎ０１は、いわゆるダイオード接続されているため、出力ノードＶＯ１から第１ノードＶＮ１に電流は流れない。これらの動作が連続することで、第１昇圧電圧ＶＯ１は、第１クロックＣＫ１の立ち上がりエッジ毎に徐々に上昇する。
【００２８】
第１分圧回路ＤＶ１は、出力ノードＶＯ１と接地線ＶＳＳとの間にノードＶＤ１を介して直列に接続された容量素子ＣＤ１０、ＣＤ１１を有している。第１分圧回路ＤＶ１は、第１昇圧電圧ＶＯ１を容量素子ＣＤ１０、ＣＤ１１の容量比で分圧し、ノードＶＤ１に第１分圧電圧ＶＤ１を生成する。
電圧比較回路ＣＭＰ１は、差動増幅器で構成されている。電圧比較回路ＣＭＰ１は、第１分圧電圧ＶＤ１を基準電圧ＶＲＥＦ（第１基準電圧）と比較し、比較結果を比較結果信号ＲＥＳ１としてフラグ回路ＦＣ１に出力する。電圧比較回路ＣＭＰ１は、第１分圧電圧ＶＤ１が基準電圧ＶＲＥＦより低いと判定したときに、比較結果信号ＲＥＳ１を高レベル（電源電圧ＶＣＣ）に固定する。電圧比較回路ＣＭＰ１は、第１分圧電圧ＶＤ１が基準電圧ＶＲＥＦより高いと判定したときに、比較結果信号ＲＥＳ１を低レベル（接地電圧ＶＳＳ）に固定する。第１昇圧電圧ＶＯ１と目標電圧との大小関係は、第１分圧電圧ＶＤ１と基準電圧ＶＲＥＦとの比較により認識される。このため、基準電圧ＶＲＥＦに昇圧電圧を使用しなくてもよい。
【００２９】
フラグ回路ＦＣ１は、図２で説明する第１クロック出力回路ＣＯ１０、ＣＯ１１の第１強出力回路Ｓ１にそれぞれ対応するフラグＦ０、Ｆ１を有している。フラグ回路ＦＣ１は、フラグＦ０、Ｆ１の論理値を２ビットのフラグ信号ＦＬＡＧ［０］、ＦＬＡＧ［１］として第１クロック生成回路ＣＰＧ１に出力する。
フラグ回路ＦＣ１は、比較結果信号ＲＥＳ１が低レベルであるときに、フラグＦ０、Ｆ１を所定の周期（図３で説明するＴｃｙｃ）で順次リセットする。すなわち、比較結果信号ＲＥＳ１が高レベルから低レベルに変化すると、まず、所定の時間間隔Ｔｃｙｃをおいてフラグ信号ＦＬＡＧ［１］が高レベルから低レベルに変化し、さらに所定の時間間隔Ｔｃｙｃをおいてフラグ信号ＦＬＡＧ［０］も高レベルから低レベルに変化する。
【００３０】
フラグ回路ＦＣ１は、比較結果信号ＲＥＳ１が高レベルであるときに、フラグＦ０、Ｆ１を所定の周期Ｔｃｙｃで順次セットする。すなわち、比較結果信号ＲＥＳ１が低レベルから高レベルに変化すると、まず、所定の時間間隔Ｔｃｙｃをおいてフラグ信号ＦＬＡＧ［０］が低レベルから高レベルに変化し、さらに所定の時間間隔Ｔｃｙｃをおいてフラグ信号ＦＬＡＧ［１］も低レベルから高レベルに変化する。
【００３１】
電圧比較回路ＣＭＰ２は、差動増幅器で構成されている。電圧比較回路ＣＭＰ２は、後述する第２分圧電圧ＶＤ２を基準電圧ＶＲＥＦ（第２基準電圧）と比較し、比較結果を比較結果信号ＲＥＳ２としてスイッチＳＷに出力する。電圧比較回路ＣＭＰ２は、第２分圧電圧ＶＤ２が基準電圧ＶＲＥＦより高いと判定したときに、比較結果信号ＲＥＳ２を高レベル（電源電圧ＶＣＣ）に固定する。電圧比較回路ＣＭＰ２は、第２分圧電圧ＶＤ２が基準電圧ＶＲＥＦより低いと判定したときに、比較結果信号ＲＥＳ２を低レベル（接地電圧ＶＳＳ）に固定する。電圧比較回路ＣＭＰ２は、電圧比較回路ＣＭＰ１と共通の基準電圧ＶＲＥＦを比較基準電圧として受けるため、比較基準電圧を生成する回路の規模が削減される。
【００３２】
スイッチＳＷは、ｐＭＯＳトランジスタで構成されている。スイッチＳＷのドレインおよびソースは、それぞれ出力ノードＶＯ１およびメモリコアＣＯＲＥ（内部回路）の電圧供給線ＶＰＲＧに接続されている。スイッチＳＷのゲートは、比較結果信号ＲＥＳ２を受ける。スイッチＳＷは、比較結果信号ＲＥＳ２が低レベルであるとき（第２分圧電圧ＶＤ２が基準電圧ＶＲＥＦより低いとき）にオンする。
【００３３】
スイッチＳＷのオンにより、出力ノードＶＯ１から電圧供給線ＶＰＲＧに電流が流れ、電圧供給線ＶＰＲＧの電圧は、比較結果信号ＲＥＳ２が高レベルに変化するまで上昇する。電圧供給線ＶＰＲＧの電圧は、メモリコアＣＯＲＥ内に形成されたメモリセルのドレイン電圧として供給される。スイッチＳＷはいわゆるレギュレータとして機能するため、第１昇圧電圧ＶＯ１をメモリコアＣＯＲＥに直接供給する場合に比べて、電圧供給線ＶＰＲＧの電圧は、一定の電圧に安定する。
【００３４】
第２分圧回路ＤＶ２は、電圧供給線ＶＰＲＧと接地線ＶＳＳとの間にノードＶＤ２を介して直列に接続された容量素子ＣＤ２０、ＣＤ２１を有している。第２分圧回路ＤＶ２は、電圧供給線ＶＰＲＧの電圧を容量素子ＣＤ２０、ＣＤ２１の容量比で分圧し、ノードＶＤ２に第２分圧電圧ＶＤ２を生成する。
図２は、第１の実施形態における第１クロック生成回路ＣＰＧ１の詳細を示している。
【００３５】
第１クロック生成回路ＣＰＧ１は、第１クロックＣＫ１［０］、ＣＫ１［１］にそれぞれ対応して第１クロック出力回路ＣＯ１０、ＣＯ１１を有している。
第１クロック出力回路ＣＯ１０は、第１弱出力回路Ｗ１、第１強出力回路Ｓ１および第１合成ノードＮＤ１を有している。
第１弱出力回路Ｗ１は、インバータＩＮＶＷおよび第１トランジスタサイズのインバータで構成される出力バッファＢＷを有している。インバータＩＮＶＷは、第１基準クロックＣＫ１Ｂの反転クロックを出力バッファＢＷに出力する。出力バッファＢＷは、第１基準クロックＣＫ１Ｂの反転クロックを反転し、第１弱クロックＣＫ１Ｗとして出力する。これにより、第１弱出力回路Ｗ１は、第１弱クロックＣＫ１Ｗを常時出力する。
【００３６】
第１強出力回路Ｓ１は、インバータＩＮＶＳ、ＮＡＮＤ回路ＮＡＳ、ＮＯＲ回路ＮＲＳ、出力バッファを構成する第２トランジスタサイズのｐＭＯＳトランジスタＰＴＳおよびｎＭＯＳトランジスタＮＴＳを有している。なお、第２トランジスタサイズは、第１トランジスタサイズより大きい。インバータＩＮＶＳは、フラグ信号ＦＬＡＧ［０］の反転論理をＮＯＲ回路ＮＲＳに出力する。ＮＯＲ回路ＮＲＳは、フラグ信号ＦＬＡＧ［０］の反転論理が低レベルであるとき（フラグ信号ＦＬＡＧ［０］が高レベルであるとき）に活性化され、第１基準クロックＣＫ１Ｂの反転クロックをｎＭＯＳトランジスタＮＴＳのゲートに出力する。ＮＡＮＤ回路ＮＡＳは、フラグ信号ＦＬＡＧ［０］が高レベルであるときに活性化され、第１基準クロックＣＫ１Ｂの反転クロックをｐＭＯＳトランジスタＰＴＳのゲートに出力する。
【００３７】
ｐＭＯＳトランジスタＰＴＳのソースおよびｎＭＯＳトランジスタＮＴＳのソースは、それぞれ電源線ＶＣＣおよび接地線ＶＳＳに接続されている。ｐＭＯＳトランジスタＰＴＳのドレインおよびｎＭＯＳトランジスタＮＴＳのドレインは、共に第１合成ノードＮＤ１に接続されている。ｐＭＯＳトランジスタＰＴＳおよびｎＭＯＳトランジスタＮＴＳは、フラグ信号ＦＬＡＧ［０］が高レベルであるとき、第１基準クロックＣＫ１Ｂの遷移エッジに同期して交互にオンし、第１強クロックＣＫ１Ｓを生成する。すなわち、第１強出力回路Ｓ１は、フラグ信号ＦＬＡＧ［０］が高レベルであるときに、第１弱出力回路Ｗ１の駆動能力（第２駆動能力）より強い駆動能力（第１駆動能力）で第１強クロックＣＫ１Ｓを出力する。
【００３８】
第１合成ノードＮＤ１は、第１弱出力回路Ｗ１の出力と第１強出力回路Ｓ１の出力とに接続され、第１弱クロックＣＫ１Ｗと第１強クロックＣＫ１Ｓとを第１クロックＣＫ１［０］として合成する。これにより、第１クロック出力回路ＣＯ１０は、フラグ信号ＦＡＬＧ［０］が低レベルであるとき（第１昇圧電圧ＶＯ１が目標電圧より高いとき）に第１弱クロックＣＫ１Ｗを第１クロックＣＫ１［０］として出力し、フラグ信号ＦＬＡＧ［０］が高レベルであるとき（第１昇圧電圧ＶＯ１が目標電圧より低いとき）に第１弱クロックＣＫ１Ｗおよび第１強クロックＣＫ１Ｓを合成したクロックを第１クロックＣＫ１［０］として出力する。第１弱出力回路Ｗ１および第１強出力回路Ｓ１は、第１基準クロックＣＫ１Ｂを共通して使用するため、第１弱クロックＣＫ１Ｗおよび第１強クロックＣＫ１Ｓは、同位相になる。このため、後述のように、第１クロック生成回路ＣＰＧ１内で貫通電流が生じることはない。このように、第１クロック出力回路ＣＯ１０は、第１弱出力回路Ｗ１を常時動作させ、第１強出力回路Ｓ１の動作・非動作により駆動能力を変更する。
【００３９】
第１弱出力回路Ｗ１の駆動能力が弱過ぎると、第１強出力回路Ｓ１の停止中（フラグ信号ＦＬＡＧ［０］が低レベルであるとき）の第１クロックＣＫ１［０］は、フローティングと同様の状態になる。この場合、チャージポンプＣＰ１の第１ノードＶＮ１の電圧が変化すると、容量カップリングにより第１合成ノードＮＤ１の電圧が電源電圧ＶＣＣより高い電圧または接地電圧ＶＳＳより低い電圧（負電圧）に変化する場合がある。第１合成ノードＮＤ１が電源電圧ＶＣＣより高い電圧になると、第１強出力回路Ｓ１におけるｐＭＯＳトランジスタＰＴＳのドレイン・基板間のｐｎジャンクションに順方向電流が流れてしまう（順バイアス条件が生じてしまう）。第１合成ノードＮＤ１が接地電圧ＶＳＳより低い電圧になると、第１強出力回路Ｓ１のｎＭＯＳトランジスタＮＴＳのドレイン・基板間のｐｎジャンクションに順方向電流が流れてしまう（順バイアス条件が生じてしまう）。
【００４０】
これを防止するため、第１弱出力回路Ｗ１は、第１強出力回路Ｓ１の停止中に、第１強出力回路Ｓ１のｐＭＯＳトランジスタＰＴＳおよびｎＭＯＳトランジスタＮＴＳのｐｎジャンクションが第１合成ノードＮＤ１の電圧変化によりオンしない最小の駆動能力に設定されている。第１弱出力回路Ｗ１をこのような最小の駆動能力に設定することで、チャージポンプ回路１０の消費電力は小さくなる。
【００４１】
第１クロック出力回路ＣＯ１１は、第１クロック出力回路ＣＯ１０と同様に動作し、第１基準クロックＣＫ１Ｂおよびフラグ信号ＦＬＡＧ［１］を受け、第１クロックＣＫ１［１］を出力する。第１クロック出力回路ＣＯ１１の構成は、第１クロック出力回路ＣＯ１０の構成と同一であるため、詳細な説明は省略する。
第１クロック出力回路ＣＯ１０、ＣＯ１１は、同一の回路構成であり、かつ第１基準クロックＣＫ１Ｂを共通して使用するため、第１クロックＣＫ１［０］、ＣＫ１［１］は、同位相になる。
【００４２】
図３は、第１の実施形態の動作概要を示している。
時刻Ｔ１において、第１昇圧電圧ＶＯ１が目標電圧ＶＴより高くなると、電圧比較回路ＣＭＰ１は、比較結果信号ＲＥＳ１を高レベルから低レベルに変化させる。
比較結果信号ＲＥＳ１の立ち下がりエッジから所定の時間間隔Ｔｃｙｃが経過した時刻Ｔ２において、フラグ回路ＦＣ１は、フラグＦ１をリセットする。このため、フラグ信号ＦＬＡＧ［１］は高レベルから低レベルに変化する。第１クロック出力回路ＣＯ１１の第１強出力回路Ｓ１は、フラグ信号ＦＬＡＧ［１］の立ち下がりエッジに応答して停止する。すなわち、第１クロック出力回路ＣＯ１１は、第１弱クロックＣＫ１Ｗを第１クロックＣＫ１［１］として出力する。この結果、第１昇圧電圧ＶＯ１の上昇速度が下がる。
【００４３】
フラグ信号ＦＬＡＧ［１］の立ち下がりエッジから所定の時間間隔Ｔｃｙｃが経過した時刻Ｔ３において、フラグ回路ＦＣ１は、フラグＦ０をリセットする。このため、フラグ信号ＦＬＡＧ［０］は高レベルから低レベルに変化する。第１クロック出力回路ＣＯ１０の第１強出力回路Ｓ１は、フラグ信号ＦＬＡＧ［０］の立ち下がりエッジに応答して停止する。すなわち、第１クロック出力回路ＣＯ１０は、第１弱クロックＣＫ１Ｗを第１クロックＣＫ１［０］として出力する。この結果、第１昇圧電圧ＶＯ１は、下降し始める。
【００４４】
時刻Ｔ４において、第１昇圧電圧ＶＯ１が目標電圧ＶＴより低くなると、電圧比較回路ＣＭＰ１は、比較結果信号ＲＥＳ１を低レベルから高レベルに変化させる。
比較結果信号ＲＥＳ１の立ち上がりエッジから所定の時間間隔Ｔｃｙｃが経過した時刻Ｔ５において、フラグ回路ＦＣ１は、フラグＦ０をセットする。このため、フラグ信号ＦＬＡＧ［０］は低レベルから高レベルに変化する。第１クロック出力回路ＣＯ１０の第１強出力回路Ｓ１は、フラグ信号ＦＬＡＧ［０］の立ち上がりエッジに応答して動作を開始する。すなわち、第１クロック出力回路ＣＯ１０は、第１弱クロックＣＫ１Ｗおよび第１強クロックＣＫ１Ｓを合成したクロックを第１クロックＣＫ１［０］として出力する。この結果、第１昇圧電圧ＶＯ１は、下降から上昇に転じる。
【００４５】
フラグ信号ＦＬＡＧ［０］の立ち上がりエッジから所定の時間間隔Ｔｃｙｃが経過した時刻Ｔ６において、フラグ回路ＦＣ１は、フラグＦ１をセットする。このため、フラグ信号ＦＬＡＧ［１］は低レベルから高レベルに変化する。第１クロック出力回路ＣＯ１１の第１強出力回路Ｓ１は、フラグ信号ＦＬＡＧ［１］の立ち上がりエッジに応答して動作を開始する。すなわち、第１クロック出力回路ＣＯ１１は、第１弱クロックＣＫ１Ｗおよび第１強クロックＣＫ１Ｓを合成したクロックを第１クロックＣＫ１［１］として出力する。この結果、第１昇圧電圧の上昇速度が上がる。
【００４６】
このように、チャージポンプ回路１０では、第１クロック出力回路ＣＯ１０、ＣＯ１１は、第１昇圧電圧ＶＯ１に応じて駆動能力を変更しながら、それぞれ第１クロックＣＫ１［０］、ＣＫ１［１］を常時出力する。これにより、第１容量素子Ｃ００、Ｃ０１の一端（第１クロックＣＫ１［０］、ＣＫ１［１］を受ける側）の電圧は、同時に変化する。このため、第１容量素子Ｃ００、Ｃ０１は、同時に充放電される。この結果、第１容量素子Ｃ００、Ｃ０１において、一方の充放電が他方に影響を与えることはない。従って、第１容量素子Ｃ００、Ｃ０１に充放電される電荷のほとんどが第１昇圧電圧ＶＯ１の生成に寄与する。第１昇圧電圧ＶＯ１の生成効率が向上するため、例えば、第１容量素子Ｃ００、Ｃ０１の容量は小さく設定される。この結果、チャージポンプ回路１０の消費電力が削減される。
【００４７】
また、フラグ回路ＦＣ１から出力されるフラグ信号ＦＬＡＧを利用することで、動作させる第１強出力回路Ｓ１の数が簡易な回路で制御される。
なお、本発明者は、本発明をする前に、第１昇圧電圧ＶＯ１が目標電圧ＶＴより高いときに、第１クロックＣＫ１［０］、ＣＫ１［１］の少なくともいずれかを電源電圧ＶＣＣ、接地電圧ＶＳＳまたはフローティングのいずれかに設定することで、第１昇圧電圧ＶＯ１の生成を抑制することを検討した。
【００４８】
第１昇圧電圧ＶＯ１が目標電圧ＶＴより高いときに、第１クロックＣＫ１［１］のみを電源電圧ＶＣＣまたは接地電圧に固定すると、第１クロックＣＫ１［１］を受ける第１容量素子Ｃ０１は、第１クロックＣＫ１［０］による第１ノードＶＮ１の昇圧動作の負荷になってしまう。このため、第１クロックＣＫ１［０］の消費電流が増加してしまう。この結果、消費電力の削減効果は低下してしまう。
【００４９】
第１昇圧電圧ＶＯ１が目標電圧ＶＴより高いときに、第１クロックＣＫ１［１］のみをフローティングにすると、チャージポンプＣＰ１の第１ノードＶＮ１の電圧が変化することで、第１クロックＣＫ１［１］は、容量カップリングにより、電源電圧ＶＣＣより高い電圧または接地電圧ＶＳＳより低い電圧（負電圧）になる場合がある。このとき、第１クロックＣＫ１［１］を出力する出力バッファのｐｎジャンクションがオンし、順方向電流が流れてしまう。
【００５０】
これらに対して、本発明では、第１昇圧電圧ＶＯ１が目標電圧ＶＴより高いときに、第１クロックＣＫ１［１］は第２駆動能力で出力されているため、第１容量素子Ｃ０１が第１クロックＣＫ１［０］による第１ノードＶＮ１の昇圧動作の負荷になることはない。また、第１クロックＣＫ１［１］を出力する第１クロック出力回路ＣＯ１０の第１弱出力回路Ｗ１は、第１クロック出力回路ＣＯ１０の第１強出力回路Ｓ１におけるｐＭＯＳトランジスタＰＴＳおよびｎＭＯＳトランジスタＮＴＳのｐｎジャンクションがオンしない最小の駆動能力に設定されているため、第１クロックＣＫ１［１］は、チャージポンプＣＰ１の第１ノードＶＮ１の電圧変化に影響されない。このため、チャージポンプ回路１０の消費電力が大幅に削減される。
【００５１】
以上、第１の実施形態では、次の効果が得られる。
第１クロック出力回路ＣＯ１０、ＣＯ１１は、それぞれ第１クロックＣＫ１［０］、ＣＫ１［１］を常時出力するため、第１容量素子Ｃ００、Ｃ０１は、同時に充放電される。このため、第１容量素子Ｃ００、Ｃ０１において、一方の充放電が他方に影響を与えることはない。従って、第１容量素子Ｃ００、Ｃ０１に充放電される電荷のほとんどを第１昇圧電圧ＶＯ１の生成に寄与させることができる。第１昇圧電圧ＶＯ１の生成効率が向上するため、例えば、第１容量素子Ｃ００、Ｃ０１の容量を小さくできる。この結果、チャージポンプ回路１０の消費電力を削減できる。
【００５２】
第１クロック出力回路ＣＯ１０、ＣＯ１１が駆動能力を変更することで第１昇圧電圧ＶＯ１が調整されるため、第１容量素子Ｃ００、Ｃ０１を充放電させるクロックの周波数を変更する回路は不要になる。
第１クロック出力回路ＣＯ１０、ＣＯ１１は、第１弱出力回路Ｗ１を常時動作させ、第１強出力回路Ｓ１の動作・非動作により駆動能力を変更する。すなわち、第１クロック出力回路ＣＯ１０、ＣＯ１１は、それぞれ第１クロックＣＫ１［０］、ＣＫ１［１］を出力しながら、その駆動能力を容易に変更できる。
【００５３】
フラグ回路ＦＣ１から出力されるフラグ信号ＦＬＡＧを利用することで、動作させる第１強出力回路Ｓ１の数を簡易な回路で制御できる。
第１昇圧電圧ＶＯ１と目標電圧との大小関係は第１分圧電圧ＶＤ１と基準電圧ＶＲＥＦとの比較により認識される。また、電圧供給線ＶＰＲＧの電圧と目標電圧との大小関係は第２分圧電圧ＶＤ２と基準電圧ＶＲＥＦとの比較により認識される。基準電圧ＶＲＥＦに、昇圧電圧を使用しなくてもよいため、簡易な回路で基準電圧ＶＲＥＦを生成できる。従って、基準電圧ＶＲＥＦを精度よく、かつ安定して生成できる。
【００５４】
電圧比較回路ＣＭＰ２は、電圧比較回路ＣＭＰ１と共通の基準電圧ＶＲＥＦを比較基準電圧として受けるため、比較基準電圧を生成する回路の規模を削減できる。
チャージポンプＣＰ１の出力ノードＶＯ１と電圧供給線ＶＰＲＧとの間にスイッチＳＷを設けることで、第１昇圧電圧ＶＯ１をメモリコアＣＯＲＥに直接供給する場合に比べて、電圧供給線ＶＰＲＧの電圧を一定の電圧に安定させることができる。
【００５５】
第１弱出力回路Ｗ１は、対応する第１強出力回路Ｓ１の停止中に、対応する第１強出力回路Ｓ１のｐＭＯＳトランジスタＰＴＳおよびｎＭＯＳトランジスタＮＴＳのｐｎジャンクションが第１合成ノードＮＤ１の電圧変化によりオンしない最小の駆動能力に設定されている。このため、ｐＭＯＳトランジスタＰＴＳおよびｎＭＯＳトランジスタＮＴＳのｐｎジャンクションに順方向電流が流れるのを防止できる。
【００５６】
図４は、本発明のチャージポンプ回路の第２の実施形態を示している。この実施形態は、請求項６、請求項７および請求項９に対応している。このチャージポンプ回路は、例えば、第１の実施形態と同様に、フラッシュメモリ内に形成されている。なお、第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明は省略する。
【００５７】
チャージポンプ回路２０は、第１クロック生成回路ＣＰＧ１、第２クロック生成回路ＣＰＧ２、チャージポンプＣＰ２、第１分圧回路ＤＶ３、電圧比較回路ＣＭＰ１、ｎＭＯＳトランジスタＮＴ０、ＮＴ１、ＮＴ２、ｐＭＯＳトランジスタＰＴ０、ラッチ回路ＬＣ、インバータＩＮＶ０、ＩＮＶ１およびＮＡＮＤ回路ＮＡを有している。
第１クロック生成回路ＣＰＧ１は、第１の実施形態のフラグ信号ＦＡＬＧ［０］、ＦＬＡＧ［１］の代わりに、許可信号ＥＮ０、ＥＮ１をそれぞれ受ける。許可信号ＥＮ０は、フラッシュメモリのプログラム動作中に低レベルから高レベルに変化する。第１クロック生成回路ＣＰＧ１の詳細については、図５で説明する。
【００５８】
第２クロック生成回路ＣＰＧ２は、発振器（図示せず）から供給される第２基準クロックＣＫ２Ｂを基に、第１クロックＣＫ１（ＣＫ１［０］、ＣＫ１［１］）にそれぞれ対応し、第１クロックＣＫ１とは逆の位相を有する二本の第２クロックＣＫ２（ＣＫ２［０］、ＣＫ２［１］）を生成する。第２クロック生成回路ＣＰＧ２の詳細については、図６で説明する。なお、第１基準クロックＣＫ１Ｂおよび第２基準クロックＣＫ２Ｂは、配線遅延などにより、互いの有効期間（高レベル期間）が重なるのを防止するために、一方の立ち上がり変化は、他方の立ち下がり変化から所定の時間間隔をおいて発生する。このため、第１クロックＣＫ１および第２クロックＣＫ２は、互いの高レベル期間が重ならない。この結果、チャージポンプＣＰ２の誤動作が防止される。
【００５９】
チャージポンプＣＰ２は、第１クロックＣＫ１および第２クロックＣＫ２による昇圧動作を使用して、出力ノードＶＯ２に第２昇圧電圧ＶＯ２を生成する。チャージポンプＣＰ２の詳細については、図７で説明する。
第１分圧回路ＤＶ３は、出力ノードＶＯ２と接地線ＶＳＳとの間にノードＶＤ３を介して直列に接続された容量素子ＣＤ３０、ＣＤ３１を有している。第１分圧回路ＤＶ３は、第２昇圧電圧ＶＯ２を容量素子ＣＤ３０、ＣＤ３１の容量比で分圧し、ノードＶＤ３に第１分圧電圧ＶＤ３を生成する。
【００６０】
ｎＭＯＳトランジスタＮＴ０のドレインおよびソースは、それぞれ出力ノードＶＯ２、接地線ＶＳＳに接続されている。ｎＭＯＳトランジスタＮＴ０のゲートは、電圧比較回路ＣＭＰ１から出力される比較結果信号ＲＥＳ１が印加されている。比較結果信号ＲＥＳ１が高レベルであるとき（第１分圧電圧ＶＤ３が基準電圧ＶＲＥＦより高いとき）に、ｎＭＯＳトランジスタＮＴ０がオンすることで、出力ノードＶＯ２から接地線ＶＳＳに電流が流れる。このため、第２昇圧電圧ＶＯ２が必要以上に上昇することが防止される。
【００６１】
ｐＭＯＳトランジスタＰＴ０のソースおよびドレインは、それぞれ電源線ＶＣＣおよびｎＭＯＳトランジスタＮＴ１のドレインに接続されている。ｐＭＯＳトランジスタＰＴ０のゲートは、許可信号ＥＮ０を受けている。ｎＭＯＳトランジスタＮＴ１のソースおよびドレインは、それぞれｎＭＯＳトランジスタＮＴ２のドレインおよびｐＭＯＳトランジスタＰＴ０のドレインに接続されている。ｎＭＯＳトランジスタＮＴ１のゲートは、比較結果信号ＲＥＳ１を受けている。ｎＭＯＳトランジスタＮＴ２のソースおよびドレインは、それぞれ接地線ＶＳＳおよびｎＭＯＳトランジスタＮＴ１のソースに接続されている。ｎＭＯＳトランジスタＮＴ２のゲートは、許可信号ＥＮ０を受けている。ラッチ回路ＬＣは、環状に接続されたインバータＩＮＶＬ０、ＩＮＶＬ１で構成されている。インバータＩＮＶＬ０の入力およびインバータＩＮＶＬ１の出力は、ｐＭＯＳトランジスタＰＴ０のドレインおよびｎＭＯＳトランジスタＮＴ１のドレインに接続されている。このため、ｐＭＯＳトランジスタＰＴ０およびｎＭＯＳトランジスタＮＴ１が共にオフしても、ラッチ回路ＬＣから出力されるラッチ出力信号ＬＯは、電源電圧ＶＣＣまたは接地電圧ＶＳＳに固定される。
【００６２】
インバータＩＮＶ０は、ラッチ出力信号ＬＯの反転論理をＮＡＮＤ回路ＮＡに出力する。ＮＡＮＤ回路ＮＡは、許可信号ＥＮ０が高レベルであるとき（フラッシュメモリのプログラム動作中）に活性化され、ラッチ出力信号ＬＯと同一の論理を出力する。インバータＩＮＶ１は、ＮＡＮＤ回路ＮＡの出力論理を反転し、許可信号ＥＮ１として第１クロック生成回路ＣＰＧ１および第２クロック生成回路ＣＰＧ２に出力する。
【００６３】
許可信号ＥＮ０が低レベルであるときに、ｐＭＯＳトランジスタＰＴ０はオンし、ｎＭＯＳトランジスタＮＴ２はオフする。また、許可信号ＥＮ０が低レベルのときは、チャージポンプＣＰ２の昇圧能力は低下し、第１分圧電圧ＶＤ３は基準電圧ＶＲＥＦより低くなる。このため、比較結果信号ＲＥＳ１は、接地電圧ＶＳＳに固定される。この結果、ｎＭＯＳトランジスタＮＴ１はオフする。従って、許可信号ＥＮ０が低レベルであるときは、ラッチ回路ＬＣの入力は、高レベルに固定される。
【００６４】
フラッシュメモリにプログラムコマンドが供給され、許可信号ＥＮ０が低レベルから高レベルに変化すると、ｐＭＯＳトランジスタＰＴ０がオフする。ラッチ出力信号ＬＯは、ラッチ回路ＬＣにより低レベルに固定されたままである。このため、許可信号ＥＮ１は、許可信号ＥＮ０に同期して低レベルから高レベルに変化する。すなわち、チャージポンプＣＰ２は、昇圧動作を開始する。
【００６５】
チャージポンプＣＰ２の昇圧動作により第２昇圧電圧ＶＯ２の電圧が上昇し、第１分圧電圧ＶＤ３が基準電圧ＶＲＥＦより高くなると、比較結果信号ＲＥＳ１が電源電圧ＶＣＣに固定される。このため、ｎＭＯＳトランジスタＮＴ１がオンする。従って、ラッチ出力信号ＬＯは、低レベルから高レベルに変化する。この結果、許可信号ＥＮ１は、高レベルから低レベルに変化する。
【００６６】
図５は、第２の実施形態における第１クロック生成回路ＣＰＧ１の詳細を示している。
第１クロック生成回路ＣＰＧ１は、第１クロック出力回路ＣＯ１０、ＣＯ１１を有している。
第１クロック出力回路ＣＯ１０は、許可信号ＥＮ０が低レベルであるときに第１弱クロックＣＫ１Ｗを第１クロックＣＫ１［０］として出力し、許可信号ＥＮ０が高レベルであるときに第１弱クロックＣＫ１Ｗおよび第１強クロックＣＫ１Ｓを合成したクロックを第１クロックＣＫ１［０］として出力する。第１クロック出力回路ＣＯ１０は、第１弱出力回路Ｗ１を常時動作させ、第１強出力回路Ｓ１をフラッシュメモリの動作状態に応じて動作または停止させることにより駆動能力を変更する。
【００６７】
第１クロック出力回路ＣＯ１１は、第１クロック出力回路ＣＯ１０と同様に動作し、第１基準クロックＣＫ１Ｂおよび許可信号ＥＮ１を受け、第１クロックＣＫ１［１］を出力する。第１クロック出力回路ＣＯ１１は、第１弱出力回路Ｗ１を常時動作させ、第１強出力回路Ｓ１をフラッシュメモリの動作状態および第２昇圧電圧ＶＯ２に応じて動作または停止させることにより駆動能力を変更する。
【００６８】
図６は、第２の実施形態における第２クロック生成回路ＣＰＧ２の詳細を示している。
第２クロック生成回路ＣＰＧ２は、図５に示した第１クロック生成回路ＣＰＧ１と同一の回路構成を有している。すなわち、第２クロック生成回路ＣＰＧ２は、第２クロックＣＫ２［０］、ＣＫ２［１］にそれぞれ対応して第２クロック出力回路ＣＯ２０、ＣＯ２１を有している。
【００６９】
第２クロック出力回路ＣＯ２０、ＣＯ２１は、第２弱出力回路Ｗ２、第２強出力回路Ｓ２および第２合成ノードＮＤ２を有している。
第２合成ノードＮＤ２は、第２弱出力回路Ｗ２の出力と第２強出力回路Ｓ２の出力とに接続され、第２弱クロックＣＫ２Ｗと第２強クロックＣＫ２Ｓとを第２クロックＣＫ２として合成する。
【００７０】
第２クロックＣＫ２に対する第２クロック生成回路ＣＰＧ２の動作は、第１クロックＣＫ１に対する第１クロック生成回路ＣＰＧ１の動作と同様であるため、詳細な説明は省略する。
図７は、第２の実施形態におけるチャージポンプＣＰ２の詳細を示している。
チャージポンプＣＰ２は、第１容量素子Ｃ１０、Ｃ１１、第２容量素子Ｃ２０、Ｃ２１、容量素子Ｃ１４、Ｃ２４、Ｃ３０、Ｃ３１、ｎＭＯＳトランジスタＮ１０〜Ｎ１２、Ｎ２０〜２２、Ｎ３０〜Ｎ３２、Ｎ４０を有している。ｎＭＯＳトランジスタＮ１０〜Ｎ１２、Ｎ２０〜２２、Ｎ３０〜Ｎ３２、Ｎ４０は、例えば、論理回路を構成するｎＭＯＳトランジスタより低い閾値電圧を有している。
【００７１】
第１容量素子Ｃ１０、Ｃ１１は、一端で第１クロックＣＫ１［０］、ＣＫ１［１］をそれぞれ受け、他端が第１ノードＰ１に接続されている。第１容量素子Ｃ１０、Ｃ１１の容量は、第１ノードＰ１に接続される容量素子の容量（寄生容量）に比べて十分に大きい。
容量素子Ｃ１４は、一端でクロックＣＫ２Ａを受け、他端がノードＧ１に接続されている。容量素子Ｃ１４の容量は、ノードＧ１に接続される容量素子の容量（寄生容量）に比べて十分に大きい。クロックＣＫ２Ａは、第２クロックＣＫ２の立ち上がりエッジに同期して低レベルから高レベルに変化し、第２クロックＣＫ２の立ち下がりエッジから所定の時間間隔をおいて高レベルから低レベルに変化する。クロックＣＫ２Ａは、第２基準クロックＣＫ２Ｂと同様に、発振器から供給される。
【００７２】
ｎＭＯＳトランジスタＮ１０のゲート、ドレインおよびソースは、それぞれ第１ノードＰ１、電源線ＶＣＣ、ノードＧ１に接続されている。ｎＭＯＳトランジスタＮ１１のゲート、ドレインおよびソースは、それぞれノードＧ１、電源線ＶＣＣ、第１ノードＰ１に接続されている。ｎＭＯＳトランジスタＮ１２のゲート、ドレインおよびソースは、それぞれ電源線ＶＣＣ、電源線ＶＣＣ、第１ノードＰ１に接続されている。これにより、第１ノードＰ１は、電源電圧ＶＣＣからｎＭＯＳトランジスタＮ１２の閾値電圧を引いた電圧より低くなることはない。
【００７３】
第２容量素子Ｃ２０、Ｃ２１は、一端で第２クロックＣＫ２［０］、ＣＫ２［１］をそれぞれ受け、他端が第２ノードＰ２に接続されている。第２容量素子Ｃ２０、Ｃ２１の容量は、第２ノードＰ２に接続される容量素子の容量（寄生容量）に比べて十分に大きい。
容量素子Ｃ２４は、一端でクロックＣＫ１Ａを受け、他端がノードＧ２に接続されている。容量素子Ｃ２４の容量は、ノードＧ２に接続される容量素子の容量（寄生容量）に比べて十分に大きい。クロックＣＫ１Ａは、第１クロックＣＫ１の立ち上がりエッジに同期して低レベルから高レベルに変化し、第１クロックＣＫ１の立ち下がりエッジから所定の時間間隔をおいて高レベルから低レベルに変化する。クロックＣＫ１Ａは、第１基準クロックＣＫ１Ｂと同様に、発振器から供給される。
【００７４】
ｎＭＯＳトランジスタＮ２０のゲート、ドレインおよびソースは、それぞれ第２ノードＰ２、第１ノードＰ１、ノードＧ２に接続されている。ｎＭＯＳトランジスタＮ２１（昇圧スイッチ）のゲート、ドレインおよびソースは、それぞれノードＧ２、第１ノードＰ１、第２ノードＰ２に接続されている。ｎＭＯＳトランジスタＮ２２のゲート、ドレインおよびソースは、それぞれ電源線ＶＣＣ、電源線ＶＣＣ、第２ノードＰ２に接続されている。これにより、第２ノードＰ２は、電源電圧ＶＣＣからｎＭＯＳトランジスタＮ２２の閾値電圧を引いた電圧より低くなることはない。
【００７５】
容量素子Ｃ３０は、第１クロックＣＫ１［０］を受け、他端がノードＰ３に接続されている。容量素子Ｃ３０の容量は、ノードＰ３に接続される容量素子の容量（寄生容量）に比べて十分に大きい。
容量素子Ｃ３４は、一端でクロックＣＫ２Ａを受け、他端がノードＧ３に接続されている。容量素子Ｃ３４の容量は、ノードＧ３に接続される容量素子の容量（寄生容量）に比べて十分に大きい。
【００７６】
ｎＭＯＳトランジスタＮ３０のゲート、ドレインおよびソースは、それぞれノードＰ３、第２ノードＰ２、ノードＧ３に接続されている。ｎＭＯＳトランジスタＮ３１のゲート、ドレインおよびソースは、それぞれノードＧ３、第２ノードＰ２、ノードＰ３に接続されている。ｎＭＯＳトランジスタＮ３２のゲート、ドレインおよびソースは、それぞれ電源線ＶＣＣ、電源線ＶＣＣ、ノードＰ３に接続されている。これにより、ノードＰ３は、電源電圧ＶＣＣからｎＭＯＳトランジスタＮ３２の閾値電圧を引いた電圧より低くなることはない。
【００７７】
ｎＭＯＳトランジスタＮ４０のゲート、ドレインおよびソースは、それぞれノードＧ３、第２ノードＰ２、出力ノードＶＯ２に接続されている。
図８は、第２の実施形態におけるチャージポンプＣＰ２の動作を示している。
まず、第１クロックＣＫ１［０］、ＣＫ１［１］が高レベルから低レベルに変化すると、第１ノードＰ１は、第１容量素子Ｃ１０、Ｃ１１の容量カップリングにより降圧される（図８（ａ））。このため、ｎＭＯＳトランジスタＮ１０はオフする。同様に、ノードＰ３は、容量素子Ｃ３０の容量カップリングにより降圧される（図８（ｂ））。このため、ｎＭＯＳトランジスタＮ３０はオフする。この後、クロックＣＫ１Ａが高レベルから低レベルに変化すると、ノードＧ２は、容量素子Ｃ２４の容量カップリングにより降圧される（図８（ｃ））。このため、ｎＭＯＳトランジスタＮ２１はオフする。
【００７８】
次に、第２クロックＣＫ２［０］、ＣＫ２［１］が低レベルから高レベルに変化すると、第２ノードＰ２は、第２容量素子Ｃ２０、Ｃ２１の容量カップリングにより昇圧される（図８（ｄ））。このため、ｎＭＯＳトランジスタＮ２０はオンし、第１ノードＰ１からノードＧ２に電流が補充される。また、第２クロックＣＫ２［０］、ＣＫ２［１］の立ち上がりエッジに同期してクロックＣＫ２Ａが低レベルから高レベルに変化すると、ノードＧ１は、容量素子Ｃ１４の容量カップリングにより昇圧される（図８（ｅ））。このため、ｎＭＯＳトランジスタＮ１１がオンし、電源線ＶＣＣから第１ノードＰ１に電流が補充される。同様に、ノードＧ３は、クロックＣＫ２Ａの立ち上がり変化による容量素子Ｃ３４の容量カップリングにより昇圧される（図８（ｆ））。このため、ｎＭＯＳトランジスタＮ３１がオンし、第２ノードＰ２からノードＰ３に電流が補充される。ｎＭＯＳトランジスタＮ４０もノードＧ３の昇圧によりオンし、第２ノードＰ２から出力ノードＶＯ２に電流が補充される。すなわち、出力ノードＶＯ２に第２昇圧電圧ＶＯ２が生成される（図８（ｇ））。
【００７９】
次に、第２クロックＣＫ２［０］、ＣＫ２［１］が高レベルから低レベルに変化すると、第２ノードＰ２は、第２容量素子Ｃ２０、Ｃ２１の容量カップリングにより降圧される（図８（ｈ））。このため、ｎＭＯＳトランジスタＮ２０はオフする。この後、クロックＣＫ２Ａが高レベルから低レベルに変化すると、ノードＧ１は、容量素子Ｃ１４の容量カップリングにより降圧される（図８（ｉ））。このため、ｎＭＯＳトランジスタＮ１１はオフする。同様に、ノードＧ３は、クロックＣＫ２Ａの立ち下がり変化による容量素子Ｃ３４の容量カップリングにより降圧される（図８（ｊ））。このため、ｎＭＯＳトランジスタＮ３１はオフする。第２昇圧電圧ＶＯ２は、ｎＭＯＳトランジスタＮ４０もノードＧ３の降圧によりオフするため下降せず、前述の図８（ｇ）で発生した電圧は保持される。
【００８０】
次に、第１クロックＣＫ１［０］、ＣＫ１［１］が低レベルから高レベルに変化すると、第１ノードＰ１は、第１容量素子Ｃ１０、Ｃ１１の容量カップリングにより昇圧される（図８（ｋ））。このため、ｎＭＯＳトランジスタＮ１０はオンし、電源電圧ＶＣＣからノードＧ１に電流が補充される。同様に、ノードＰ３は、容量素子Ｃ３０の容量カップリングにより昇圧される（図８（ｌ））。このため、ｎＭＯＳトランジスタＮ３０はオンし、第２ノードＰ２からノードＧ３に電流が補充される。
【００８１】
また、第１クロックＣＫ１の立ち上がりエッジに同期してクロックＣＫ１Ａが低レベルから高レベルに変化すると、ノードＧ２は、容量素子Ｃ２４の容量カップリングにより昇圧される（図８（ｍ））。このため、ｎＭＯＳトランジスタＮ２１がオンし、第１ノードＰ１から第２ノードＰ２に電流が補充される。
以上のような動作が繰り返されると、第１ノードＰ１は、第１クロックＣＫ１［０］、ＣＫ１［１］の立ち下がりエッジ毎に降圧される（図８（ｎ））。ノードＧ１の昇圧によりｎＭＯＳトランジスタＮ１１がオンすることで、電源線ＶＣＣから第１ノードＰ１に電流が補充される。このため、第１ノードＰ１の電圧は、１サイクル前より高くなる。このとき、ｎＭＯＳトランジスタＮ２０もオンすることで、第１ノードＰ１からノードＧ２に電流が補充される。このため、ノードＧ２の電圧も、１サイクル前より高くなる。
【００８２】
ノードＰ３は、第１クロックＣＫ１［０］、ＣＫ１［１］の立ち下がりエッジ毎に降圧される（図８（ｏ））。ノードＧ３の昇圧によりｎＭＯＳトランジスタＮ３１がオンすることで、第２ノードＰ２からノードＰ３に電流が補充される。このため、ノードＰ３の電圧は、１サイクル前より高くなる。
また、第２ノードＰ２は、第２クロックＣＫ２［０］、ＣＫ２［１］の立ち下がりエッジ毎に降圧される（図８（ｐ））。ノードＧ２の昇圧によりｎＭＯＳトランジスタＮ２１がオンすることで、第１ノードＰ１から第２ノードＰ２に電流が補充される。このため、第２ノードＰ２の電圧は、１サイクル前より高くなる。このとき、ｎＭＯＳトランジスタＮ３０もオンすることで、第２ノードＰ２からノードＧ３に電流が補充される。このため、ノードＧ３の電圧も、１サイクル前より高くなる。
【００８３】
従って、前述の図８（ａ）〜（ｍ）の動作が繰り返されることで、第２昇圧電圧ＶＯ２は、第２クロックＣＫ２および第２クロックＣＫ２Ａの立ち上がりエッジ毎に徐々に上昇する。
以上、第２の実施形態でも、第１の実施形態と同様の効果が得られる。さらに、第１昇圧電圧（第１ノードＰ１の電圧）および第２容量素子Ｃ２０、Ｃ２１の充放電を利用して第２昇圧電圧ＶＯ２を生成するため、高い昇圧電圧を生成できる。第２昇圧電圧ＶＯ２を二段階の昇圧動作により生成することで、所定の昇圧電圧を高い精度で生成できる。
【００８４】
第１クロックＣＫ１および第２クロックＣＫ２は互いの高レベル期間が重ならないため、チャージポンプＣＰ２の誤動作を防止できる。
図９は、本発明のチャージポンプ回路の第３の実施形態を示している。この実施形態は、請求項６〜請求項１０に対応している。このチャージポンプ回路は、例えば、第１の実施形態と同様に、フラッシュメモリ内に形成されている。なお、第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。
【００８５】
チャージポンプ回路１０は、第１クロック生成回路ＣＰＧ１ａ、第２クロック生成回路ＣＰＧ２ａ、チャージポンプＣＰ２ａ、第１分圧回路ＤＶ４、電圧比較回路ＣＭＰ１、フラグ回路ＦＣ１ａ、電圧比較回路ＣＭＰ２（スイッチ制御回路）、スイッチＳＷ、第２分圧回路ＤＶ５を有している。
第１分圧回路ＤＶ４は、出力ノードＶＯ２ａと接地線ＶＳＳとの間にノードＶＤ４を介して直列に接続された容量素子ＣＤ４０、ＣＤ４１を有している。第１分圧回路ＤＶ４は、第２昇圧電圧ＶＯ２ａ（出力ノードＶＯ２ａの電圧）を容量素子ＣＤ４０、ＣＤ４１の容量比で分圧し、ノードＶＤ４に第１分圧電圧ＶＤ４を生成する。
【００８６】
フラグ回路ＦＣ１ａは、第１の実施形態のフラグ回路ＦＣ１にフラグＦ２、Ｆ３を加えて構成されている。その他の構成は、第１の実施形態のフラグ回路ＦＣ１と同一である。フラグ回路ＦＣ１ａのフラグＦ０〜Ｆ３は、図１０で説明する第１クロック出力回路ＣＯ１０〜ＣＯ１３の第１強出力回路Ｓ１および図１１で説明する第２クロック出力回路ＣＯ２０〜ＣＯ２３の第２強出力回路Ｓ２の各対にそれぞれ対応している。フラグ回路ＦＣ１ａは、フラグＦ０〜Ｆ３の論理値を４ビットのフラグ信号ＦＬＡＧとして第１クロック生成回路ＣＰＧ１ａおよび第２クロック生成回路ＣＰＧ２ａにそれぞれ出力する。
【００８７】
フラグ回路ＦＣ１ａは、電圧比較回路ＣＭＰ１から出力される比較結果信号ＲＥＳ１が低レベルであるときに、フラグＦ０〜Ｆ３を所定の周期Ｔｃｙｃで順次リセットする。すなわち、比較結果信号ＲＥＳ１が高レベルから低レベルに変化すると、フラグ信号ＦＬＡＧが所定の時間間隔Ｔｃｙｃをおいて高レベルから低レベルにフラグ信号ＦＬＡＧ［３］から順次変化する。
【００８８】
フラグ回路ＦＣ１ａは、比較結果信号ＲＥＳ１が高レベルであるときに、フラグＦ０〜Ｆ３を所定の周期Ｔｃｙｃで順次セットする。すなわち、比較結果信号ＲＥＳ１が低レベルから高レベルに変化すると、フラグ信号ＦＬＡＧが所定の時間間隔Ｔｃｙｃをおいて低レベルから高レベルにフラグ信号ＦＬＡＧ［０］から順次変化する。
第２分圧回路ＤＶ５は、メモリコアＣＯＲＥの電圧供給線ＶＰＲＧと接地線ＶＳＳとの間にノードＶＤ５を介して直列に接続された容量素子ＣＤ５０、ＣＤ５１を有している。第２分圧回路ＤＶ５は、電圧供給線ＶＰＲＧの電圧を容量素子ＣＤ５０、ＣＤ５１の容量比で分圧し、ノードＶＤ５に第２分圧電圧ＶＤ５を生成する。
【００８９】
図１０は、第３の実施形態における第１クロック生成回路ＣＰＧ１ａの詳細を示している。
第１クロック生成回路ＣＰＧ１ａは、第１の実施形態の第１クロック生成回路ＣＰＧ１に第１クロック出力回路ＣＯ１２、ＣＯ１３を加えて構成されている。第１クロック出力回路ＣＯ１０〜ＣＯ１３は、第１基準クロックＣＫ１Ｂおよびフラグ信号ＦＬＡＧ［０］〜ＦＬＡＧ［３］をそれぞれ受け、第１クロックＣＫ１［０］〜ＣＫ１［３］をそれぞれ出力する。第１クロック出力回路ＣＯ１２、ＣＯ１３の構成および動作は、第１クロック出力回路ＣＯ１０の構成および動作と同様であるため、詳細な説明は省略する。
【００９０】
図１１は、第３の実施形態における第２クロック生成回路ＣＰＧ２ａの詳細を示している。
第２クロック生成回路ＣＰＧ２ａは、第２の実施形態の第２クロック生成回路ＣＰＧ２に第２クロック出力回路ＣＯ２２、ＣＯ２３を加えて構成されている。第２クロック出力回路ＣＯ２０〜ＣＯ２３は、第２基準クロックＣＫ２Ｂおよびフラグ信号ＦＬＡＧ［０］〜ＦＬＡＧ［３］をそれぞれ受け、第２クロックＣＫ２［０］〜ＣＫ２［３］をそれぞれ出力する。第２クロック出力回路ＣＯ２２、ＣＯ２３の構成および動作は、第２クロック出力回路ＣＯ２０の構成および動作と同様であるため、詳細な説明は省略する。
【００９１】
図１２は、第３の実施形態におけるチャージポンプＣＰ２ａの詳細を示している。
チャージポンプＣＰ２ａは、第２の実施形態のチャージポンプＣＰ２に第１容量素子Ｃ１２、Ｃ１３、第２容量素子Ｃ２２、Ｃ２３を加えて構成されている。その他の構成は、第２の実施形態のチャージポンプＣＰ２と同一である。
【００９２】
第１容量素子Ｃ１２、Ｃ１３は、一端が第１クロックＣＫ１［２］、ＣＫ１［３］をそれぞれ受け、他端が第１ノードＰ１に接続されている。すなわち、第１容量素子Ｃ１０〜Ｃ１３は、第１ノードＰ１に並列に接続されている。第１容量素子Ｃ１２、Ｃ１３の容量は、第１ノードＰ１に接続される容量素子の容量（寄生容量）に比べて十分に大きい。第１容量素子Ｃ１２、Ｃ１３は、第１容量素子Ｃ１０、Ｃ１１と同様に動作する。
【００９３】
第２容量素子Ｃ２２、Ｃ２３は、一端が第２クロックＣＫ２［２］、ＣＫ２［３］をそれぞれ受け、他端が第２ノードＰ２に接続されている。すなわち、第２容量素子Ｃ２０〜Ｃ２３は、第２ノードＰ２に並列に接続されている。第２容量素子Ｃ２２、Ｃ２３の容量は、第２ノードＰ２に接続される容量素子の容量（寄生容量）に比べて十分に大きい。第２容量素子Ｃ２２、Ｃ２３は、第２容量素子Ｃ２０、Ｃ２１と同様に動作する。
【００９４】
チャージポンプＣＰ２ａの動作は、第２の実施形態のチャージポンプＣＰ２の動作と同様であるため、詳細な説明は省略する。但し、第１ノードＰ１に接続された第１容量素子の数および第２ノードＰ２に接続された第２容量素子の数が増加したことで、第２昇圧電圧ＶＯ２ａは、第２の実施形態のチャージポンプＣＰ２に比べて、短時間で目標電圧まで上昇する。
【００９５】
以上、第３の実施形態でも、第１および第２の実施形態と同様の効果が得られる。
なお。前述の第１〜第３の実施形態では、本発明をフラッシュメモリに適用した例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、本発明を昇圧電圧を使用するその他の半導体デバイスに適用してもよい。
【００９６】
前述の第１〜第３の実施形態では、容量素子を用いて第１または第２分圧電圧を生成する例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、抵抗素子を用いて第１または第２分圧電圧を生成してもよい。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１） 互いに同じ位相を有する複数の第１クロックをそれぞれ生成する第１クロック生成回路と、
一端で前記第１クロックをそれぞれ受け、他端が第１ノードに接続される複数の第１容量素子を有し、前記第１容量素子の充放電を利用して出力ノードに第１昇圧電圧を生成するチャージポンプとを備え、
前記第１クロック生成回路は、前記第１昇圧電圧が目標電圧より低いときに第１駆動能力で前記各第１クロックを出力し、前記第１昇圧電圧が前記目標電圧より高いときに前記第１駆動能力より弱い第２駆動能力で前記各第１クロックを出力する複数の第１クロック出力回路を前記第１クロックにそれぞれ対応して備えていることを特徴とするチャージポンプ回路。
【００９７】
（付記２） 付記１記載のチャージポンプ回路において、
前記各第１クロック出力回路は、
第１弱クロックを前記第２駆動能力で常時出力する第１弱出力回路と、
第１強クロックを前記第１駆動能力で前記第１昇圧電圧が前記目標電圧より低いときに出力する第１強出力回路と、
前記第１弱出力回路の出力と前記第１強出力回路の出力とに接続され、前記第１弱クロックと前記第１強クロックとを前記各第１クロックとして合成する第１合成ノードとを備えていることを特徴とするチャージポンプ回路。
【００９８】
（付記３） 付記２記載のチャージポンプ回路において、
前記第１強出力回路にそれぞれ対応するフラグを有し、前記第１昇圧電圧が前記目標電圧より低いときに前記フラグを順次セットし、前記第１昇圧電圧が前記目標電圧より高いときに前記フラグを順次リセットするフラグ回路を備え、
前記各第１強出力回路は、対応するフラグがセットされているときに動作し、対応するフラグがリセットされているときに停止することを特徴とするチャージポンプ回路。
【００９９】
（付記４） 付記２記載のチャージポンプ回路において、
前記各第１弱出力回路は、前記第１弱クロックを出力する第１トランジスタサイズの出力バッファを備え、
前記各第１強出力回路は、前記第１強クロックを出力する前記第１トランジスタサイズより大きい第２トランジスタサイズの出力バッファを備えていることを特徴とするチャージポンプ回路。
【０１００】
（付記５） 付記４記載のチャージポンプ回路において、
前記各第１強出力回路の出力バッファは、ドレインが前記第１合成ノードにそれぞれ接続されるｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを備え、
前記各第１弱出力回路は、対応する第１強出力回路の停止中に、対応する第１強出力回路の出力バッファのｐｎジャンクションが前記第１合成ノードの電圧変化によりオンしない駆動能力に設定されていることを特徴とするチャージポンプ回路。
【０１０１】
（付記６） 付記１記載のチャージポンプ回路において、
前記第１昇圧電圧を分圧し、第１分圧電圧を生成する第１分圧回路と
前記第１分圧電圧を第１基準電圧と比較する電圧比較回路とを備え、
前記第１クロック出力回路は、前記電圧比較回路により、前記第１分圧電圧が前記第１基準電圧より低いと判定されたときに前記第１駆動能力で前記各第１クロックを出力し、前記第１分圧電圧が前記第１基準電圧より高いと判定されたときに前記第２駆動能力で前記各第１クロックを出力することを特徴とするチャージポンプ回路。
【０１０２】
（付記７） 付記１記載のチャージポンプ回路において、
前記出力ノードと、チャージポンプ回路と共に半導体集積回路に形成される内部回路の電圧供給線との間に接続されるスイッチと、
前記電圧供給線の電圧を分圧し、第２分圧電圧を生成する第２分圧回路と、
前記第２分圧電圧が第２基準電圧より低いときに前記スイッチをオンさせるスイッチ制御回路とを備えていることを特徴とするチャージポンプ回路。
【０１０３】
（付記８） 互いに同じ位相を有する複数の第１クロックをそれぞれ生成する第１クロック生成回路と、
前記第１クロックにそれぞれ対応し、前記第１クロックとは逆の位相を有する複数の第２クロックをそれぞれ生成する第２クロック生成回路と、
一端で前記第１クロックをそれぞれ受け、他端が第１ノードに接続される複数の第１容量素子と、一端で前記第２クロックをそれぞれ受け、他端が第２ノードに接続される複数の第２容量素子と、前記第１および第２ノードの間に接続され、前記第１クロックの有効期間中にオンする昇圧スイッチとを有し、前記第１容量素子の充放電を利用して前記第１ノードに第１昇圧電圧を生成し、前記第１昇圧電圧および前記第２容量素子の充放電を利用して出力ノードに前記第１昇圧電圧より高い第２昇圧電圧を生成するチャージポンプとを備え、
前記第１クロック生成回路は、前記第２昇圧電圧が目標電圧より低いときに第１駆動能力で前記各第１クロックを出力し、前記第２昇圧電圧が前記目標電圧より高いときに前記第１駆動能力より弱い第２駆動能力で前記各第１クロックを出力する複数の第１クロック出力回路を前記第１クロックにそれぞれ対応して備え、
前記第２クロック生成回路は、前記第２昇圧電圧が前記目標電圧より低いときに前記第１駆動能力で前記各第２クロックを出力し、前記第２昇圧電圧が前記目標電圧より高いときに前記第２駆動能力で前記各第２クロックを出力する複数の第２クロック出力回路を前記第２クロックにそれぞれ対応して備えていることを特徴とするチャージポンプ回路。
【０１０４】
（付記９） 付記８記載のチャージポンプ回路において、
前記各第１クロック出力回路は、
第１弱クロックを前記第２駆動能力で常時出力する第１弱出力回路と、
第１強クロックを前記第１駆動能力で前記第２昇圧電圧が前記目標電圧より低いときに出力する第１強出力回路と、
前記第１弱出力回路の出力と前記第１強出力回路の出力とに接続され、前記第１弱クロックと前記第１強クロックとを前記各第１クロックとして合成する第１合成ノードとを備え、
前記各第２クロック出力回路は、
第２弱クロックを前記第２駆動能力で常時出力する第２弱出力回路と、
第２強クロックを前記第１駆動能力で前記第２昇圧電圧が前記目標電圧より低いときに出力する第２強出力回路と、
前記第２弱出力回路の出力と前記第２強出力回路の出力とに接続され、前記第２弱クロックと前記第２強クロックとを前記各第２クロックとして合成する第２合成ノードとを備えていることを特徴とするチャージポンプ回路。
【０１０５】
（付記１０） 付記９記載のチャージポンプ回路において、
一対の前記第１および第２強出力回路にそれぞれ対応するフラグを有し、前記第２昇圧電圧が前記目標電圧より低いときに前記フラグを順次セットし、前記第２昇圧電圧が前記目標電圧より高いときに前記フラグを順次リセットするフラグ回路を備え、
前記各第１および第２強出力回路は、対応するフラグがセットされているときに動作し、対応するフラグがリセットされているときに停止することを特徴とするチャージポンプ回路。
【０１０６】
（付記１１） 付記９記載のチャージポンプ回路において、
前記各第１弱出力回路は、前記第１弱クロックを出力する第１トランジスタサイズの出力バッファを備え、
前記各第１強出力回路は、前記第１強クロックを出力する前記第１トランジスタサイズより大きい第２トランジスタサイズの出力バッファを備え、
前記各第２弱出力回路は、前記第２弱クロックを出力する前記第１トランジスタサイズの出力バッファを備え、
前記各第２強出力回路は、前記第２強クロックを出力する前記第２トランジスタサイズの出力バッファを備えていることを特徴とするチャージポンプ回路。
【０１０７】
（付記１２） 付記１１記載のチャージポンプ回路において、
前記各第１強出力回路の出力バッファは、ドレインが前記第１合成ノードにそれぞれ接続されるｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを備え、
前記各第２強出力回路の出力バッファは、ドレインが前記第２合成ノードにそれぞれ接続されるｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを備え、
前記各第１弱出力回路は、対応する第１強出力回路の停止中に、対応する第１強出力回路の出力バッファのｐｎジャンクションが前記第１合成ノードの電圧変化によりオンしない駆動能力に設定され、
前記各第２弱出力回路は、対応する第２強出力回路の停止中に、対応する第２強出力回路の出力バッファのｐｎジャンクションが前記第２合成ノードの電圧変化によりオンしない駆動能力に設定されていることを特徴とするチャージポンプ回路。
【０１０８】
（付記１３） 付記８記載のチャージポンプ回路において、
前記第２昇圧電圧を分圧し、第１分圧電圧を生成する第１分圧回路と
前記第１分圧電圧を第１基準電圧と比較する電圧比較回路とを備え、
前記第１クロック出力回路は、前記電圧比較回路により、前記第１分圧電圧が前記第１基準電圧より低いと判定されたときに前記第１駆動能力で前記各第１クロックを出力し、前記第１分圧電圧が前記第１基準電圧より高いと判定されたときに前記第２駆動能力で前記各第１クロックを出力し、
前記第２クロック出力回路は、前記電圧比較回路により、前記第１分圧電圧が前記第１基準電圧より低いと判定されたときに前記第１駆動能力で前記各第２クロックを出力し、前記第１分圧電圧が前記第１基準電圧より高いと判定されたときに前記第２駆動能力で前記各第２クロックを出力することを特徴とするチャージポンプ回路。
【０１０９】
（付記１４） 付記８記載のチャージポンプ回路において、
前記出力ノードと、チャージポンプ回路と共に半導体集積回路に形成される内部回路の電圧供給線との間に接続されるスイッチと、
前記電圧供給線の電圧を分圧し、第２分圧電圧を生成する第２分圧回路と、
前記第２分圧電圧が第２基準電圧より低いときに前記スイッチをオンさせるスイッチ制御回路とを備えていることを特徴とするチャージポンプ回路。
【０１１０】
（付記１５） 付記８記載のチャージポンプ回路において、
前記第１および第２クロックは、互いの有効期間が重ならないことを特徴とするチャージポンプ回路。
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１１１】
【発明の効果】
請求項１のチャージポンプ回路では、第１容量素子に充放電される電荷のほとんどを第１昇圧電圧の生成に寄与させることができる。第１昇圧電圧の生成効率が向上するため、例えば、第１容量素子の容量を小さくできる。この結果、チャージポンプ回路の消費電力を削減できる。また、第１容量素子を充放電させるクロックの周波数を変更する回路は不要になる。
請求項２のチャージポンプ回路では、第１クロック出力回路は、各第１クロックを常時出力しながら、その駆動能力を容易に変更できる。
【０１１２】
請求項３のチャージポンプ回路では、フラグ回路を設けることで、動作させる第１強出力回路の数を簡易な回路で制御できる。
請求項４のチャージポンプ回路では、簡易な回路で第１基準電圧を生成できる。従って、第１基準電圧を精度よく、かつ安定して生成できる。
請求項５のチャージポンプ回路では、第１昇圧電圧を内部回路に直接供給する場合に比べて、電圧供給線の電圧を一定の電圧に安定させることができる。また、簡易な回路で第２基準電圧を生成できる。従って、第２基準電圧を精度よく、かつ安定して生成できる。
【０１１３】
請求項６のチャージポンプ回路では、第１および第２容量素子に充放電される電荷のほとんどを第２昇圧電圧の生成に寄与させることができる。第２昇圧電圧の生成効率が向上するため、例えば、第１および第２容量素子の容量を小さくできる。この結果、チャージポンプ回路の消費電力を削減できる。また、第１および第２容量素子を充放電させるクロックの周波数を変更する回路は不要になる。さらに、第１昇圧電圧および第２容量素子の充放電を利用して第２昇圧電圧を生成するため、高い昇圧電圧を生成できる。第２昇圧電圧を二段階の昇圧動作により生成することで、所定の昇圧電圧を高い精度で生成できる。
【０１１４】
請求項７のチャージポンプ回路では、第１クロック出力回路は、各第１クロックを常時出力しながら、その駆動能力を容易に変更できる。同様に、第２クロック出力回路は、各第２クロックを常時出力しながら、その駆動能力を容易に変更できる。
請求項８のチャージポンプ回路では、フラグ回路を設けることで、動作させる第１および第２強出力回路の数を簡易な回路で制御できる。
【０１１５】
請求項９のチャージポンプ回路では、簡易な回路で第１基準電圧を生成できる。従って、第１基準電圧を精度よく、かつ安定して生成できる。
請求項１０のチャージポンプ回路では、第２昇圧電圧を内部回路に直接供給する場合に比べて、電圧供給線の電圧を一定の電圧に安定させることができる。また、簡易な回路で第２基準電圧を生成できる。従って、第２基準電圧を精度よく、かつ安定して生成できる。
【図面の簡単な説明】
【図１】本発明のチャージポンプ回路の第１の実施形態を示すブロック図である。
【図２】第１の実施形態における第１クロック生成回路の詳細を示すブロック図である。
【図３】第１の実施形態の動作概要を示す説明図である。
【図４】本発明のチャージポンプ回路の第２の実施形態を示すブロック図である。
【図５】第２の実施形態における第１クロック生成回路の詳細を示すブロック図である。
【図６】第２の実施形態における第２クロック生成回路の詳細を示すブロック図である。
【図７】第２の実施形態におけるチャージポンプの詳細を示す回路図である。
【図８】第２の実施形態におけるチャージポンプの動作を示す波形図である。
【図９】本発明のチャージポンプ回路の第３の実施形態を示すブロック図である。
【図１０】第３の実施形態における第１クロック生成回路の詳細を示すブロック図である。
【図１１】第３の実施形態における第２クロック生成回路の詳細を示すブロック図である。
【図１２】第３の実施形態におけるチャージポンプの詳細を示す回路図である。
【符号の説明】
１０、２０、３０ チャージポンプ回路
ＣＰ１、ＣＰ２、ＣＰ２ａ チャージポンプ
ＣＫ１、ＣＫ１［０］、ＣＫ１［１］、ＣＫ１［２］、ＣＫ１［３］ 第１クロック
ＣＰＧ１、ＣＰＧ１ａ 第１クロック生成回路
ＣＯ１０、ＣＯ１１、ＣＯ１２、ＣＯ１３ 第１クロック出力回路
Ｓ１ 第１強出力回路
ＣＫ１Ｓ 第１強クロック
Ｗ１ 第１弱出力回路
ＣＫ１Ｗ 第１弱クロック
ＮＤ１ 第１合成ノード
Ｃ００、Ｃ０１、Ｃ１０、Ｃ１１、Ｃ１２、Ｃ１３ 第１容量素子
ＶＮ１、Ｐ１ 第１ノード
ＣＫ２、ＣＫ２［０］、ＣＫ２［１］、ＣＫ２［２］、ＣＫ２［３］ 第２クロック
ＣＰＧ２、ＣＰＧ２ａ 第２クロック生成回路
ＣＯ２０、ＣＯ２１、ＣＯ２２、ＣＯ２３ 第２クロック出力回路
Ｓ２ 第２強出力回路
ＣＫ２Ｓ 第２強クロック
Ｗ２ 第２弱出力回路
ＣＫ２Ｗ 第２弱クロック
ＮＤ２ 第２合成ノード
Ｃ２０、Ｃ２１、Ｃ２２、Ｃ２３ 第２容量素子
Ｐ２ 第２ノード
ＶＯ１、ＶＯ２、ＶＯ２ａ 出力ノード
ＦＣ１、ＦＣ１ａ フラグ回路
Ｆ０、Ｆ１、Ｆ２、Ｆ３ フラグ
ＤＶ１、ＤＶ３、ＤＶ４ 第１分圧回路
ＤＶ２、ＤＶ５ 第２分圧回路
ＣＭＰ１、ＣＭＰ２ 電圧比較回路
ＳＷ スイッチ
ＶＯ１ 第１昇圧電圧
ＶＯ２、ＶＯ２ａ 第２昇圧電圧
ＶＴ 目標電圧
ＶＤ１、ＶＤ３、ＶＤ４ 第１分圧電圧
ＶＤ２、ＶＤ５ 第２分圧電圧
ＶＲＥＦ 基準電圧
【発明の属する技術分野】
本発明は、半導体集積回路に搭載されるチャージポンプ回路に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）やフラッシュメモリなどの不揮発性半導体メモリは、メモリセルにデータを書き込むときに、高電圧をワード線に供給する。一般に、これらの半導体メモリは、高電圧を生成するために、チャージポンプ回路を有している。バッテリーを使用する携帯機器に搭載される半導体メモリは、低消費電力であることが要求されており、チャージポンプ回路の消費電力を削減する必要がある。
【０００３】
消費電力を削減できるチャージポンプ回路の一例では、チャージポンプ内の昇圧ノードに接続された容量素子に所定の周波数のクロックを与えて昇圧電圧を生成し、昇圧電圧が目標電圧まで上昇した後にクロックの周波数を下げている（例えば、特許文献１参照）。
【特許文献１】
特開平６−６２５６２号公報
【０００４】
【発明が解決しようとする課題】
前述したチャージポンプ回路の一例では、昇圧電圧に応じて二つのクロックのいずれかを選択する必要があるため、周波数の異なる複数のクロックを生成する回路が必要となってしまう。また、チャージポンプの誤動作を回避するために、クロックの周波数の切り替え時にハザード等が発生するのを防止する必要がある。このため、ハザード等が発生するのを防止する回路を特別に設けなければならない。
【０００５】
本発明の目的は、消費電力を削減できるチャージポンプ回路を提供することにある。本発明の別の目的は、クロックの周波数を変更することなく、所定の昇圧電圧を生成できるチャージポンプ回路を提供することにある。
【０００６】
【課題を解決するための手段】
請求項１のチャージポンプ回路では、第１クロック生成回路は、互いに同じ位相を有する複数の第１クロックをそれぞれ生成する。チャージポンプは、一端で第１クロックをそれぞれ受け、他端が第１ノードに接続される複数の第１容量素子を有し、第１容量素子の充放電を利用して出力ノードに第１昇圧電圧を生成する。第１クロック生成回路は、複数の第１クロック出力回路を第１クロックにそれぞれ対応して有している。第１クロック出力回路は、第１昇圧電圧が目標電圧より低いときに第１駆動能力で各第１クロックを出力し、第１昇圧電圧が目標電圧より高いときに第１駆動能力より弱い第２駆動能力で各第１クロックを出力する。
【０００７】
第１クロック出力回路は、第１昇圧電圧に応じて駆動能力を変更しながら、各第１クロックを常時出力する。これにより、第１容量素子の一端の電圧は、常に同時に変化する。このため、第１容量素子は、同時に充放電される。この結果、第１容量素子において、一方の充放電が他方に影響を与えることはない。従って、第１容量素子に充放電される電荷のほとんどを第１昇圧電圧の生成に寄与させることができる。第１昇圧電圧の生成効率が向上するため、例えば、第１容量素子の容量を小さくできる。この結果、チャージポンプ回路の消費電力を削減できる。
【０００８】
第１クロック出力回路が駆動能力を変更することによって第１昇圧電圧が調整されるため、第１容量素子を充放電させるクロックの周波数を変更する回路は不要になる。
請求項２のチャージポンプ回路では、各第１クロック出力回路は、第１弱出力回路、第１強出力回路および第１合成ノードを有している。第１弱出力回路は、第２駆動能力で第１弱クロックを常時出力する。第１強出力回路は、第１駆動能力で第１強クロックを第１昇圧電圧が目標電圧より低いときに出力する。第１合成ノードは、第１弱出力回路の出力と第１強出力回路の出力とに接続され、第１弱クロックと第１強クロックとを各第１クロックとして合成する。
【０００９】
各第１クロック出力回路は、第１弱出力回路を常時動作させ、第１強出力回路の動作・非動作により駆動能力を変更する。すなわち、第１クロック出力回路は、各第１クロックを常時出力しながら、その駆動能力を容易に変更できる。
請求項３のチャージポンプ回路では、フラグ回路は、第１強出力回路にそれぞれ対応するフラグを有している。フラグ回路は、第１昇圧電圧が目標電圧より低いときにフラグを順次セットし、第１昇圧電圧が目標電圧より高いときにフラグを順次リセットする。各第１強出力回路は、対応するフラグがセットされているときに動作し、対応するフラグがリセットされているときに停止する。
【００１０】
フラグ回路を設けることで、動作させる第１強出力回路の数を簡易な回路で制御できる。
請求項４のチャージポンプ回路では、第１分圧回路は、第１昇圧電圧を分圧し、第１分圧電圧を生成する。電圧比較回路は、第１分圧電圧を第１基準電圧と比較する。第１クロック出力回路は、電圧比較回路により、第１分圧電圧が第１基準電圧より低いと判定されたときに第１駆動能力で各第１クロックを出力し、第１分圧電圧が第１基準電圧より高いと判定されたときに第２駆動能力で各第１クロックを出力する。
【００１１】
第１昇圧電圧と目標電圧との大小関係は、第１分圧電圧と第１基準電圧との比較により認識される。第１基準電圧に、昇圧電圧を使用しなくてもよいため、簡易な回路で第１基準電圧を生成できる。従って、第１基準電圧を精度よく、かつ安定して生成できる。
請求項５のチャージポンプ回路では、第２分圧回路は、チャージポンプ回路と共に半導体集積回路に形成される内部回路の電源供給線の電圧を分圧し、第２分圧電圧を生成する。スイッチ制御回路は、第２分圧電圧が第２基準電圧より低いときにスイッチをオンさせ、出力ノードを電圧供給線に接続する。
【００１２】
スイッチはいわゆるレギュレータとして機能するため、第１昇圧電圧を内部回路に直接供給する場合に比べて、電圧供給線の電圧を一定の電圧に安定させることができる。
電圧供給線の電圧と目標電圧との大小関係は、第２分圧電圧と第２基準電圧との比較により認識される。第２基準電圧に、昇圧電圧を使用しなくてもよいため、簡易な回路で第２基準電圧を生成できる。従って、第２基準電圧を精度よく、かつ安定して生成できる。
【００１３】
請求項６のチャージポンプ回路では、第１クロック生成回路は、互いに同じ位相を有する複数の第１クロックをそれぞれ生成する。第２クロック生成回路は、第１クロックにそれぞれ対応し、第１クロックとは逆の位相を有する複数の第２クロックをそれぞれ生成する。チャージポンプは、一端で第１クロックをそれぞれ受け、他端が第１ノードに接続される複数の第１容量素子と、一端で第２クロックをそれぞれ受け、他端が第２ノードに接続される複数の第２容量素子と、第１および第２ノードの間に接続され、第１クロックの有効期間中にオンする昇圧スイッチとを有している。チャージポンプは、第１容量素子の充放電を利用して第１ノードに第１昇圧電圧を生成し、第１昇圧電圧および第２容量素子の充放電を利用して出力ノードに第１昇圧電圧より高い第２昇圧電圧を生成する。第１クロック生成回路は、複数の第１クロック出力回路を第１クロックにそれぞれ対応して有している。第１クロック出力回路は、第２昇圧電圧が目標電圧より低いときに第１駆動能力で各第１クロックを出力し、第２昇圧電圧が目標電圧より高いときに第１駆動能力より弱い第２駆動能力で各第１クロックを出力する。第２クロック生成回路は、複数の第２クロック出力回路を第２クロックにそれぞれ対応して有している。第２クロック出力回路は、第２昇圧電圧が目標電圧より低いときに第１駆動能力で各第２クロックを出力し、第２昇圧電圧が目標電圧より高いときに第２駆動能力で出力する。
【００１４】
第１クロック出力回路は、第２昇圧電圧に応じて駆動能力を変更しながら、各第１クロックを常時出力する。これにより、第１容量素子の一端の電圧は、常に同時に変化する。このため、第１容量素子は、同時に充放電される。この結果、第１容量素子において、一方の充放電が他方に影響を与えることはない。従って、第１容量素子に充放電される電荷のほとんどを第２昇圧電圧の生成に寄与させることができる。また、第２クロック出力回路は、第２昇圧電圧に応じて駆動能力を変更しながら、各第２クロックを常時出力する。これにより、第２容量素子の一端の電圧は、常に同時に変化する。このため、第２容量素子は、同時に充放電される。この結果、第２容量素子において、一方の充放電が他方に影響を与えることはない。従って、第２容量素子に充放電される電荷のほとんどを第２昇圧電圧の生成に寄与させることができる。第２昇圧電圧の生成効率が向上するため、例えば、第１および第２容量素子の容量を小さくできる。この結果、チャージポンプ回路の消費電力を削減できる。
【００１５】
第１および第２クロック出力回路が駆動能力を変更することによって第２昇圧電圧が調整されるため、第１および第２容量素子を充放電させるクロックの周波数を変更する回路は不要になる。
第２昇圧電圧は、第１昇圧電圧および第２容量素子の充放電を利用して生成されるため、高い昇圧電圧を生成できる。また、第２昇圧電圧を二段階の昇圧動作により生成することで、所定の昇圧電圧を高い精度で生成できる。
【００１６】
請求項７のチャージポンプ回路では、各第１クロック出力回路は、第１弱出力回路、第１強出力回路および第１合成ノードを有している。第１弱出力回路は、第２駆動能力で第１弱クロックを常時出力する。第１強出力回路は、第１駆動能力で第１強クロックを第２昇圧電圧が目標電圧より低いときに出力する。第１合成ノードは、第１弱出力回路の出力と第１強出力回路の出力とに接続され、第１弱クロックと第１強クロックとを各第１クロックとして合成する。各第２クロック出力回路は、第２弱出力回路、第２強出力回路および第２合成ノードを有している。第２弱出力回路は、第２駆動能力で第２弱クロックを常時出力する。第２強出力回路は、第１駆動能力で第２強クロックを第２昇圧電圧が目標電圧より低いときに出力する。第２合成ノードは、第２弱出力回路の出力と第２強出力回路の出力とに接続され、第２弱クロックと第２強クロックとを各第２クロックとして合成する。
【００１７】
各第１クロック出力回路は、第１弱出力回路を常時動作させ、第１強出力回路の動作・非動作により駆動能力を変更する。すなわち、第１クロック出力回路は、各第１クロックを常時出力しながら、その駆動能力を容易に変更できる。同様に、各第２クロック出力回路は、第２弱出力回路を常時動作させ、第２強出力回路の動作・非動作により駆動能力を変更する。すなわち、第２クロック出力回路は、各第２クロックを常時出力しながら、その駆動能力を容易に変更できる。
【００１８】
請求項８のチャージポンプ回路では、フラグ回路は、一対の第１および第２強出力回路にそれぞれ対応するフラグを有している。フラグ回路は、第２昇圧電圧が目標電圧より低いときにフラグを順次セットし、第２昇圧電圧が目標電圧より高いときにフラグを順次リセットする。各第１および第２強出力回路は、対応するフラグがセットされているときに動作し、対応するフラグがリセットされているときに停止する。
【００１９】
フラグ回路を設けることで、動作させる第１および第２強出力回路の数を簡易な回路で制御できる。
請求項９のチャージポンプ回路では、第１分圧回路は、第２昇圧電圧を分圧し、第１分圧電圧を生成する。電圧比較回路は、第１分圧電圧を第１基準電圧と比較する。第１クロック出力回路は、電圧比較回路により、第１分圧電圧が第１基準電圧より低いと判定されたときに第１駆動能力で各第１クロックを出力し、第１分圧電圧が第１基準電圧より高いと判定されたときに第２駆動能力で各第１クロックを出力する。第２クロック出力回路は、電圧比較回路により、第１分圧電圧が第１基準電圧より低いと判定されたときに第１駆動能力で各第２クロックを出力し、第１分圧電圧が第１基準電圧より高いと判定されたときに第２駆動能力で各第２クロックを出力する。
【００２０】
第２昇圧電圧と目標電圧との大小関係は、第１分圧電圧と第１基準電圧との比較により認識される。第１基準電圧に、昇圧電圧を使用しなくてもよいため、簡易な回路で第１基準電圧を生成できる。従って、第１基準電圧を精度よく、かつ安定して生成できる。
請求項１０のチャージポンプ回路では、第２分圧回路は、チャージポンプ回路と共に半導体集積回路に形成される内部回路の電源供給線の電圧を分圧し、第２分圧電圧を生成する。スイッチ制御回路は、第２分圧電圧が第２基準電圧より低いときにスイッチをオンさせ、出力ノードを電圧供給線に接続する。
【００２１】
スイッチはいわゆるレギュレータとして機能するため、第２昇圧電圧を内部回路に直接供給する場合に比べて、電圧供給線の電圧を一定の電圧に安定させることができる。
電圧供給線の電圧と目標電圧との大小関係は、第２分圧電圧と第２基準電圧との比較により認識される。第２基準電圧に、昇圧電圧を使用しなくてもよいため、簡易な回路で第２基準電圧を生成できる。従って、第２基準電圧を精度よく、かつ安定して生成できる。
【００２２】
【発明の実施の形態】
以下、図面を用いて本発明の実施形態を説明する。以下の説明では、電圧線の電圧およびノードの電圧は、それぞれ電圧線およびノードと同一の符号を使用する。図中、太線で示した信号は、複数ビットで構成されている。
図１は、本発明のチャージポンプ回路の第１の実施形態を示している。この実施形態は、請求項１〜請求項５に対応している。このチャージポンプ回路は、例えば、フラッシュメモリ内に形成されている。このチャージポンプ回路が生成する昇圧電圧は、フラッシュメモリのプログラム動作に用いられる。
【００２３】
チャージポンプ回路１０は、第１クロック生成回路ＣＰＧ１、チャージポンプＣＰ１、第１分圧回路ＤＶ１、電圧比較回路ＣＭＰ１、フラグ回路ＦＣ１、電圧比較回路ＣＭＰ２（スイッチ制御回路）、スイッチＳＷ、第２分圧回路ＤＶ２を有している。
第１クロック生成回路ＣＰＧ１は、発振器（図示せず）から供給される第１基準クロックＣＫ１Ｂを基に、互いに同じ位相を有する二本の第１クロックＣＫ１［０］、ＣＫ１［１］を生成する。第１クロック生成回路ＣＰＧ１の詳細については、図２で説明する。
【００２４】
チャージポンプＣＰ１は、第１容量素子Ｃ００、Ｃ０１、ｎＭＯＳトランジスタＮ００、Ｎ０１を有している。
第１容量素子Ｃ００、Ｃ０１は、一端で第１クロックＣＫ１［０］、ＣＫ１［１］をそれぞれ受け、他端が第１ノードＶＮ１に接続されている。第１容量素子Ｃ００、Ｃ０１の容量は、第１ノードＶＮ１に接続されている容量素子の容量（寄生容量）に比べて十分に大きい。
【００２５】
ｎＭＯＳトランジスタＮ００のゲートおよびドレインは、共に電源線ＶＣＣに接続されている。ｎＭＯＳトランジスタＮ００のソースは、第１ノードＶＮ１に接続されている。これにより、第１ノードＶＮ１の電圧は、電源電圧ＶＣＣからｎＭＯＳトランジスタＮ００の閾値電圧を引いた電圧より低くなることはない。
ｎＭＯＳトランジスタＮ０１のゲートおよびドレインは、共に第１ノードＶＮ１に接続されている。ｎＭＯＳトランジスタＮ０１のソースは、チャージポンプＣＰ１の出力ノードＶＯ１に接続されている。ｎＭＯＳトランジスタＮ０１の閾値電圧は、例えば、ｎＭＯＳトランジスタＮ００の閾値電圧と同一である。これにより、出力ノードＶＯ１の電圧（第１昇圧電圧）は、電源電圧ＶＣＣからｎＭＯＳトランジスタＮ００の閾値電圧の２倍を引いた電圧より低くなることはない。
【００２６】
第１クロックＣＫ１が高レベル（電源電圧ＶＣＣ）から低レベル（接地電圧ＶＳＳ）に変化すると、容量カップリングにより第１ノードＶＮ１が降圧される。しかしながら、ｎＭＯＳトランジスタＮ００を介して電源線ＶＣＣから第１ノードＶＮ１に電流が補充される。このため、第１ノードＶＮ１は、電源電圧ＶＣＣからｎＭＯＳトランジスタＮ００の閾値電圧を引いた電圧になる。
【００２７】
第１クロックＣＫ１が低レベルから高レベルに変化すると、容量カップリングにより第１ノードＶＮ１が昇圧される。このとき、ｎＭＯＳトランジスタＮ０１はオンし、第１ノードＶＮ１から出力ノードＶＯ１に電流が流れる。出力ノードＶＯ１に接続されている容量素子（図示せず）は充電され、第１昇圧電圧ＶＯ１は上昇する。なお、ｎＭＯＳトランジスタＮ００、Ｎ０１は、いわゆるダイオード接続されているため、出力ノードＶＯ１から第１ノードＶＮ１に電流は流れない。これらの動作が連続することで、第１昇圧電圧ＶＯ１は、第１クロックＣＫ１の立ち上がりエッジ毎に徐々に上昇する。
【００２８】
第１分圧回路ＤＶ１は、出力ノードＶＯ１と接地線ＶＳＳとの間にノードＶＤ１を介して直列に接続された容量素子ＣＤ１０、ＣＤ１１を有している。第１分圧回路ＤＶ１は、第１昇圧電圧ＶＯ１を容量素子ＣＤ１０、ＣＤ１１の容量比で分圧し、ノードＶＤ１に第１分圧電圧ＶＤ１を生成する。
電圧比較回路ＣＭＰ１は、差動増幅器で構成されている。電圧比較回路ＣＭＰ１は、第１分圧電圧ＶＤ１を基準電圧ＶＲＥＦ（第１基準電圧）と比較し、比較結果を比較結果信号ＲＥＳ１としてフラグ回路ＦＣ１に出力する。電圧比較回路ＣＭＰ１は、第１分圧電圧ＶＤ１が基準電圧ＶＲＥＦより低いと判定したときに、比較結果信号ＲＥＳ１を高レベル（電源電圧ＶＣＣ）に固定する。電圧比較回路ＣＭＰ１は、第１分圧電圧ＶＤ１が基準電圧ＶＲＥＦより高いと判定したときに、比較結果信号ＲＥＳ１を低レベル（接地電圧ＶＳＳ）に固定する。第１昇圧電圧ＶＯ１と目標電圧との大小関係は、第１分圧電圧ＶＤ１と基準電圧ＶＲＥＦとの比較により認識される。このため、基準電圧ＶＲＥＦに昇圧電圧を使用しなくてもよい。
【００２９】
フラグ回路ＦＣ１は、図２で説明する第１クロック出力回路ＣＯ１０、ＣＯ１１の第１強出力回路Ｓ１にそれぞれ対応するフラグＦ０、Ｆ１を有している。フラグ回路ＦＣ１は、フラグＦ０、Ｆ１の論理値を２ビットのフラグ信号ＦＬＡＧ［０］、ＦＬＡＧ［１］として第１クロック生成回路ＣＰＧ１に出力する。
フラグ回路ＦＣ１は、比較結果信号ＲＥＳ１が低レベルであるときに、フラグＦ０、Ｆ１を所定の周期（図３で説明するＴｃｙｃ）で順次リセットする。すなわち、比較結果信号ＲＥＳ１が高レベルから低レベルに変化すると、まず、所定の時間間隔Ｔｃｙｃをおいてフラグ信号ＦＬＡＧ［１］が高レベルから低レベルに変化し、さらに所定の時間間隔Ｔｃｙｃをおいてフラグ信号ＦＬＡＧ［０］も高レベルから低レベルに変化する。
【００３０】
フラグ回路ＦＣ１は、比較結果信号ＲＥＳ１が高レベルであるときに、フラグＦ０、Ｆ１を所定の周期Ｔｃｙｃで順次セットする。すなわち、比較結果信号ＲＥＳ１が低レベルから高レベルに変化すると、まず、所定の時間間隔Ｔｃｙｃをおいてフラグ信号ＦＬＡＧ［０］が低レベルから高レベルに変化し、さらに所定の時間間隔Ｔｃｙｃをおいてフラグ信号ＦＬＡＧ［１］も低レベルから高レベルに変化する。
【００３１】
電圧比較回路ＣＭＰ２は、差動増幅器で構成されている。電圧比較回路ＣＭＰ２は、後述する第２分圧電圧ＶＤ２を基準電圧ＶＲＥＦ（第２基準電圧）と比較し、比較結果を比較結果信号ＲＥＳ２としてスイッチＳＷに出力する。電圧比較回路ＣＭＰ２は、第２分圧電圧ＶＤ２が基準電圧ＶＲＥＦより高いと判定したときに、比較結果信号ＲＥＳ２を高レベル（電源電圧ＶＣＣ）に固定する。電圧比較回路ＣＭＰ２は、第２分圧電圧ＶＤ２が基準電圧ＶＲＥＦより低いと判定したときに、比較結果信号ＲＥＳ２を低レベル（接地電圧ＶＳＳ）に固定する。電圧比較回路ＣＭＰ２は、電圧比較回路ＣＭＰ１と共通の基準電圧ＶＲＥＦを比較基準電圧として受けるため、比較基準電圧を生成する回路の規模が削減される。
【００３２】
スイッチＳＷは、ｐＭＯＳトランジスタで構成されている。スイッチＳＷのドレインおよびソースは、それぞれ出力ノードＶＯ１およびメモリコアＣＯＲＥ（内部回路）の電圧供給線ＶＰＲＧに接続されている。スイッチＳＷのゲートは、比較結果信号ＲＥＳ２を受ける。スイッチＳＷは、比較結果信号ＲＥＳ２が低レベルであるとき（第２分圧電圧ＶＤ２が基準電圧ＶＲＥＦより低いとき）にオンする。
【００３３】
スイッチＳＷのオンにより、出力ノードＶＯ１から電圧供給線ＶＰＲＧに電流が流れ、電圧供給線ＶＰＲＧの電圧は、比較結果信号ＲＥＳ２が高レベルに変化するまで上昇する。電圧供給線ＶＰＲＧの電圧は、メモリコアＣＯＲＥ内に形成されたメモリセルのドレイン電圧として供給される。スイッチＳＷはいわゆるレギュレータとして機能するため、第１昇圧電圧ＶＯ１をメモリコアＣＯＲＥに直接供給する場合に比べて、電圧供給線ＶＰＲＧの電圧は、一定の電圧に安定する。
【００３４】
第２分圧回路ＤＶ２は、電圧供給線ＶＰＲＧと接地線ＶＳＳとの間にノードＶＤ２を介して直列に接続された容量素子ＣＤ２０、ＣＤ２１を有している。第２分圧回路ＤＶ２は、電圧供給線ＶＰＲＧの電圧を容量素子ＣＤ２０、ＣＤ２１の容量比で分圧し、ノードＶＤ２に第２分圧電圧ＶＤ２を生成する。
図２は、第１の実施形態における第１クロック生成回路ＣＰＧ１の詳細を示している。
【００３５】
第１クロック生成回路ＣＰＧ１は、第１クロックＣＫ１［０］、ＣＫ１［１］にそれぞれ対応して第１クロック出力回路ＣＯ１０、ＣＯ１１を有している。
第１クロック出力回路ＣＯ１０は、第１弱出力回路Ｗ１、第１強出力回路Ｓ１および第１合成ノードＮＤ１を有している。
第１弱出力回路Ｗ１は、インバータＩＮＶＷおよび第１トランジスタサイズのインバータで構成される出力バッファＢＷを有している。インバータＩＮＶＷは、第１基準クロックＣＫ１Ｂの反転クロックを出力バッファＢＷに出力する。出力バッファＢＷは、第１基準クロックＣＫ１Ｂの反転クロックを反転し、第１弱クロックＣＫ１Ｗとして出力する。これにより、第１弱出力回路Ｗ１は、第１弱クロックＣＫ１Ｗを常時出力する。
【００３６】
第１強出力回路Ｓ１は、インバータＩＮＶＳ、ＮＡＮＤ回路ＮＡＳ、ＮＯＲ回路ＮＲＳ、出力バッファを構成する第２トランジスタサイズのｐＭＯＳトランジスタＰＴＳおよびｎＭＯＳトランジスタＮＴＳを有している。なお、第２トランジスタサイズは、第１トランジスタサイズより大きい。インバータＩＮＶＳは、フラグ信号ＦＬＡＧ［０］の反転論理をＮＯＲ回路ＮＲＳに出力する。ＮＯＲ回路ＮＲＳは、フラグ信号ＦＬＡＧ［０］の反転論理が低レベルであるとき（フラグ信号ＦＬＡＧ［０］が高レベルであるとき）に活性化され、第１基準クロックＣＫ１Ｂの反転クロックをｎＭＯＳトランジスタＮＴＳのゲートに出力する。ＮＡＮＤ回路ＮＡＳは、フラグ信号ＦＬＡＧ［０］が高レベルであるときに活性化され、第１基準クロックＣＫ１Ｂの反転クロックをｐＭＯＳトランジスタＰＴＳのゲートに出力する。
【００３７】
ｐＭＯＳトランジスタＰＴＳのソースおよびｎＭＯＳトランジスタＮＴＳのソースは、それぞれ電源線ＶＣＣおよび接地線ＶＳＳに接続されている。ｐＭＯＳトランジスタＰＴＳのドレインおよびｎＭＯＳトランジスタＮＴＳのドレインは、共に第１合成ノードＮＤ１に接続されている。ｐＭＯＳトランジスタＰＴＳおよびｎＭＯＳトランジスタＮＴＳは、フラグ信号ＦＬＡＧ［０］が高レベルであるとき、第１基準クロックＣＫ１Ｂの遷移エッジに同期して交互にオンし、第１強クロックＣＫ１Ｓを生成する。すなわち、第１強出力回路Ｓ１は、フラグ信号ＦＬＡＧ［０］が高レベルであるときに、第１弱出力回路Ｗ１の駆動能力（第２駆動能力）より強い駆動能力（第１駆動能力）で第１強クロックＣＫ１Ｓを出力する。
【００３８】
第１合成ノードＮＤ１は、第１弱出力回路Ｗ１の出力と第１強出力回路Ｓ１の出力とに接続され、第１弱クロックＣＫ１Ｗと第１強クロックＣＫ１Ｓとを第１クロックＣＫ１［０］として合成する。これにより、第１クロック出力回路ＣＯ１０は、フラグ信号ＦＡＬＧ［０］が低レベルであるとき（第１昇圧電圧ＶＯ１が目標電圧より高いとき）に第１弱クロックＣＫ１Ｗを第１クロックＣＫ１［０］として出力し、フラグ信号ＦＬＡＧ［０］が高レベルであるとき（第１昇圧電圧ＶＯ１が目標電圧より低いとき）に第１弱クロックＣＫ１Ｗおよび第１強クロックＣＫ１Ｓを合成したクロックを第１クロックＣＫ１［０］として出力する。第１弱出力回路Ｗ１および第１強出力回路Ｓ１は、第１基準クロックＣＫ１Ｂを共通して使用するため、第１弱クロックＣＫ１Ｗおよび第１強クロックＣＫ１Ｓは、同位相になる。このため、後述のように、第１クロック生成回路ＣＰＧ１内で貫通電流が生じることはない。このように、第１クロック出力回路ＣＯ１０は、第１弱出力回路Ｗ１を常時動作させ、第１強出力回路Ｓ１の動作・非動作により駆動能力を変更する。
【００３９】
第１弱出力回路Ｗ１の駆動能力が弱過ぎると、第１強出力回路Ｓ１の停止中（フラグ信号ＦＬＡＧ［０］が低レベルであるとき）の第１クロックＣＫ１［０］は、フローティングと同様の状態になる。この場合、チャージポンプＣＰ１の第１ノードＶＮ１の電圧が変化すると、容量カップリングにより第１合成ノードＮＤ１の電圧が電源電圧ＶＣＣより高い電圧または接地電圧ＶＳＳより低い電圧（負電圧）に変化する場合がある。第１合成ノードＮＤ１が電源電圧ＶＣＣより高い電圧になると、第１強出力回路Ｓ１におけるｐＭＯＳトランジスタＰＴＳのドレイン・基板間のｐｎジャンクションに順方向電流が流れてしまう（順バイアス条件が生じてしまう）。第１合成ノードＮＤ１が接地電圧ＶＳＳより低い電圧になると、第１強出力回路Ｓ１のｎＭＯＳトランジスタＮＴＳのドレイン・基板間のｐｎジャンクションに順方向電流が流れてしまう（順バイアス条件が生じてしまう）。
【００４０】
これを防止するため、第１弱出力回路Ｗ１は、第１強出力回路Ｓ１の停止中に、第１強出力回路Ｓ１のｐＭＯＳトランジスタＰＴＳおよびｎＭＯＳトランジスタＮＴＳのｐｎジャンクションが第１合成ノードＮＤ１の電圧変化によりオンしない最小の駆動能力に設定されている。第１弱出力回路Ｗ１をこのような最小の駆動能力に設定することで、チャージポンプ回路１０の消費電力は小さくなる。
【００４１】
第１クロック出力回路ＣＯ１１は、第１クロック出力回路ＣＯ１０と同様に動作し、第１基準クロックＣＫ１Ｂおよびフラグ信号ＦＬＡＧ［１］を受け、第１クロックＣＫ１［１］を出力する。第１クロック出力回路ＣＯ１１の構成は、第１クロック出力回路ＣＯ１０の構成と同一であるため、詳細な説明は省略する。
第１クロック出力回路ＣＯ１０、ＣＯ１１は、同一の回路構成であり、かつ第１基準クロックＣＫ１Ｂを共通して使用するため、第１クロックＣＫ１［０］、ＣＫ１［１］は、同位相になる。
【００４２】
図３は、第１の実施形態の動作概要を示している。
時刻Ｔ１において、第１昇圧電圧ＶＯ１が目標電圧ＶＴより高くなると、電圧比較回路ＣＭＰ１は、比較結果信号ＲＥＳ１を高レベルから低レベルに変化させる。
比較結果信号ＲＥＳ１の立ち下がりエッジから所定の時間間隔Ｔｃｙｃが経過した時刻Ｔ２において、フラグ回路ＦＣ１は、フラグＦ１をリセットする。このため、フラグ信号ＦＬＡＧ［１］は高レベルから低レベルに変化する。第１クロック出力回路ＣＯ１１の第１強出力回路Ｓ１は、フラグ信号ＦＬＡＧ［１］の立ち下がりエッジに応答して停止する。すなわち、第１クロック出力回路ＣＯ１１は、第１弱クロックＣＫ１Ｗを第１クロックＣＫ１［１］として出力する。この結果、第１昇圧電圧ＶＯ１の上昇速度が下がる。
【００４３】
フラグ信号ＦＬＡＧ［１］の立ち下がりエッジから所定の時間間隔Ｔｃｙｃが経過した時刻Ｔ３において、フラグ回路ＦＣ１は、フラグＦ０をリセットする。このため、フラグ信号ＦＬＡＧ［０］は高レベルから低レベルに変化する。第１クロック出力回路ＣＯ１０の第１強出力回路Ｓ１は、フラグ信号ＦＬＡＧ［０］の立ち下がりエッジに応答して停止する。すなわち、第１クロック出力回路ＣＯ１０は、第１弱クロックＣＫ１Ｗを第１クロックＣＫ１［０］として出力する。この結果、第１昇圧電圧ＶＯ１は、下降し始める。
【００４４】
時刻Ｔ４において、第１昇圧電圧ＶＯ１が目標電圧ＶＴより低くなると、電圧比較回路ＣＭＰ１は、比較結果信号ＲＥＳ１を低レベルから高レベルに変化させる。
比較結果信号ＲＥＳ１の立ち上がりエッジから所定の時間間隔Ｔｃｙｃが経過した時刻Ｔ５において、フラグ回路ＦＣ１は、フラグＦ０をセットする。このため、フラグ信号ＦＬＡＧ［０］は低レベルから高レベルに変化する。第１クロック出力回路ＣＯ１０の第１強出力回路Ｓ１は、フラグ信号ＦＬＡＧ［０］の立ち上がりエッジに応答して動作を開始する。すなわち、第１クロック出力回路ＣＯ１０は、第１弱クロックＣＫ１Ｗおよび第１強クロックＣＫ１Ｓを合成したクロックを第１クロックＣＫ１［０］として出力する。この結果、第１昇圧電圧ＶＯ１は、下降から上昇に転じる。
【００４５】
フラグ信号ＦＬＡＧ［０］の立ち上がりエッジから所定の時間間隔Ｔｃｙｃが経過した時刻Ｔ６において、フラグ回路ＦＣ１は、フラグＦ１をセットする。このため、フラグ信号ＦＬＡＧ［１］は低レベルから高レベルに変化する。第１クロック出力回路ＣＯ１１の第１強出力回路Ｓ１は、フラグ信号ＦＬＡＧ［１］の立ち上がりエッジに応答して動作を開始する。すなわち、第１クロック出力回路ＣＯ１１は、第１弱クロックＣＫ１Ｗおよび第１強クロックＣＫ１Ｓを合成したクロックを第１クロックＣＫ１［１］として出力する。この結果、第１昇圧電圧の上昇速度が上がる。
【００４６】
このように、チャージポンプ回路１０では、第１クロック出力回路ＣＯ１０、ＣＯ１１は、第１昇圧電圧ＶＯ１に応じて駆動能力を変更しながら、それぞれ第１クロックＣＫ１［０］、ＣＫ１［１］を常時出力する。これにより、第１容量素子Ｃ００、Ｃ０１の一端（第１クロックＣＫ１［０］、ＣＫ１［１］を受ける側）の電圧は、同時に変化する。このため、第１容量素子Ｃ００、Ｃ０１は、同時に充放電される。この結果、第１容量素子Ｃ００、Ｃ０１において、一方の充放電が他方に影響を与えることはない。従って、第１容量素子Ｃ００、Ｃ０１に充放電される電荷のほとんどが第１昇圧電圧ＶＯ１の生成に寄与する。第１昇圧電圧ＶＯ１の生成効率が向上するため、例えば、第１容量素子Ｃ００、Ｃ０１の容量は小さく設定される。この結果、チャージポンプ回路１０の消費電力が削減される。
【００４７】
また、フラグ回路ＦＣ１から出力されるフラグ信号ＦＬＡＧを利用することで、動作させる第１強出力回路Ｓ１の数が簡易な回路で制御される。
なお、本発明者は、本発明をする前に、第１昇圧電圧ＶＯ１が目標電圧ＶＴより高いときに、第１クロックＣＫ１［０］、ＣＫ１［１］の少なくともいずれかを電源電圧ＶＣＣ、接地電圧ＶＳＳまたはフローティングのいずれかに設定することで、第１昇圧電圧ＶＯ１の生成を抑制することを検討した。
【００４８】
第１昇圧電圧ＶＯ１が目標電圧ＶＴより高いときに、第１クロックＣＫ１［１］のみを電源電圧ＶＣＣまたは接地電圧に固定すると、第１クロックＣＫ１［１］を受ける第１容量素子Ｃ０１は、第１クロックＣＫ１［０］による第１ノードＶＮ１の昇圧動作の負荷になってしまう。このため、第１クロックＣＫ１［０］の消費電流が増加してしまう。この結果、消費電力の削減効果は低下してしまう。
【００４９】
第１昇圧電圧ＶＯ１が目標電圧ＶＴより高いときに、第１クロックＣＫ１［１］のみをフローティングにすると、チャージポンプＣＰ１の第１ノードＶＮ１の電圧が変化することで、第１クロックＣＫ１［１］は、容量カップリングにより、電源電圧ＶＣＣより高い電圧または接地電圧ＶＳＳより低い電圧（負電圧）になる場合がある。このとき、第１クロックＣＫ１［１］を出力する出力バッファのｐｎジャンクションがオンし、順方向電流が流れてしまう。
【００５０】
これらに対して、本発明では、第１昇圧電圧ＶＯ１が目標電圧ＶＴより高いときに、第１クロックＣＫ１［１］は第２駆動能力で出力されているため、第１容量素子Ｃ０１が第１クロックＣＫ１［０］による第１ノードＶＮ１の昇圧動作の負荷になることはない。また、第１クロックＣＫ１［１］を出力する第１クロック出力回路ＣＯ１０の第１弱出力回路Ｗ１は、第１クロック出力回路ＣＯ１０の第１強出力回路Ｓ１におけるｐＭＯＳトランジスタＰＴＳおよびｎＭＯＳトランジスタＮＴＳのｐｎジャンクションがオンしない最小の駆動能力に設定されているため、第１クロックＣＫ１［１］は、チャージポンプＣＰ１の第１ノードＶＮ１の電圧変化に影響されない。このため、チャージポンプ回路１０の消費電力が大幅に削減される。
【００５１】
以上、第１の実施形態では、次の効果が得られる。
第１クロック出力回路ＣＯ１０、ＣＯ１１は、それぞれ第１クロックＣＫ１［０］、ＣＫ１［１］を常時出力するため、第１容量素子Ｃ００、Ｃ０１は、同時に充放電される。このため、第１容量素子Ｃ００、Ｃ０１において、一方の充放電が他方に影響を与えることはない。従って、第１容量素子Ｃ００、Ｃ０１に充放電される電荷のほとんどを第１昇圧電圧ＶＯ１の生成に寄与させることができる。第１昇圧電圧ＶＯ１の生成効率が向上するため、例えば、第１容量素子Ｃ００、Ｃ０１の容量を小さくできる。この結果、チャージポンプ回路１０の消費電力を削減できる。
【００５２】
第１クロック出力回路ＣＯ１０、ＣＯ１１が駆動能力を変更することで第１昇圧電圧ＶＯ１が調整されるため、第１容量素子Ｃ００、Ｃ０１を充放電させるクロックの周波数を変更する回路は不要になる。
第１クロック出力回路ＣＯ１０、ＣＯ１１は、第１弱出力回路Ｗ１を常時動作させ、第１強出力回路Ｓ１の動作・非動作により駆動能力を変更する。すなわち、第１クロック出力回路ＣＯ１０、ＣＯ１１は、それぞれ第１クロックＣＫ１［０］、ＣＫ１［１］を出力しながら、その駆動能力を容易に変更できる。
【００５３】
フラグ回路ＦＣ１から出力されるフラグ信号ＦＬＡＧを利用することで、動作させる第１強出力回路Ｓ１の数を簡易な回路で制御できる。
第１昇圧電圧ＶＯ１と目標電圧との大小関係は第１分圧電圧ＶＤ１と基準電圧ＶＲＥＦとの比較により認識される。また、電圧供給線ＶＰＲＧの電圧と目標電圧との大小関係は第２分圧電圧ＶＤ２と基準電圧ＶＲＥＦとの比較により認識される。基準電圧ＶＲＥＦに、昇圧電圧を使用しなくてもよいため、簡易な回路で基準電圧ＶＲＥＦを生成できる。従って、基準電圧ＶＲＥＦを精度よく、かつ安定して生成できる。
【００５４】
電圧比較回路ＣＭＰ２は、電圧比較回路ＣＭＰ１と共通の基準電圧ＶＲＥＦを比較基準電圧として受けるため、比較基準電圧を生成する回路の規模を削減できる。
チャージポンプＣＰ１の出力ノードＶＯ１と電圧供給線ＶＰＲＧとの間にスイッチＳＷを設けることで、第１昇圧電圧ＶＯ１をメモリコアＣＯＲＥに直接供給する場合に比べて、電圧供給線ＶＰＲＧの電圧を一定の電圧に安定させることができる。
【００５５】
第１弱出力回路Ｗ１は、対応する第１強出力回路Ｓ１の停止中に、対応する第１強出力回路Ｓ１のｐＭＯＳトランジスタＰＴＳおよびｎＭＯＳトランジスタＮＴＳのｐｎジャンクションが第１合成ノードＮＤ１の電圧変化によりオンしない最小の駆動能力に設定されている。このため、ｐＭＯＳトランジスタＰＴＳおよびｎＭＯＳトランジスタＮＴＳのｐｎジャンクションに順方向電流が流れるのを防止できる。
【００５６】
図４は、本発明のチャージポンプ回路の第２の実施形態を示している。この実施形態は、請求項６、請求項７および請求項９に対応している。このチャージポンプ回路は、例えば、第１の実施形態と同様に、フラッシュメモリ内に形成されている。なお、第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明は省略する。
【００５７】
チャージポンプ回路２０は、第１クロック生成回路ＣＰＧ１、第２クロック生成回路ＣＰＧ２、チャージポンプＣＰ２、第１分圧回路ＤＶ３、電圧比較回路ＣＭＰ１、ｎＭＯＳトランジスタＮＴ０、ＮＴ１、ＮＴ２、ｐＭＯＳトランジスタＰＴ０、ラッチ回路ＬＣ、インバータＩＮＶ０、ＩＮＶ１およびＮＡＮＤ回路ＮＡを有している。
第１クロック生成回路ＣＰＧ１は、第１の実施形態のフラグ信号ＦＡＬＧ［０］、ＦＬＡＧ［１］の代わりに、許可信号ＥＮ０、ＥＮ１をそれぞれ受ける。許可信号ＥＮ０は、フラッシュメモリのプログラム動作中に低レベルから高レベルに変化する。第１クロック生成回路ＣＰＧ１の詳細については、図５で説明する。
【００５８】
第２クロック生成回路ＣＰＧ２は、発振器（図示せず）から供給される第２基準クロックＣＫ２Ｂを基に、第１クロックＣＫ１（ＣＫ１［０］、ＣＫ１［１］）にそれぞれ対応し、第１クロックＣＫ１とは逆の位相を有する二本の第２クロックＣＫ２（ＣＫ２［０］、ＣＫ２［１］）を生成する。第２クロック生成回路ＣＰＧ２の詳細については、図６で説明する。なお、第１基準クロックＣＫ１Ｂおよび第２基準クロックＣＫ２Ｂは、配線遅延などにより、互いの有効期間（高レベル期間）が重なるのを防止するために、一方の立ち上がり変化は、他方の立ち下がり変化から所定の時間間隔をおいて発生する。このため、第１クロックＣＫ１および第２クロックＣＫ２は、互いの高レベル期間が重ならない。この結果、チャージポンプＣＰ２の誤動作が防止される。
【００５９】
チャージポンプＣＰ２は、第１クロックＣＫ１および第２クロックＣＫ２による昇圧動作を使用して、出力ノードＶＯ２に第２昇圧電圧ＶＯ２を生成する。チャージポンプＣＰ２の詳細については、図７で説明する。
第１分圧回路ＤＶ３は、出力ノードＶＯ２と接地線ＶＳＳとの間にノードＶＤ３を介して直列に接続された容量素子ＣＤ３０、ＣＤ３１を有している。第１分圧回路ＤＶ３は、第２昇圧電圧ＶＯ２を容量素子ＣＤ３０、ＣＤ３１の容量比で分圧し、ノードＶＤ３に第１分圧電圧ＶＤ３を生成する。
【００６０】
ｎＭＯＳトランジスタＮＴ０のドレインおよびソースは、それぞれ出力ノードＶＯ２、接地線ＶＳＳに接続されている。ｎＭＯＳトランジスタＮＴ０のゲートは、電圧比較回路ＣＭＰ１から出力される比較結果信号ＲＥＳ１が印加されている。比較結果信号ＲＥＳ１が高レベルであるとき（第１分圧電圧ＶＤ３が基準電圧ＶＲＥＦより高いとき）に、ｎＭＯＳトランジスタＮＴ０がオンすることで、出力ノードＶＯ２から接地線ＶＳＳに電流が流れる。このため、第２昇圧電圧ＶＯ２が必要以上に上昇することが防止される。
【００６１】
ｐＭＯＳトランジスタＰＴ０のソースおよびドレインは、それぞれ電源線ＶＣＣおよびｎＭＯＳトランジスタＮＴ１のドレインに接続されている。ｐＭＯＳトランジスタＰＴ０のゲートは、許可信号ＥＮ０を受けている。ｎＭＯＳトランジスタＮＴ１のソースおよびドレインは、それぞれｎＭＯＳトランジスタＮＴ２のドレインおよびｐＭＯＳトランジスタＰＴ０のドレインに接続されている。ｎＭＯＳトランジスタＮＴ１のゲートは、比較結果信号ＲＥＳ１を受けている。ｎＭＯＳトランジスタＮＴ２のソースおよびドレインは、それぞれ接地線ＶＳＳおよびｎＭＯＳトランジスタＮＴ１のソースに接続されている。ｎＭＯＳトランジスタＮＴ２のゲートは、許可信号ＥＮ０を受けている。ラッチ回路ＬＣは、環状に接続されたインバータＩＮＶＬ０、ＩＮＶＬ１で構成されている。インバータＩＮＶＬ０の入力およびインバータＩＮＶＬ１の出力は、ｐＭＯＳトランジスタＰＴ０のドレインおよびｎＭＯＳトランジスタＮＴ１のドレインに接続されている。このため、ｐＭＯＳトランジスタＰＴ０およびｎＭＯＳトランジスタＮＴ１が共にオフしても、ラッチ回路ＬＣから出力されるラッチ出力信号ＬＯは、電源電圧ＶＣＣまたは接地電圧ＶＳＳに固定される。
【００６２】
インバータＩＮＶ０は、ラッチ出力信号ＬＯの反転論理をＮＡＮＤ回路ＮＡに出力する。ＮＡＮＤ回路ＮＡは、許可信号ＥＮ０が高レベルであるとき（フラッシュメモリのプログラム動作中）に活性化され、ラッチ出力信号ＬＯと同一の論理を出力する。インバータＩＮＶ１は、ＮＡＮＤ回路ＮＡの出力論理を反転し、許可信号ＥＮ１として第１クロック生成回路ＣＰＧ１および第２クロック生成回路ＣＰＧ２に出力する。
【００６３】
許可信号ＥＮ０が低レベルであるときに、ｐＭＯＳトランジスタＰＴ０はオンし、ｎＭＯＳトランジスタＮＴ２はオフする。また、許可信号ＥＮ０が低レベルのときは、チャージポンプＣＰ２の昇圧能力は低下し、第１分圧電圧ＶＤ３は基準電圧ＶＲＥＦより低くなる。このため、比較結果信号ＲＥＳ１は、接地電圧ＶＳＳに固定される。この結果、ｎＭＯＳトランジスタＮＴ１はオフする。従って、許可信号ＥＮ０が低レベルであるときは、ラッチ回路ＬＣの入力は、高レベルに固定される。
【００６４】
フラッシュメモリにプログラムコマンドが供給され、許可信号ＥＮ０が低レベルから高レベルに変化すると、ｐＭＯＳトランジスタＰＴ０がオフする。ラッチ出力信号ＬＯは、ラッチ回路ＬＣにより低レベルに固定されたままである。このため、許可信号ＥＮ１は、許可信号ＥＮ０に同期して低レベルから高レベルに変化する。すなわち、チャージポンプＣＰ２は、昇圧動作を開始する。
【００６５】
チャージポンプＣＰ２の昇圧動作により第２昇圧電圧ＶＯ２の電圧が上昇し、第１分圧電圧ＶＤ３が基準電圧ＶＲＥＦより高くなると、比較結果信号ＲＥＳ１が電源電圧ＶＣＣに固定される。このため、ｎＭＯＳトランジスタＮＴ１がオンする。従って、ラッチ出力信号ＬＯは、低レベルから高レベルに変化する。この結果、許可信号ＥＮ１は、高レベルから低レベルに変化する。
【００６６】
図５は、第２の実施形態における第１クロック生成回路ＣＰＧ１の詳細を示している。
第１クロック生成回路ＣＰＧ１は、第１クロック出力回路ＣＯ１０、ＣＯ１１を有している。
第１クロック出力回路ＣＯ１０は、許可信号ＥＮ０が低レベルであるときに第１弱クロックＣＫ１Ｗを第１クロックＣＫ１［０］として出力し、許可信号ＥＮ０が高レベルであるときに第１弱クロックＣＫ１Ｗおよび第１強クロックＣＫ１Ｓを合成したクロックを第１クロックＣＫ１［０］として出力する。第１クロック出力回路ＣＯ１０は、第１弱出力回路Ｗ１を常時動作させ、第１強出力回路Ｓ１をフラッシュメモリの動作状態に応じて動作または停止させることにより駆動能力を変更する。
【００６７】
第１クロック出力回路ＣＯ１１は、第１クロック出力回路ＣＯ１０と同様に動作し、第１基準クロックＣＫ１Ｂおよび許可信号ＥＮ１を受け、第１クロックＣＫ１［１］を出力する。第１クロック出力回路ＣＯ１１は、第１弱出力回路Ｗ１を常時動作させ、第１強出力回路Ｓ１をフラッシュメモリの動作状態および第２昇圧電圧ＶＯ２に応じて動作または停止させることにより駆動能力を変更する。
【００６８】
図６は、第２の実施形態における第２クロック生成回路ＣＰＧ２の詳細を示している。
第２クロック生成回路ＣＰＧ２は、図５に示した第１クロック生成回路ＣＰＧ１と同一の回路構成を有している。すなわち、第２クロック生成回路ＣＰＧ２は、第２クロックＣＫ２［０］、ＣＫ２［１］にそれぞれ対応して第２クロック出力回路ＣＯ２０、ＣＯ２１を有している。
【００６９】
第２クロック出力回路ＣＯ２０、ＣＯ２１は、第２弱出力回路Ｗ２、第２強出力回路Ｓ２および第２合成ノードＮＤ２を有している。
第２合成ノードＮＤ２は、第２弱出力回路Ｗ２の出力と第２強出力回路Ｓ２の出力とに接続され、第２弱クロックＣＫ２Ｗと第２強クロックＣＫ２Ｓとを第２クロックＣＫ２として合成する。
【００７０】
第２クロックＣＫ２に対する第２クロック生成回路ＣＰＧ２の動作は、第１クロックＣＫ１に対する第１クロック生成回路ＣＰＧ１の動作と同様であるため、詳細な説明は省略する。
図７は、第２の実施形態におけるチャージポンプＣＰ２の詳細を示している。
チャージポンプＣＰ２は、第１容量素子Ｃ１０、Ｃ１１、第２容量素子Ｃ２０、Ｃ２１、容量素子Ｃ１４、Ｃ２４、Ｃ３０、Ｃ３１、ｎＭＯＳトランジスタＮ１０〜Ｎ１２、Ｎ２０〜２２、Ｎ３０〜Ｎ３２、Ｎ４０を有している。ｎＭＯＳトランジスタＮ１０〜Ｎ１２、Ｎ２０〜２２、Ｎ３０〜Ｎ３２、Ｎ４０は、例えば、論理回路を構成するｎＭＯＳトランジスタより低い閾値電圧を有している。
【００７１】
第１容量素子Ｃ１０、Ｃ１１は、一端で第１クロックＣＫ１［０］、ＣＫ１［１］をそれぞれ受け、他端が第１ノードＰ１に接続されている。第１容量素子Ｃ１０、Ｃ１１の容量は、第１ノードＰ１に接続される容量素子の容量（寄生容量）に比べて十分に大きい。
容量素子Ｃ１４は、一端でクロックＣＫ２Ａを受け、他端がノードＧ１に接続されている。容量素子Ｃ１４の容量は、ノードＧ１に接続される容量素子の容量（寄生容量）に比べて十分に大きい。クロックＣＫ２Ａは、第２クロックＣＫ２の立ち上がりエッジに同期して低レベルから高レベルに変化し、第２クロックＣＫ２の立ち下がりエッジから所定の時間間隔をおいて高レベルから低レベルに変化する。クロックＣＫ２Ａは、第２基準クロックＣＫ２Ｂと同様に、発振器から供給される。
【００７２】
ｎＭＯＳトランジスタＮ１０のゲート、ドレインおよびソースは、それぞれ第１ノードＰ１、電源線ＶＣＣ、ノードＧ１に接続されている。ｎＭＯＳトランジスタＮ１１のゲート、ドレインおよびソースは、それぞれノードＧ１、電源線ＶＣＣ、第１ノードＰ１に接続されている。ｎＭＯＳトランジスタＮ１２のゲート、ドレインおよびソースは、それぞれ電源線ＶＣＣ、電源線ＶＣＣ、第１ノードＰ１に接続されている。これにより、第１ノードＰ１は、電源電圧ＶＣＣからｎＭＯＳトランジスタＮ１２の閾値電圧を引いた電圧より低くなることはない。
【００７３】
第２容量素子Ｃ２０、Ｃ２１は、一端で第２クロックＣＫ２［０］、ＣＫ２［１］をそれぞれ受け、他端が第２ノードＰ２に接続されている。第２容量素子Ｃ２０、Ｃ２１の容量は、第２ノードＰ２に接続される容量素子の容量（寄生容量）に比べて十分に大きい。
容量素子Ｃ２４は、一端でクロックＣＫ１Ａを受け、他端がノードＧ２に接続されている。容量素子Ｃ２４の容量は、ノードＧ２に接続される容量素子の容量（寄生容量）に比べて十分に大きい。クロックＣＫ１Ａは、第１クロックＣＫ１の立ち上がりエッジに同期して低レベルから高レベルに変化し、第１クロックＣＫ１の立ち下がりエッジから所定の時間間隔をおいて高レベルから低レベルに変化する。クロックＣＫ１Ａは、第１基準クロックＣＫ１Ｂと同様に、発振器から供給される。
【００７４】
ｎＭＯＳトランジスタＮ２０のゲート、ドレインおよびソースは、それぞれ第２ノードＰ２、第１ノードＰ１、ノードＧ２に接続されている。ｎＭＯＳトランジスタＮ２１（昇圧スイッチ）のゲート、ドレインおよびソースは、それぞれノードＧ２、第１ノードＰ１、第２ノードＰ２に接続されている。ｎＭＯＳトランジスタＮ２２のゲート、ドレインおよびソースは、それぞれ電源線ＶＣＣ、電源線ＶＣＣ、第２ノードＰ２に接続されている。これにより、第２ノードＰ２は、電源電圧ＶＣＣからｎＭＯＳトランジスタＮ２２の閾値電圧を引いた電圧より低くなることはない。
【００７５】
容量素子Ｃ３０は、第１クロックＣＫ１［０］を受け、他端がノードＰ３に接続されている。容量素子Ｃ３０の容量は、ノードＰ３に接続される容量素子の容量（寄生容量）に比べて十分に大きい。
容量素子Ｃ３４は、一端でクロックＣＫ２Ａを受け、他端がノードＧ３に接続されている。容量素子Ｃ３４の容量は、ノードＧ３に接続される容量素子の容量（寄生容量）に比べて十分に大きい。
【００７６】
ｎＭＯＳトランジスタＮ３０のゲート、ドレインおよびソースは、それぞれノードＰ３、第２ノードＰ２、ノードＧ３に接続されている。ｎＭＯＳトランジスタＮ３１のゲート、ドレインおよびソースは、それぞれノードＧ３、第２ノードＰ２、ノードＰ３に接続されている。ｎＭＯＳトランジスタＮ３２のゲート、ドレインおよびソースは、それぞれ電源線ＶＣＣ、電源線ＶＣＣ、ノードＰ３に接続されている。これにより、ノードＰ３は、電源電圧ＶＣＣからｎＭＯＳトランジスタＮ３２の閾値電圧を引いた電圧より低くなることはない。
【００７７】
ｎＭＯＳトランジスタＮ４０のゲート、ドレインおよびソースは、それぞれノードＧ３、第２ノードＰ２、出力ノードＶＯ２に接続されている。
図８は、第２の実施形態におけるチャージポンプＣＰ２の動作を示している。
まず、第１クロックＣＫ１［０］、ＣＫ１［１］が高レベルから低レベルに変化すると、第１ノードＰ１は、第１容量素子Ｃ１０、Ｃ１１の容量カップリングにより降圧される（図８（ａ））。このため、ｎＭＯＳトランジスタＮ１０はオフする。同様に、ノードＰ３は、容量素子Ｃ３０の容量カップリングにより降圧される（図８（ｂ））。このため、ｎＭＯＳトランジスタＮ３０はオフする。この後、クロックＣＫ１Ａが高レベルから低レベルに変化すると、ノードＧ２は、容量素子Ｃ２４の容量カップリングにより降圧される（図８（ｃ））。このため、ｎＭＯＳトランジスタＮ２１はオフする。
【００７８】
次に、第２クロックＣＫ２［０］、ＣＫ２［１］が低レベルから高レベルに変化すると、第２ノードＰ２は、第２容量素子Ｃ２０、Ｃ２１の容量カップリングにより昇圧される（図８（ｄ））。このため、ｎＭＯＳトランジスタＮ２０はオンし、第１ノードＰ１からノードＧ２に電流が補充される。また、第２クロックＣＫ２［０］、ＣＫ２［１］の立ち上がりエッジに同期してクロックＣＫ２Ａが低レベルから高レベルに変化すると、ノードＧ１は、容量素子Ｃ１４の容量カップリングにより昇圧される（図８（ｅ））。このため、ｎＭＯＳトランジスタＮ１１がオンし、電源線ＶＣＣから第１ノードＰ１に電流が補充される。同様に、ノードＧ３は、クロックＣＫ２Ａの立ち上がり変化による容量素子Ｃ３４の容量カップリングにより昇圧される（図８（ｆ））。このため、ｎＭＯＳトランジスタＮ３１がオンし、第２ノードＰ２からノードＰ３に電流が補充される。ｎＭＯＳトランジスタＮ４０もノードＧ３の昇圧によりオンし、第２ノードＰ２から出力ノードＶＯ２に電流が補充される。すなわち、出力ノードＶＯ２に第２昇圧電圧ＶＯ２が生成される（図８（ｇ））。
【００７９】
次に、第２クロックＣＫ２［０］、ＣＫ２［１］が高レベルから低レベルに変化すると、第２ノードＰ２は、第２容量素子Ｃ２０、Ｃ２１の容量カップリングにより降圧される（図８（ｈ））。このため、ｎＭＯＳトランジスタＮ２０はオフする。この後、クロックＣＫ２Ａが高レベルから低レベルに変化すると、ノードＧ１は、容量素子Ｃ１４の容量カップリングにより降圧される（図８（ｉ））。このため、ｎＭＯＳトランジスタＮ１１はオフする。同様に、ノードＧ３は、クロックＣＫ２Ａの立ち下がり変化による容量素子Ｃ３４の容量カップリングにより降圧される（図８（ｊ））。このため、ｎＭＯＳトランジスタＮ３１はオフする。第２昇圧電圧ＶＯ２は、ｎＭＯＳトランジスタＮ４０もノードＧ３の降圧によりオフするため下降せず、前述の図８（ｇ）で発生した電圧は保持される。
【００８０】
次に、第１クロックＣＫ１［０］、ＣＫ１［１］が低レベルから高レベルに変化すると、第１ノードＰ１は、第１容量素子Ｃ１０、Ｃ１１の容量カップリングにより昇圧される（図８（ｋ））。このため、ｎＭＯＳトランジスタＮ１０はオンし、電源電圧ＶＣＣからノードＧ１に電流が補充される。同様に、ノードＰ３は、容量素子Ｃ３０の容量カップリングにより昇圧される（図８（ｌ））。このため、ｎＭＯＳトランジスタＮ３０はオンし、第２ノードＰ２からノードＧ３に電流が補充される。
【００８１】
また、第１クロックＣＫ１の立ち上がりエッジに同期してクロックＣＫ１Ａが低レベルから高レベルに変化すると、ノードＧ２は、容量素子Ｃ２４の容量カップリングにより昇圧される（図８（ｍ））。このため、ｎＭＯＳトランジスタＮ２１がオンし、第１ノードＰ１から第２ノードＰ２に電流が補充される。
以上のような動作が繰り返されると、第１ノードＰ１は、第１クロックＣＫ１［０］、ＣＫ１［１］の立ち下がりエッジ毎に降圧される（図８（ｎ））。ノードＧ１の昇圧によりｎＭＯＳトランジスタＮ１１がオンすることで、電源線ＶＣＣから第１ノードＰ１に電流が補充される。このため、第１ノードＰ１の電圧は、１サイクル前より高くなる。このとき、ｎＭＯＳトランジスタＮ２０もオンすることで、第１ノードＰ１からノードＧ２に電流が補充される。このため、ノードＧ２の電圧も、１サイクル前より高くなる。
【００８２】
ノードＰ３は、第１クロックＣＫ１［０］、ＣＫ１［１］の立ち下がりエッジ毎に降圧される（図８（ｏ））。ノードＧ３の昇圧によりｎＭＯＳトランジスタＮ３１がオンすることで、第２ノードＰ２からノードＰ３に電流が補充される。このため、ノードＰ３の電圧は、１サイクル前より高くなる。
また、第２ノードＰ２は、第２クロックＣＫ２［０］、ＣＫ２［１］の立ち下がりエッジ毎に降圧される（図８（ｐ））。ノードＧ２の昇圧によりｎＭＯＳトランジスタＮ２１がオンすることで、第１ノードＰ１から第２ノードＰ２に電流が補充される。このため、第２ノードＰ２の電圧は、１サイクル前より高くなる。このとき、ｎＭＯＳトランジスタＮ３０もオンすることで、第２ノードＰ２からノードＧ３に電流が補充される。このため、ノードＧ３の電圧も、１サイクル前より高くなる。
【００８３】
従って、前述の図８（ａ）〜（ｍ）の動作が繰り返されることで、第２昇圧電圧ＶＯ２は、第２クロックＣＫ２および第２クロックＣＫ２Ａの立ち上がりエッジ毎に徐々に上昇する。
以上、第２の実施形態でも、第１の実施形態と同様の効果が得られる。さらに、第１昇圧電圧（第１ノードＰ１の電圧）および第２容量素子Ｃ２０、Ｃ２１の充放電を利用して第２昇圧電圧ＶＯ２を生成するため、高い昇圧電圧を生成できる。第２昇圧電圧ＶＯ２を二段階の昇圧動作により生成することで、所定の昇圧電圧を高い精度で生成できる。
【００８４】
第１クロックＣＫ１および第２クロックＣＫ２は互いの高レベル期間が重ならないため、チャージポンプＣＰ２の誤動作を防止できる。
図９は、本発明のチャージポンプ回路の第３の実施形態を示している。この実施形態は、請求項６〜請求項１０に対応している。このチャージポンプ回路は、例えば、第１の実施形態と同様に、フラッシュメモリ内に形成されている。なお、第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。
【００８５】
チャージポンプ回路１０は、第１クロック生成回路ＣＰＧ１ａ、第２クロック生成回路ＣＰＧ２ａ、チャージポンプＣＰ２ａ、第１分圧回路ＤＶ４、電圧比較回路ＣＭＰ１、フラグ回路ＦＣ１ａ、電圧比較回路ＣＭＰ２（スイッチ制御回路）、スイッチＳＷ、第２分圧回路ＤＶ５を有している。
第１分圧回路ＤＶ４は、出力ノードＶＯ２ａと接地線ＶＳＳとの間にノードＶＤ４を介して直列に接続された容量素子ＣＤ４０、ＣＤ４１を有している。第１分圧回路ＤＶ４は、第２昇圧電圧ＶＯ２ａ（出力ノードＶＯ２ａの電圧）を容量素子ＣＤ４０、ＣＤ４１の容量比で分圧し、ノードＶＤ４に第１分圧電圧ＶＤ４を生成する。
【００８６】
フラグ回路ＦＣ１ａは、第１の実施形態のフラグ回路ＦＣ１にフラグＦ２、Ｆ３を加えて構成されている。その他の構成は、第１の実施形態のフラグ回路ＦＣ１と同一である。フラグ回路ＦＣ１ａのフラグＦ０〜Ｆ３は、図１０で説明する第１クロック出力回路ＣＯ１０〜ＣＯ１３の第１強出力回路Ｓ１および図１１で説明する第２クロック出力回路ＣＯ２０〜ＣＯ２３の第２強出力回路Ｓ２の各対にそれぞれ対応している。フラグ回路ＦＣ１ａは、フラグＦ０〜Ｆ３の論理値を４ビットのフラグ信号ＦＬＡＧとして第１クロック生成回路ＣＰＧ１ａおよび第２クロック生成回路ＣＰＧ２ａにそれぞれ出力する。
【００８７】
フラグ回路ＦＣ１ａは、電圧比較回路ＣＭＰ１から出力される比較結果信号ＲＥＳ１が低レベルであるときに、フラグＦ０〜Ｆ３を所定の周期Ｔｃｙｃで順次リセットする。すなわち、比較結果信号ＲＥＳ１が高レベルから低レベルに変化すると、フラグ信号ＦＬＡＧが所定の時間間隔Ｔｃｙｃをおいて高レベルから低レベルにフラグ信号ＦＬＡＧ［３］から順次変化する。
【００８８】
フラグ回路ＦＣ１ａは、比較結果信号ＲＥＳ１が高レベルであるときに、フラグＦ０〜Ｆ３を所定の周期Ｔｃｙｃで順次セットする。すなわち、比較結果信号ＲＥＳ１が低レベルから高レベルに変化すると、フラグ信号ＦＬＡＧが所定の時間間隔Ｔｃｙｃをおいて低レベルから高レベルにフラグ信号ＦＬＡＧ［０］から順次変化する。
第２分圧回路ＤＶ５は、メモリコアＣＯＲＥの電圧供給線ＶＰＲＧと接地線ＶＳＳとの間にノードＶＤ５を介して直列に接続された容量素子ＣＤ５０、ＣＤ５１を有している。第２分圧回路ＤＶ５は、電圧供給線ＶＰＲＧの電圧を容量素子ＣＤ５０、ＣＤ５１の容量比で分圧し、ノードＶＤ５に第２分圧電圧ＶＤ５を生成する。
【００８９】
図１０は、第３の実施形態における第１クロック生成回路ＣＰＧ１ａの詳細を示している。
第１クロック生成回路ＣＰＧ１ａは、第１の実施形態の第１クロック生成回路ＣＰＧ１に第１クロック出力回路ＣＯ１２、ＣＯ１３を加えて構成されている。第１クロック出力回路ＣＯ１０〜ＣＯ１３は、第１基準クロックＣＫ１Ｂおよびフラグ信号ＦＬＡＧ［０］〜ＦＬＡＧ［３］をそれぞれ受け、第１クロックＣＫ１［０］〜ＣＫ１［３］をそれぞれ出力する。第１クロック出力回路ＣＯ１２、ＣＯ１３の構成および動作は、第１クロック出力回路ＣＯ１０の構成および動作と同様であるため、詳細な説明は省略する。
【００９０】
図１１は、第３の実施形態における第２クロック生成回路ＣＰＧ２ａの詳細を示している。
第２クロック生成回路ＣＰＧ２ａは、第２の実施形態の第２クロック生成回路ＣＰＧ２に第２クロック出力回路ＣＯ２２、ＣＯ２３を加えて構成されている。第２クロック出力回路ＣＯ２０〜ＣＯ２３は、第２基準クロックＣＫ２Ｂおよびフラグ信号ＦＬＡＧ［０］〜ＦＬＡＧ［３］をそれぞれ受け、第２クロックＣＫ２［０］〜ＣＫ２［３］をそれぞれ出力する。第２クロック出力回路ＣＯ２２、ＣＯ２３の構成および動作は、第２クロック出力回路ＣＯ２０の構成および動作と同様であるため、詳細な説明は省略する。
【００９１】
図１２は、第３の実施形態におけるチャージポンプＣＰ２ａの詳細を示している。
チャージポンプＣＰ２ａは、第２の実施形態のチャージポンプＣＰ２に第１容量素子Ｃ１２、Ｃ１３、第２容量素子Ｃ２２、Ｃ２３を加えて構成されている。その他の構成は、第２の実施形態のチャージポンプＣＰ２と同一である。
【００９２】
第１容量素子Ｃ１２、Ｃ１３は、一端が第１クロックＣＫ１［２］、ＣＫ１［３］をそれぞれ受け、他端が第１ノードＰ１に接続されている。すなわち、第１容量素子Ｃ１０〜Ｃ１３は、第１ノードＰ１に並列に接続されている。第１容量素子Ｃ１２、Ｃ１３の容量は、第１ノードＰ１に接続される容量素子の容量（寄生容量）に比べて十分に大きい。第１容量素子Ｃ１２、Ｃ１３は、第１容量素子Ｃ１０、Ｃ１１と同様に動作する。
【００９３】
第２容量素子Ｃ２２、Ｃ２３は、一端が第２クロックＣＫ２［２］、ＣＫ２［３］をそれぞれ受け、他端が第２ノードＰ２に接続されている。すなわち、第２容量素子Ｃ２０〜Ｃ２３は、第２ノードＰ２に並列に接続されている。第２容量素子Ｃ２２、Ｃ２３の容量は、第２ノードＰ２に接続される容量素子の容量（寄生容量）に比べて十分に大きい。第２容量素子Ｃ２２、Ｃ２３は、第２容量素子Ｃ２０、Ｃ２１と同様に動作する。
【００９４】
チャージポンプＣＰ２ａの動作は、第２の実施形態のチャージポンプＣＰ２の動作と同様であるため、詳細な説明は省略する。但し、第１ノードＰ１に接続された第１容量素子の数および第２ノードＰ２に接続された第２容量素子の数が増加したことで、第２昇圧電圧ＶＯ２ａは、第２の実施形態のチャージポンプＣＰ２に比べて、短時間で目標電圧まで上昇する。
【００９５】
以上、第３の実施形態でも、第１および第２の実施形態と同様の効果が得られる。
なお。前述の第１〜第３の実施形態では、本発明をフラッシュメモリに適用した例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、本発明を昇圧電圧を使用するその他の半導体デバイスに適用してもよい。
【００９６】
前述の第１〜第３の実施形態では、容量素子を用いて第１または第２分圧電圧を生成する例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、抵抗素子を用いて第１または第２分圧電圧を生成してもよい。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１） 互いに同じ位相を有する複数の第１クロックをそれぞれ生成する第１クロック生成回路と、
一端で前記第１クロックをそれぞれ受け、他端が第１ノードに接続される複数の第１容量素子を有し、前記第１容量素子の充放電を利用して出力ノードに第１昇圧電圧を生成するチャージポンプとを備え、
前記第１クロック生成回路は、前記第１昇圧電圧が目標電圧より低いときに第１駆動能力で前記各第１クロックを出力し、前記第１昇圧電圧が前記目標電圧より高いときに前記第１駆動能力より弱い第２駆動能力で前記各第１クロックを出力する複数の第１クロック出力回路を前記第１クロックにそれぞれ対応して備えていることを特徴とするチャージポンプ回路。
【００９７】
（付記２） 付記１記載のチャージポンプ回路において、
前記各第１クロック出力回路は、
第１弱クロックを前記第２駆動能力で常時出力する第１弱出力回路と、
第１強クロックを前記第１駆動能力で前記第１昇圧電圧が前記目標電圧より低いときに出力する第１強出力回路と、
前記第１弱出力回路の出力と前記第１強出力回路の出力とに接続され、前記第１弱クロックと前記第１強クロックとを前記各第１クロックとして合成する第１合成ノードとを備えていることを特徴とするチャージポンプ回路。
【００９８】
（付記３） 付記２記載のチャージポンプ回路において、
前記第１強出力回路にそれぞれ対応するフラグを有し、前記第１昇圧電圧が前記目標電圧より低いときに前記フラグを順次セットし、前記第１昇圧電圧が前記目標電圧より高いときに前記フラグを順次リセットするフラグ回路を備え、
前記各第１強出力回路は、対応するフラグがセットされているときに動作し、対応するフラグがリセットされているときに停止することを特徴とするチャージポンプ回路。
【００９９】
（付記４） 付記２記載のチャージポンプ回路において、
前記各第１弱出力回路は、前記第１弱クロックを出力する第１トランジスタサイズの出力バッファを備え、
前記各第１強出力回路は、前記第１強クロックを出力する前記第１トランジスタサイズより大きい第２トランジスタサイズの出力バッファを備えていることを特徴とするチャージポンプ回路。
【０１００】
（付記５） 付記４記載のチャージポンプ回路において、
前記各第１強出力回路の出力バッファは、ドレインが前記第１合成ノードにそれぞれ接続されるｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを備え、
前記各第１弱出力回路は、対応する第１強出力回路の停止中に、対応する第１強出力回路の出力バッファのｐｎジャンクションが前記第１合成ノードの電圧変化によりオンしない駆動能力に設定されていることを特徴とするチャージポンプ回路。
【０１０１】
（付記６） 付記１記載のチャージポンプ回路において、
前記第１昇圧電圧を分圧し、第１分圧電圧を生成する第１分圧回路と
前記第１分圧電圧を第１基準電圧と比較する電圧比較回路とを備え、
前記第１クロック出力回路は、前記電圧比較回路により、前記第１分圧電圧が前記第１基準電圧より低いと判定されたときに前記第１駆動能力で前記各第１クロックを出力し、前記第１分圧電圧が前記第１基準電圧より高いと判定されたときに前記第２駆動能力で前記各第１クロックを出力することを特徴とするチャージポンプ回路。
【０１０２】
（付記７） 付記１記載のチャージポンプ回路において、
前記出力ノードと、チャージポンプ回路と共に半導体集積回路に形成される内部回路の電圧供給線との間に接続されるスイッチと、
前記電圧供給線の電圧を分圧し、第２分圧電圧を生成する第２分圧回路と、
前記第２分圧電圧が第２基準電圧より低いときに前記スイッチをオンさせるスイッチ制御回路とを備えていることを特徴とするチャージポンプ回路。
【０１０３】
（付記８） 互いに同じ位相を有する複数の第１クロックをそれぞれ生成する第１クロック生成回路と、
前記第１クロックにそれぞれ対応し、前記第１クロックとは逆の位相を有する複数の第２クロックをそれぞれ生成する第２クロック生成回路と、
一端で前記第１クロックをそれぞれ受け、他端が第１ノードに接続される複数の第１容量素子と、一端で前記第２クロックをそれぞれ受け、他端が第２ノードに接続される複数の第２容量素子と、前記第１および第２ノードの間に接続され、前記第１クロックの有効期間中にオンする昇圧スイッチとを有し、前記第１容量素子の充放電を利用して前記第１ノードに第１昇圧電圧を生成し、前記第１昇圧電圧および前記第２容量素子の充放電を利用して出力ノードに前記第１昇圧電圧より高い第２昇圧電圧を生成するチャージポンプとを備え、
前記第１クロック生成回路は、前記第２昇圧電圧が目標電圧より低いときに第１駆動能力で前記各第１クロックを出力し、前記第２昇圧電圧が前記目標電圧より高いときに前記第１駆動能力より弱い第２駆動能力で前記各第１クロックを出力する複数の第１クロック出力回路を前記第１クロックにそれぞれ対応して備え、
前記第２クロック生成回路は、前記第２昇圧電圧が前記目標電圧より低いときに前記第１駆動能力で前記各第２クロックを出力し、前記第２昇圧電圧が前記目標電圧より高いときに前記第２駆動能力で前記各第２クロックを出力する複数の第２クロック出力回路を前記第２クロックにそれぞれ対応して備えていることを特徴とするチャージポンプ回路。
【０１０４】
（付記９） 付記８記載のチャージポンプ回路において、
前記各第１クロック出力回路は、
第１弱クロックを前記第２駆動能力で常時出力する第１弱出力回路と、
第１強クロックを前記第１駆動能力で前記第２昇圧電圧が前記目標電圧より低いときに出力する第１強出力回路と、
前記第１弱出力回路の出力と前記第１強出力回路の出力とに接続され、前記第１弱クロックと前記第１強クロックとを前記各第１クロックとして合成する第１合成ノードとを備え、
前記各第２クロック出力回路は、
第２弱クロックを前記第２駆動能力で常時出力する第２弱出力回路と、
第２強クロックを前記第１駆動能力で前記第２昇圧電圧が前記目標電圧より低いときに出力する第２強出力回路と、
前記第２弱出力回路の出力と前記第２強出力回路の出力とに接続され、前記第２弱クロックと前記第２強クロックとを前記各第２クロックとして合成する第２合成ノードとを備えていることを特徴とするチャージポンプ回路。
【０１０５】
（付記１０） 付記９記載のチャージポンプ回路において、
一対の前記第１および第２強出力回路にそれぞれ対応するフラグを有し、前記第２昇圧電圧が前記目標電圧より低いときに前記フラグを順次セットし、前記第２昇圧電圧が前記目標電圧より高いときに前記フラグを順次リセットするフラグ回路を備え、
前記各第１および第２強出力回路は、対応するフラグがセットされているときに動作し、対応するフラグがリセットされているときに停止することを特徴とするチャージポンプ回路。
【０１０６】
（付記１１） 付記９記載のチャージポンプ回路において、
前記各第１弱出力回路は、前記第１弱クロックを出力する第１トランジスタサイズの出力バッファを備え、
前記各第１強出力回路は、前記第１強クロックを出力する前記第１トランジスタサイズより大きい第２トランジスタサイズの出力バッファを備え、
前記各第２弱出力回路は、前記第２弱クロックを出力する前記第１トランジスタサイズの出力バッファを備え、
前記各第２強出力回路は、前記第２強クロックを出力する前記第２トランジスタサイズの出力バッファを備えていることを特徴とするチャージポンプ回路。
【０１０７】
（付記１２） 付記１１記載のチャージポンプ回路において、
前記各第１強出力回路の出力バッファは、ドレインが前記第１合成ノードにそれぞれ接続されるｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを備え、
前記各第２強出力回路の出力バッファは、ドレインが前記第２合成ノードにそれぞれ接続されるｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを備え、
前記各第１弱出力回路は、対応する第１強出力回路の停止中に、対応する第１強出力回路の出力バッファのｐｎジャンクションが前記第１合成ノードの電圧変化によりオンしない駆動能力に設定され、
前記各第２弱出力回路は、対応する第２強出力回路の停止中に、対応する第２強出力回路の出力バッファのｐｎジャンクションが前記第２合成ノードの電圧変化によりオンしない駆動能力に設定されていることを特徴とするチャージポンプ回路。
【０１０８】
（付記１３） 付記８記載のチャージポンプ回路において、
前記第２昇圧電圧を分圧し、第１分圧電圧を生成する第１分圧回路と
前記第１分圧電圧を第１基準電圧と比較する電圧比較回路とを備え、
前記第１クロック出力回路は、前記電圧比較回路により、前記第１分圧電圧が前記第１基準電圧より低いと判定されたときに前記第１駆動能力で前記各第１クロックを出力し、前記第１分圧電圧が前記第１基準電圧より高いと判定されたときに前記第２駆動能力で前記各第１クロックを出力し、
前記第２クロック出力回路は、前記電圧比較回路により、前記第１分圧電圧が前記第１基準電圧より低いと判定されたときに前記第１駆動能力で前記各第２クロックを出力し、前記第１分圧電圧が前記第１基準電圧より高いと判定されたときに前記第２駆動能力で前記各第２クロックを出力することを特徴とするチャージポンプ回路。
【０１０９】
（付記１４） 付記８記載のチャージポンプ回路において、
前記出力ノードと、チャージポンプ回路と共に半導体集積回路に形成される内部回路の電圧供給線との間に接続されるスイッチと、
前記電圧供給線の電圧を分圧し、第２分圧電圧を生成する第２分圧回路と、
前記第２分圧電圧が第２基準電圧より低いときに前記スイッチをオンさせるスイッチ制御回路とを備えていることを特徴とするチャージポンプ回路。
【０１１０】
（付記１５） 付記８記載のチャージポンプ回路において、
前記第１および第２クロックは、互いの有効期間が重ならないことを特徴とするチャージポンプ回路。
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１１１】
【発明の効果】
請求項１のチャージポンプ回路では、第１容量素子に充放電される電荷のほとんどを第１昇圧電圧の生成に寄与させることができる。第１昇圧電圧の生成効率が向上するため、例えば、第１容量素子の容量を小さくできる。この結果、チャージポンプ回路の消費電力を削減できる。また、第１容量素子を充放電させるクロックの周波数を変更する回路は不要になる。
請求項２のチャージポンプ回路では、第１クロック出力回路は、各第１クロックを常時出力しながら、その駆動能力を容易に変更できる。
【０１１２】
請求項３のチャージポンプ回路では、フラグ回路を設けることで、動作させる第１強出力回路の数を簡易な回路で制御できる。
請求項４のチャージポンプ回路では、簡易な回路で第１基準電圧を生成できる。従って、第１基準電圧を精度よく、かつ安定して生成できる。
請求項５のチャージポンプ回路では、第１昇圧電圧を内部回路に直接供給する場合に比べて、電圧供給線の電圧を一定の電圧に安定させることができる。また、簡易な回路で第２基準電圧を生成できる。従って、第２基準電圧を精度よく、かつ安定して生成できる。
【０１１３】
請求項６のチャージポンプ回路では、第１および第２容量素子に充放電される電荷のほとんどを第２昇圧電圧の生成に寄与させることができる。第２昇圧電圧の生成効率が向上するため、例えば、第１および第２容量素子の容量を小さくできる。この結果、チャージポンプ回路の消費電力を削減できる。また、第１および第２容量素子を充放電させるクロックの周波数を変更する回路は不要になる。さらに、第１昇圧電圧および第２容量素子の充放電を利用して第２昇圧電圧を生成するため、高い昇圧電圧を生成できる。第２昇圧電圧を二段階の昇圧動作により生成することで、所定の昇圧電圧を高い精度で生成できる。
【０１１４】
請求項７のチャージポンプ回路では、第１クロック出力回路は、各第１クロックを常時出力しながら、その駆動能力を容易に変更できる。同様に、第２クロック出力回路は、各第２クロックを常時出力しながら、その駆動能力を容易に変更できる。
請求項８のチャージポンプ回路では、フラグ回路を設けることで、動作させる第１および第２強出力回路の数を簡易な回路で制御できる。
【０１１５】
請求項９のチャージポンプ回路では、簡易な回路で第１基準電圧を生成できる。従って、第１基準電圧を精度よく、かつ安定して生成できる。
請求項１０のチャージポンプ回路では、第２昇圧電圧を内部回路に直接供給する場合に比べて、電圧供給線の電圧を一定の電圧に安定させることができる。また、簡易な回路で第２基準電圧を生成できる。従って、第２基準電圧を精度よく、かつ安定して生成できる。
【図面の簡単な説明】
【図１】本発明のチャージポンプ回路の第１の実施形態を示すブロック図である。
【図２】第１の実施形態における第１クロック生成回路の詳細を示すブロック図である。
【図３】第１の実施形態の動作概要を示す説明図である。
【図４】本発明のチャージポンプ回路の第２の実施形態を示すブロック図である。
【図５】第２の実施形態における第１クロック生成回路の詳細を示すブロック図である。
【図６】第２の実施形態における第２クロック生成回路の詳細を示すブロック図である。
【図７】第２の実施形態におけるチャージポンプの詳細を示す回路図である。
【図８】第２の実施形態におけるチャージポンプの動作を示す波形図である。
【図９】本発明のチャージポンプ回路の第３の実施形態を示すブロック図である。
【図１０】第３の実施形態における第１クロック生成回路の詳細を示すブロック図である。
【図１１】第３の実施形態における第２クロック生成回路の詳細を示すブロック図である。
【図１２】第３の実施形態におけるチャージポンプの詳細を示す回路図である。
【符号の説明】
１０、２０、３０ チャージポンプ回路
ＣＰ１、ＣＰ２、ＣＰ２ａ チャージポンプ
ＣＫ１、ＣＫ１［０］、ＣＫ１［１］、ＣＫ１［２］、ＣＫ１［３］ 第１クロック
ＣＰＧ１、ＣＰＧ１ａ 第１クロック生成回路
ＣＯ１０、ＣＯ１１、ＣＯ１２、ＣＯ１３ 第１クロック出力回路
Ｓ１ 第１強出力回路
ＣＫ１Ｓ 第１強クロック
Ｗ１ 第１弱出力回路
ＣＫ１Ｗ 第１弱クロック
ＮＤ１ 第１合成ノード
Ｃ００、Ｃ０１、Ｃ１０、Ｃ１１、Ｃ１２、Ｃ１３ 第１容量素子
ＶＮ１、Ｐ１ 第１ノード
ＣＫ２、ＣＫ２［０］、ＣＫ２［１］、ＣＫ２［２］、ＣＫ２［３］ 第２クロック
ＣＰＧ２、ＣＰＧ２ａ 第２クロック生成回路
ＣＯ２０、ＣＯ２１、ＣＯ２２、ＣＯ２３ 第２クロック出力回路
Ｓ２ 第２強出力回路
ＣＫ２Ｓ 第２強クロック
Ｗ２ 第２弱出力回路
ＣＫ２Ｗ 第２弱クロック
ＮＤ２ 第２合成ノード
Ｃ２０、Ｃ２１、Ｃ２２、Ｃ２３ 第２容量素子
Ｐ２ 第２ノード
ＶＯ１、ＶＯ２、ＶＯ２ａ 出力ノード
ＦＣ１、ＦＣ１ａ フラグ回路
Ｆ０、Ｆ１、Ｆ２、Ｆ３ フラグ
ＤＶ１、ＤＶ３、ＤＶ４ 第１分圧回路
ＤＶ２、ＤＶ５ 第２分圧回路
ＣＭＰ１、ＣＭＰ２ 電圧比較回路
ＳＷ スイッチ
ＶＯ１ 第１昇圧電圧
ＶＯ２、ＶＯ２ａ 第２昇圧電圧
ＶＴ 目標電圧
ＶＤ１、ＶＤ３、ＶＤ４ 第１分圧電圧
ＶＤ２、ＶＤ５ 第２分圧電圧
ＶＲＥＦ 基準電圧
Claims (10)
- 互いに同じ位相を有する複数の第１クロックをそれぞれ生成する第１クロック生成回路と、
一端で前記第１クロックをそれぞれ受け、他端が第１ノードに接続される複数の第１容量素子を有し、前記第１容量素子の充放電を利用して出力ノードに第１昇圧電圧を生成するチャージポンプとを備え、
前記第１クロック生成回路は、前記第１昇圧電圧が目標電圧より低いときに第１駆動能力で前記各第１クロックを出力し、前記第１昇圧電圧が前記目標電圧より高いときに前記第１駆動能力より弱い第２駆動能力で前記各第１クロックを出力する複数の第１クロック出力回路を前記第１クロックにそれぞれ対応して備えていることを特徴とするチャージポンプ回路。 - 請求項１記載のチャージポンプ回路において、
前記各第１クロック出力回路は、
第１弱クロックを前記第２駆動能力で常時出力する第１弱出力回路と、
第１強クロックを前記第１駆動能力で前記第１昇圧電圧が前記目標電圧より低いときに出力する第１強出力回路と、
前記第１弱出力回路の出力と前記第１強出力回路の出力とに接続され、前記第１弱クロックと前記第１強クロックとを前記各第１クロックとして合成する第１合成ノードとを備えていることを特徴とするチャージポンプ回路。 - 請求項２記載のチャージポンプ回路において、
前記第１強出力回路にそれぞれ対応するフラグを有し、前記第１昇圧電圧が前記目標電圧より低いときに前記フラグを順次セットし、前記第１昇圧電圧が前記目標電圧より高いときに前記フラグを順次リセットするフラグ回路を備え、
前記各第１強出力回路は、対応するフラグがセットされているときに動作し、対応するフラグがリセットされているときに停止することを特徴とするチャージポンプ回路。 - 請求項１記載のチャージポンプ回路において、
前記第１昇圧電圧を分圧し、第１分圧電圧を生成する第１分圧回路と
前記第１分圧電圧を第１基準電圧と比較する電圧比較回路とを備え、
前記第１クロック出力回路は、前記電圧比較回路により、前記第１分圧電圧が前記第１基準電圧より低いと判定されたときに前記第１駆動能力で前記各第１クロックを出力し、前記第１分圧電圧が前記第１基準電圧より高いと判定されたときに前記第２駆動能力で前記各第１クロックを出力することを特徴とするチャージポンプ回路。 - 請求項１記載のチャージポンプ回路において、
前記出力ノードと、チャージポンプ回路と共に半導体集積回路に形成される内部回路の電圧供給線との間に接続されるスイッチと、
前記電圧供給線の電圧を分圧し、第２分圧電圧を生成する第２分圧回路と、
前記第２分圧電圧が第２基準電圧より低いときに前記スイッチをオンさせるスイッチ制御回路とを備えていることを特徴とするチャージポンプ回路。 - 互いに同じ位相を有する複数の第１クロックをそれぞれ生成する第１クロック生成回路と、
前記第１クロックにそれぞれ対応し、前記第１クロックとは逆の位相を有する複数の第２クロックをそれぞれ生成する第２クロック生成回路と、
一端で前記第１クロックをそれぞれ受け、他端が第１ノードに接続される複数の第１容量素子と、一端で前記第２クロックをそれぞれ受け、他端が第２ノードに接続される複数の第２容量素子と、前記第１および第２ノードの間に接続され、前記第１クロックの有効期間中にオンする昇圧スイッチとを有し、前記第１容量素子の充放電を利用して前記第１ノードに第１昇圧電圧を生成し、前記第１昇圧電圧および前記第２容量素子の充放電を利用して出力ノードに前記第１昇圧電圧より高い第２昇圧電圧を生成するチャージポンプとを備え、
前記第１クロック生成回路は、前記第２昇圧電圧が目標電圧より低いときに第１駆動能力で前記各第１クロックを出力し、前記第２昇圧電圧が前記目標電圧より高いときに前記第１駆動能力より弱い第２駆動能力で前記各第１クロックを出力する複数の第１クロック出力回路を前記第１クロックにそれぞれ対応して備え、
前記第２クロック生成回路は、前記第２昇圧電圧が前記目標電圧より低いときに前記第１駆動能力で前記各第２クロックを出力し、前記第２昇圧電圧が前記目標電圧より高いときに前記第２駆動能力で前記各第２クロックを出力する複数の第２クロック出力回路を前記第２クロックにそれぞれ対応して備えていることを特徴とするチャージポンプ回路。 - 請求項６記載のチャージポンプ回路において、
前記各第１クロック出力回路は、
第１弱クロックを前記第２駆動能力で常時出力する第１弱出力回路と、
第１強クロックを前記第１駆動能力で前記第２昇圧電圧が前記目標電圧より低いときに出力する第１強出力回路と、
前記第１弱出力回路の出力と前記第１強出力回路の出力とに接続され、前記第１弱クロックと前記第１強クロックとを前記各第１クロックとして合成する第１合成ノードとを備え、
前記各第２クロック出力回路は、
第２弱クロックを前記第２駆動能力で常時出力する第２弱出力回路と、
第２強クロックを前記第１駆動能力で前記第２昇圧電圧が前記目標電圧より低いときに出力する第２強出力回路と、
前記第２弱出力回路の出力と前記第２強出力回路の出力とに接続され、前記第２弱クロックと前記第２強クロックとを前記各第２クロックとして合成する第２合成ノードとを備えていることを特徴とするチャージポンプ回路。 - 請求項７記載のチャージポンプ回路において、
一対の前記第１および第２強出力回路にそれぞれ対応するフラグを有し、前記第２昇圧電圧が前記目標電圧より低いときに前記フラグを順次セットし、前記第２昇圧電圧が前記目標電圧より高いときに前記フラグを順次リセットするフラグ回路を備え、
前記各第１および第２強出力回路は、対応するフラグがセットされているときに動作し、対応するフラグがリセットされているときに停止することを特徴とするチャージポンプ回路。 - 請求項６記載のチャージポンプ回路において、
前記第２昇圧電圧を分圧し、第１分圧電圧を生成する第１分圧回路と
前記第１分圧電圧を第１基準電圧と比較する電圧比較回路とを備え、
前記第１クロック出力回路は、前記電圧比較回路により、前記第１分圧電圧が前記第１基準電圧より低いと判定されたときに前記第１駆動能力で前記各第１クロックを出力し、前記第１分圧電圧が前記第１基準電圧より高いと判定されたときに前記第２駆動能力で前記各第１クロックを出力し、
前記第２クロック出力回路は、前記電圧比較回路により、前記第１分圧電圧が前記第１基準電圧より低いと判定されたときに前記第１駆動能力で前記各第２クロックを出力し、前記第１分圧電圧が前記第１基準電圧より高いと判定されたときに前記第２駆動能力で前記各第２クロックを出力することを特徴とするチャージポンプ回路。 - 請求項６記載のチャージポンプ回路において、
前記出力ノードと、チャージポンプ回路と共に半導体集積回路に形成される内部回路の電圧供給線との間に接続されるスイッチと、
前記電圧供給線の電圧を分圧し、第２分圧電圧を生成する第２分圧回路と、
前記第２分圧電圧が第２基準電圧より低いときに前記スイッチをオンさせるスイッチ制御回路とを備えていることを特徴とするチャージポンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003087868A JP3882916B2 (ja) | 2003-03-27 | 2003-03-27 | チャージポンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003087868A JP3882916B2 (ja) | 2003-03-27 | 2003-03-27 | チャージポンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004297922A true JP2004297922A (ja) | 2004-10-21 |
| JP3882916B2 JP3882916B2 (ja) | 2007-02-21 |
Family
ID=33402153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003087868A Expired - Fee Related JP3882916B2 (ja) | 2003-03-27 | 2003-03-27 | チャージポンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3882916B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005338619A (ja) * | 2004-05-28 | 2005-12-08 | Oki Electric Ind Co Ltd | ドットクロック同期生成回路 |
| JP2006180600A (ja) * | 2004-12-21 | 2006-07-06 | Toshiba Matsushita Display Technology Co Ltd | Ｄｃ−ｄｃ変換回路 |
| US7355893B2 (en) | 2005-02-15 | 2008-04-08 | Fujitsu Limited | Semiconductor memory device and method for writing to semiconductor memory device |
-
2003
- 2003-03-27 JP JP2003087868A patent/JP3882916B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005338619A (ja) * | 2004-05-28 | 2005-12-08 | Oki Electric Ind Co Ltd | ドットクロック同期生成回路 |
| KR101057033B1 (ko) | 2004-05-28 | 2011-08-16 | 오끼 덴끼 고오교 가부시끼가이샤 | 도트 클록 동기 생성회로 |
| JP2006180600A (ja) * | 2004-12-21 | 2006-07-06 | Toshiba Matsushita Display Technology Co Ltd | Ｄｃ−ｄｃ変換回路 |
| JP4653475B2 (ja) * | 2004-12-21 | 2011-03-16 | 東芝モバイルディスプレイ株式会社 | Ｄｃ−ｄｃ変換回路 |
| US7355893B2 (en) | 2005-02-15 | 2008-04-08 | Fujitsu Limited | Semiconductor memory device and method for writing to semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3882916B2 (ja) | 2007-02-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7595682B2 (en) | Multi-stage charge pump without threshold drop with frequency modulation between embedded mode operations | |
| US6525595B2 (en) | Booster, IC card having the same, and electronic equipment having the same | |
| JP5026058B2 (ja) | スイッチング動作速度を増加させるブースト回路を含む高電圧スイッチ回路およびこれを含むフラッシュメモリ装置 | |
| US6980045B1 (en) | Merged charge pump | |
| JPH09198887A (ja) | 高電圧発生回路 | |
| JP2005295647A (ja) | 昇圧回路 | |
| US9559710B2 (en) | Semiconductor device including oscillator | |
| US7439792B2 (en) | High voltage generation circuit and semiconductor device having the same | |
| JP2007013565A (ja) | 発振回路 | |
| US20110234284A1 (en) | Semiconductor boost circuit and method of controlling the same | |
| US8519779B2 (en) | Semiconductor apparatus voltage supply circuit | |
| US8319531B2 (en) | Multi-phase clock divider circuit | |
| KR100510535B1 (ko) | 전원 전압에 반비례하게 출력 신호의 주파수를 가변시키는오실레이터 | |
| JP3882916B2 (ja) | チャージポンプ回路 | |
| TWI433463B (zh) | 在一積體電路中產生一升壓電壓的方法 | |
| US7535307B2 (en) | Internal voltage generator and semiconductor memory device having the same, and method of generating internal voltage | |
| JP6756590B2 (ja) | 昇圧回路及びそれを備えた不揮発性メモリ | |
| JP2000123575A (ja) | 内部昇圧回路 | |
| JP3350411B2 (ja) | 半導体記憶装置の出力回路 | |
| JPH10302478A (ja) | メモリ集積回路の昇圧電源回路及び昇圧電源の電荷量制御方法 | |
| JPH11260053A (ja) | 半導体記憶装置の昇圧回路 | |
| US7062738B1 (en) | Flash memory compiler with flexible configurations | |
| JPH11168362A (ja) | 遅延回路 | |
| JPH01134796A (ja) | 不揮発性半導体記憶装置 | |
| JP2004180391A (ja) | 昇圧制御回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040726 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060427 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060516 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060522 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060701 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060707 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061024 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061107 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3882916 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101124 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101124 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111124 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111124 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121124 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121124 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131124 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |