JP2007013565A

JP2007013565A - 発振回路

Info

Publication number: JP2007013565A
Application number: JP2005191668A
Authority: JP
Inventors: Chikahiro Hori; 親宏堀; Akira Takiba; 場明瀧; Masanori Kinugasa; 笠昌典衣
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-06-30
Filing date: 2005-06-30
Publication date: 2007-01-18
Also published as: US20070001771A1

Abstract

【課題】実装面積を増大させることなく正確なクロック逓倍出力を得ることができる逓倍出力を有する発振回路を提供する。
【解決手段】発振回路５は、少なくとも奇数段のインバータ１１ｍを備えるリングオシレータ１０と、リングオシレータ１０の少なくとも２つの段のインバータ１１ｍと１１ｆから取り出した２つの信号の排他的論理和を逓倍出力として出力する周波数逓倍部２０とを備える
【選択図】図１

Description

本発明は、発振回路に関し、特に、逓倍出力を有する発振回路に関する。

精度良く２倍の周波数を発生させることは不可能ではないが、従来は設計に労力を要していた。発振器として用いられることの多いリング発振器は、発振周期が発振器を構成するインバータの段数に比例しているが、インバータの段数は奇数段であり、ちょうど半分にすることは不可能である。多くの発振器は、単純なリング発振器により実現することになるが、種々の環境条件を相殺するバイアス回路を利用しているので、クロックを作成する部分を設計し直すことにより実現することになる。しかし、各種の条件が相互に関係し合っているために、簡単に再設計を行なうことは難しいという問題がある。このように、従来の発振回路においては、安直に周波数を逓倍させるような技術は提案されておらず、そのために発振回路の規模を倍増させることによりＥＥＰＲＯＭ等のメモリ容量の倍増に対応してきていた。

したがって、逓倍出力を有する発振回路の先行技術としては、単独で発振器のクロックを出力すると共に複数の逓倍周クロックを作成して出力する発振回路は提案されていないが、直近の先行技術としては特許文献１ないし特許文献３に記載された逓倍回路、論理回路、デューティ比調整可能な倍周器などが提案されている。これらの先行技術は、何れのものも発振器そのものがリングオシレータ出力と複数の逓倍周クロックとを出力するものではないが、発振回路を逓倍手段ないし倍周手段と組み合わせる回路構成が開示されている。

上述したように、従来の発振回路には、精度良く逓倍の周波数のクロックを作成することが難しく、正確にクロックを逓倍することができないという問題がある。また、メモリ容量を逓倍させるのに伴ってクロック作成手段の面積を逓倍させる場合にはメモリ素子の省スペース化の要請に逆行するという問題がある。
特開平５−２１８８２１号公報特開平９−２９４０５８号公報ＵＳＰ５，９６３，０７１号

本発明は、実装面積を増大させることなく正確なクロック逓倍出力を得ることができる逓倍出力を有する発振回路を提供することを目的とする。

本発明の一態様に係る発振回路は、少なくとも奇数段のインバータを備えるリングオシレータと、前記リングオシレータの少なくとも２つの段のインバータから取り出した２つの信号の排他的論理和を逓倍出力として出力する周波数逓倍部と、を備える。

本発明によれば、実装面積を増大させることなく正確なクロック周期の逓倍出力を有する発振回路を提供できる。

以下、添付図面を参照しながら、発振回路の実施形態について詳細に説明する。

［第１実施形態］
まず、図１を用いて、最も基本的な構成を含む第１実施形態について説明する。図１のブロック構成図において、発振回路５は、奇数段のインバータ１１ａないし１１ｍを備えるリングオシレータ１０と、リングオシレータ１０の少なくとも２つの段のインバータ、例えば最終段のインバータ１１ｍと中間段付近のインバータ１１ｆの出力として取り出された２つの信号の排他的論理和（以下、必要に応じてＥＯＲ―Exclusive OR―とする）を逓倍出力としてクロック端子２８に出力する周波数逓倍部２０とを備えている。

上記構成において、リングオシレータ１０は初段インバータ１１ａないし最終段インバータ１１ｍまで順次に出力を形成して、最後にバッファ９を介してリングオシレータ１０の出力として送出する。また、周波数逓倍部２０は、少なくとも２つの段、例えば最終段インバータ１１ｍの出力と中間段インバータ１１ｇの前段インバータ１１ｆの出力との排他的論理和出力を求め、クロック端子２８を介して、例えば図１８を用いて後述するチャージポンプ等の昇圧回路１に出力する。第１実施形態の発振回路は、このように、リングオシレータ１０の出力とクロック端子２８を介して出力される倍周出力すなわち逓倍出力を有する発振回路である。なお、リングオシレータ１０は、奇数段のインバータ１１ｍより構成されているため、厳密に中間の出力を引き出すことは不可能であるため、中間段のインバータ１１ｇの前後の出力すなわちインバータ１１ｆの出力かインバータ１１ｇの出力の何れかを用いている。

第２実施形態以降の実施形態でも詳細に説明するが、周波数逓倍部２０は、任意の前記２つの段のインバータから取り出された前記２つの信号の排他的論理和をとる論理回路を備えるように構成されていても良い。また、周波数逓倍部２０は、１つの排他的論理和回路により２倍周クロックを出力する第１論理回路（後述の図３参照）と、３つの排他的論理和回路により４倍周クロックを出力する第２論理回路（後述の図１３参照）と、７つの排他的論理和回路により８倍周クロックを出力する第３論理回路（後述の図１５参照）とをそれぞれ備えていても良く、あるいは、これらの少なくとも１つすなわち第１論理回路のみを備えていても良い。また、周波数逓倍部２０は、後述する図７に示すように、２つの段のインバータの出力として取り出された前記２つの信号と、制御信号とを入力して、前記制御信号により前記２つの信号のうちの何れか１つを出力する排他的論理和装置としての周波数逓倍部を備えていても良い。さらに、周波数逓倍部は、前記排他的論理和装置の出力する逓倍周クロックを入力して、これに基づいて制御信号を出力する電圧検出回路３０からの制御信号に基づいて排他的論理和を求めるようにしても良い。

なお、図１に示す発振回路５は、図２に示すようなＥＥＰＲＯＭチップ５０に搭載されている。図２において、ＥＥＰＲＯＭチップ５０は、Ｖ_ＣＣ電源を入力して昇圧する電源（昇圧回路）１と、図１のような構成を有する発振器５と、周辺回路の１つとしての制御回路６を備え、本願による発振器５のリングオシレータ出力は制御回路６に供給され、高電圧を生成するために用いられる逓倍周クロックは昇圧回路１に供給される。ＥＥＰＲＯＭ５０は、その他にも、入出力回路５１，タイミングジェネレータ５２，コマンドレジスタ５３，アドレスレジスタ５４，アドレスデコーダ５５，データレジスタ、メモリセル５７などを備えている。なお、昇圧回路１により生成された高電圧は、アドレスレジスタ５４やアドレスデコーダ５５ばかりでなくメモリセル５７やその他の構成要素へも供給されている。このように、図１に示された第１実施形態の逓倍出力を有する発振回路は、図２のようなＥＥＰＲＯＭチップ５０に搭載されて用いられる。

一般に、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory ―電気的消去可能・プログラム可能読出し専用メモリ―）に代表される不揮発性メモリの多くは、書き込み／消去のために高電圧を必要とする。ＥＥＰＲＯＭであれば、高電圧によってトンネル酸化膜からフローティングゲートへ電化を蓄積／放出させて書き込み／消去を行なう一方で、通常の電圧により行なわれる読出し動作においては、フローティングゲートへの充放電を防止するために高電圧を必要としている。

ＥＥＰＲＯＭの書き込み用の高電圧を発生させるために、多くの場合、図１８に示すようなチャージポンプ回路１が用いられている。このチャージポンプ回路１は、図１８に示す構成を備えており、キャパシタ２と、ダイオード（またはダイオード接続されたＭＯＳ―Metal-Oxide Semiconductor―トランジスタ）３と、インバータ４とにより構成されている。このチャージポンプ１は、キャパシタ２に第１のクロックＣＬＫ１とその反転信号としての第２のクロックＣＬＫ２とを供給することにより、あたかもポンプのように電荷を移動させるものである。容量Ｃのキャパシタ２に電荷Ｑが蓄積されると、Ｑ／Ｃの電圧Ｖ（Ｖ＝Ｑ／Ｃ）が発生するので、このチャージポンプ１によりキャパシタ２に電荷を移送し続ければ、高電圧を得ることができる。このＥＥＰＲＯＭのようにトンネル電流を用いて、電荷の蓄積／放出を行なうメモリの場合、書き込み／消去時には電流を消費させることにもなるが、電流が消費される以上の電荷移送能力を保持させるようにすれば、必要な電圧を維持することができる。

ところで、メモリ、特に不揮発性メモリの記憶容量は、通常２のべき乗で増加することが一般的である。このことにより、大容量メモリの新たな製品を一連のメモリ製品に追加しようとする場合、同一のサイズに対してメモリ容量は倍増させる必要がある。書き込み／消去時に必要とされる最大電流も当然倍増させて設定することになり、電流昇圧回路における昇圧能力も倍増させる必要が生じることになる。

チャージポンプ回路の昇圧能力を向上させる方法としては、次の２つが考えられる。第１の方法は、回路規模を増大させることであり、第２の方法はクロック周波数を上げることである。従来、チャージポンプの昇圧能力を上げるためには、ほとんど第１の方法、すなわち回路規模を増大させる方法が用いられていた。これは、メモリ容量の倍増に伴い昇圧能力を倍増させるためには、昇圧器の回路規模を倍増させる必要があり、当然、チップ面積の増加をもたらすために不利ではあるが、クロック周波数を倍増させる第２の方法は下記のような問題により実現が困難であったからである。

クロックを倍増させること自体は可能なことであるが、メモリの昇圧回路においてクロック周波数を倍増させるためには特殊な事情が存在している。メモリセルを倍増させる場合、クロック周波数も略々正確に２倍にする必要がある。また、メモリ実装上の要求としては、可能であるならば従来と同じクロック周波数の出力も残したいという要求もあるからである。ＥＥＰＲＯＭのようにトンネル酸化膜を用いている回路の場合、クロック周波数を昇圧し過ぎてしまうとトンネル酸化膜にストレスが掛かることになるので、メモリ容量が倍増したときには正確に倍の昇圧能力が必要となる。また、発振器は、昇圧回路のみならず、メモリの周辺回路にもクロック周波数を供給している場合が多いが、周辺回路側に供給されるクロックは、製品ラインアップの上からも、他の容量のメモリと極力同じ周波数であって欲しいという要求がある。デジタル回路であれば、１／２に分周することは容易であるため周波数が正確に倍になれば許容されるが、従来と同じクロックが供給されることが望ましい。

［第２実施形態］
次に、第２実施形態について説明する。図３は、第２実施形態に係る逓倍出力を有する発振回路を示す回路図である。図４は図２に示す発振回路を適用した場合のブロック図を示している。図４の左側に示すように、発振回路５は、リングオシレータ１０と周波数逓倍部２０とにより構成されている。発振回路５の詳細な構成は、図３に示すように、第１ないし第５インバータ１１，１２，１３，１４，１５と、バッファ９とより構成されたリングオシレータ１０と、第５インバータ１５の出力と第２インバータ１２の出力との２つの信号を入力してそれらの排他的論理和を出力する排他的論理和回路２１より構成された周波数逓倍部２０を備える構成となっている。

図３に示す第２実施形態は、図示の回路により、リングオシレータ１０の発振出力と、その倍周信号を排他的論理和回路２１により出力するものであり、図４に示すように、倍周出力を昇圧回路１に対して供給すると共に、リングオシレータ出力を周辺回路６に供給するものである。周辺回路６に供給する発振出力の周波数を変更することなく、昇圧回路１へ供給するクロックの周波数を図３の場合は２倍周にすることができ、このクロックの供給を受けた昇圧回路１の動作を正確に倍速化し、２倍の昇圧能力を得ることを可能にするものである。

図５は、図３に示した発振回路のノードａとノードｂおよび倍周出力ｃのそれぞれの信号波形を示している。図５のノードａの波形は、バッファ９を通過してリングオシレータ１０の出力となっているので、略々リングオシレータ出力である。ノードｂの波形は、ノードａの波形よりも略々半周期ほど遅延しているが、略々同じ周波数を有している。排他的論理和回路２１の出力は、ノードａ、ｂの信号レベルの一致している期間で低レベルとなり、両ノードａ、ｂの信号レベルの異なる期間は高レベルとなるので、図５（ｃ）に示すように周波数がリングオシレータ出力の２倍となったクロックが出力される。なお、奇数段のインバータの出力ノードの波形を示す図５，図１４，図１６において、ノードａは各構成における最終段のインバータの出力ノードであり、ノードｂは各構成における略々中間段のインバータの出力であるが、その他のノードについてはインバータの数に応じた任意のインバータの出力ノードであり、それぞれ図３，図１３，図１５にそれぞれ図示した各ノードであるものとする。

上述した第２実施形態による逓倍出力を有する発振回路によれば、リングオシレータ１０の発振出力とリングオシレータ１０の内部信号のＥＯＲ（排他的論理和）をとった出力の２つの発振出力を有している。後者の出力は、前者の倍の周波数となっており、昇圧回路１へ導かれ、他方、前者の出力は周辺回路６へと導かれる。第２実施形態の場合、ＥＯＲ発振出力はリングオシレータ発振出力のちょうど倍になっており、周辺回路６への周波数を変更することなく昇圧回路１へのクロック周波数を倍にすることができる。

第２実施形態の場合、クロック周波数が２倍となった信号を得るために追加した構成はＥＯＲ論理ゲート２１だけであり、半導体チップの構成素子として組み込むには非常に回路規模の小さい構成要素の追加で済むことになる。また、ＥＯＲ回路はデジタル回路であり、デジタル回路を設計するには微妙な調整は不要であり、設計上も容易であるという利点を有している。また、上記構成により昇圧回路の回路規模を大きくせずにメモリの容量を倍増することが可能となる。また、第２実施形態のさらなる利点は、周波数の変更が容易となるという点である。

［第３実施形態］
次に、第３実施形態の発振回路について説明する。第３実施形態は、図３に示された第２実施形態のような単純な構成のリングオシレータ１０を備える発振回路ではなく、図６に示すように、リングオシレータ１０を構成する第１ないし第５インバータ１１，１２，１３，１４，１５の高電圧側電源にＰチャネルＭＯＳ（Metal-Oxide Semiconductor）トランジスタ３１，３２，３３，３４，３５を設けると共に低電圧側電源にＮチャネルＭＯＳトランジスタ３６，３７，３８，３９，４０を設け、ＭＯＳトランジスタ３１〜３５のゲートへバイアス信号を供給する第１バイアス回路４１とＭＯＳトランジスタ３５〜４０のゲートへバイアス信号を供給する第２バイアス回路４２からのそれぞれの信号により、発振周波数を安定させるリングオシレータ１０を備える発振回路５に周波数逓倍部２０としてのＥＯＲ回路２１と倍周出力用のクロック端子２８を設けたものである。

図６に示す第３実施形態の回路図において、排他的論理和回路２３は、ノードａとノードｂのそれぞれの波形の排他的論理和を取っており、端子２８に現れる倍周出力はリングオシレータ出力の周波数の２倍の周波数を有している。この第３実施形態は、バイアス回路４１，４２からＭＯＳトランジスタ３１〜３５および３６〜４０のゲートへバイアス信号を供給することによりリングオシレータ１０のリングオシレータ出力を安定させると共にこのリングオシレータ１０の２つのインバータ１２，１５の出力の排他的論理和を演算するＥＯＲゲート２３の逓倍出力をも安定させることができる。

第３実施形態の発振回路５に特徴的な構成は、ＭＯＳトランジスタ３１〜４０と第１，第２バイアス回路４１，４２とを設けるようにした構成であり、その他の構成は、図３に示した第２実施形態と同じであり、各ノードにおける動作波形も図５と同様であるので、重複説明を省略する。

［第４実施形態］
次に、第４実施形態について説明する。第２実施形態のさらなる利点として説明したように、本願によれば周波数の変更が容易となる。ＥＯＲ回路は、論理回路であるため、制御線を追加してＥＯＲ出力ではなくリングオシレータの発振出力そのものを出力させるように構成することは簡単なことである。この制御線をオン／オフすることにより、昇圧回路１へ供給する周波数を倍にしたり、通常の周波数にしたりすることが瞬時に可能となる。さらに、後述の第５実施形態のように、別の制御線を追加することにより、出力を一定値に固定する、すなわちクロックを停止することも可能である。複数の発振周波数を発振可能な発振器は既に存在するが、ほとんどの場合、周波数を切り替えた後に発振状態が安定するまである程度の時間を必要としている。

上記構成によれば、ＥＯＲの機能をデジタル構成に変更するだけであるので、切り換えの前後で１回は波形が崩れる可能性はあるが、それ以降の波形は全く問題なく切り換え後の周波数のクロックを出力することが可能である。また、クロック信号が昇圧回路用のものであるならば、１回くらいは波形が崩れてもその回の電荷の移送が滞るだけであるので、昇圧電圧から見れば取るに足らない乱れである。この周波数の切り換えを高速で行なうことは昇圧能力を変更するのに非常に有効である。

図７および図８は、第４実施形態の発振回路を示している。図７は、第２実施形態のＥＯＲ論理ゲートを制御つきＥＯＲ機能ブロックに置き換えたものであり、このＥＯＲ機能ブロックの回路は、図７に示すように、周波数逓倍部２０が排他的論理和ゲート２１と、アンド（論理積）ゲート４３とを備えている。本第４実施形態は、さらに、図８のブロック図に示すように、発振回路５に、昇圧回路１の昇圧電圧を検出する電圧検出回路３０を設けており、この電圧検出回路３０は、電圧上昇時に、昇圧された電圧が所定の電圧以下のときに制御信号の出力値を１とし、昇圧された電圧が所定の電圧よりも上の電圧のときには制御信号の出力値０を出力する。電圧降下時は所定の電圧まで下がると制御信号を１とし、それまでは０を出力するヒステリシス特性を持つものである。これにより、昇圧電圧が所定の電圧より高くなると発振周波数の倍周化をやめ、それにより、昇圧電圧の上昇を小さくするかあるいは、電圧を低下させる。過剰昇圧時に電荷を放出することにより、昇圧電圧を適正化する回路の規模を小さくすることができる。これとは逆に、検出電圧が所定の電圧より低くなると、発振を倍周して、昇圧能力を上げ、書き込み／消去不良を避けることができる。

［第５実施形態］
第４実施形態に記載の、電圧検出回路３０は、検出電圧により、生成信号が０か１に固定されるようなものであった。これに対して、本第５実施形態は、図示説明を省略するが電圧検出回路の出力が、０／１を頻繁に繰り返すものであり、検出する電圧により、０と１の期間が変るものである。より具体的には、電圧が高い場合は０期間が長く、電圧が低い場合は１の期間が長くなる。そして、検出する電圧によって少しずつ期間の比が変るように構成して、より、きめ細やかに制御することが可能となる。

［第６実施形態］
図９、図１０、図１１は、第６実施形態の発振回路を説明するための回路図、ブロック図、特性図である。図９は、第４実施形態のＥＯＲ機能ブロックとしての周波数逓倍部２０の構成にアンド（論理積）回路４４を付加すると共に、第５実施形態の１本の制御線にさらにもう１本の制御線を加えたものであり、この第２の制御線により、ＥＯＲ論理回路ブロックの出力を固定できるようにしたものである。具体的な論理ゲートは、図９に示すように、第２インバータ１２の出力と制御信号１との論理積を取るアンドゲート４３と、最終段の第５インバータ１５の出力と制御信号２との論理積を取るアンドゲート４４と、アンドゲート４３および４４の出力の排他的論理和をとるＥＯＲゲート２１と、を備えている。

この第６実施形態においては、図１０における電圧検出回路が、図１１に示すように、昇圧電圧に応じた制御出力を生成し、昇圧電圧が低電圧である場合は、倍周したクロックを昇圧回路１に供給し、ある程度高い電圧となった場合、倍周機能を停止して、昇圧能力を低減させる。さらに高い電圧となった場合は、昇圧回路１へ供給するクロック信号を固定することにより、昇圧動作を停止させる。これにより、従来は必要とされていた、過昇圧時には電荷を放出して過剰電圧印加を避ける回路が不要となる。その理由は、書き込み／消去時には、その書き込み／消去機能に必要な電流が消費されると共に各種リーク電流も流れており、クロックを停止した時点から昇圧回路の出力電圧は下がり続けることになるからである。

［第７実施形態］
図１２は、第７実施形態の構成を示すブロック図である。この第７実施形態における発振回路１０は、第３実施形態で用いられた図７に示されたものである。ブロック中、命令デコーダ４５は、外部からの命令を解釈し、内部制御信号を生成するものであるが、該ブロックは命令デコード時に、書き込み／消去の場合は、それが多量の電流を必要とするか否かを判定する。例えば、全ビット消去を指示する命令は、多くの電流を必要とする一方で、１バイトだけ書き込む場合は、全ビット消去に用いる電流に比べて、はるかに少ない電流しか必要としない。書き込み／消去ビット数は通常、命令に明白に示されていると共に、さほど多くのバリエーションは無いので、命令解釈時に、必要電流を判定することは容易である。

判定の結果は、発振回路の内部制御信号として用いられ、消費電力が多いときは、昇圧用クロックを倍周するようにする。図１８を用いて説明したチャージポンプ型の昇圧回路１は、電荷を移送して電圧を上げるので、昇圧回路１が消費する消費電流が多すぎると、昇圧不足を生じる。逆に、消費電流以上にチャージポンプで電荷を移送すると、電圧は上昇し続け、問題を起こすことになる。したがって、命令デコーダ４５により消費電流を予測し、周波数逓倍部２０が発振する昇圧クロックの周波数を変えることができるように構成することは非常に有効である。

［第８実施形態］
次に、図１３および図１４を用いて第８実施形態に係る発振回路について説明する。この第８実施形態は、リングオシレータの発振出力の４倍の周波数のクロックを生成するものである。図１３において、逓倍出力を有する発振器５は、奇数段のインバータ１１ないし１５とバッファ９を有するリングオシレータ１０と、周波数逓倍部２０とを備える。周波数逓倍部２０は、ノードａとノードｂより取り出された２つの信号の排他的論理和を演算する第１の排他的論理和回路２１と、ノードｄとノードｅより取り出された２つの信号の排他的論理和を演算する第２の排他的論理和回路２２と、第１の排他的論理和回路２３の出力ノードｃと第２の排他的論理和回路２２の出力ノードｆの２つ信号の排他的論理和を演算する第３の排他的論理和回路２３と、を備えている。

図１３の発振回路５の内部信号は、図１４に示されているような波形を呈している。一般に、メモリのラインアップは２のべき乗であり、この構成の発振回路５の場合には４倍の周波数を形成する必要のあるケースに適用可能である。さらに、この発振回路５は、第４実施形態ないし第６実施形態にも適用可能であり、それらの制御をより細かく行なうことを可能とする。因みに、第１の排他的論理和回路２１の出力波形ｃと、第２の排他的論理和回路２２の出力波形ｆは、２倍の周波数を有するクロックとなっており、これら２倍周クロックの波形を別途取り出し可能とするような構成も考えられる。

［第９実施形態］
次に、図１５，図１６を用いて８倍周のクロックを生成可能な第９実施形態の発振回路について説明する。図１５において、第９実施形態に係る発振回路５は、リングオシレータ１０と、周波数逓倍部２０とを備えている。リングオシレータ１０は、第１ないし第９インバータ１１，１２，１３，１４，１５，１６，１７，１８，１９と、バッファ９とを備えている。ノードａに現れる第９インバータ１９の出力がバッファ９を介してリングオシレータのクロックとして出力される。周波数逓倍部２０は、第１ないし第７の排他的論理和回路２１，２２，２３，２４，２５，２６，２７を備えており、最終段である第９インバータ１９の出力と略々中間の第４インバータ２４の出力との排他的論理和が第１排他的論理和回路２１により演算される。以下、各ノードｄ，ｅ，ｈ，ｉ，ｋ，ｌの出力が第２ないし第４の排他的論理和回路２２，２３，２４により演算される。第１，第２の排他的論理和回路２１，２２の出力ｃ，ｆは第５の排他的論理和回路２５で演算され、第３，第４の排他的論理和回路２３，２４の出力ｊ、ｍは第６の排他的論理和回路２６で演算され、第５，第６の排他的論理和回路２５，２６の出力ｇ、ｎは、第７の排他的論理和回路２７で演算されている。各ノードおよび出力の波形は図１６（ａ）ないし（ｏ）に示すようになっており、最終的には図１６（ｏ）に示すような８倍周クロックを得ることが可能である。

図１６（ａ）ないし（ｏ）に示すように、第１ないし第７インバータ１１〜１７と第９インバータ１９の各出力ノードｈ，ｄ，ｋ，ｂ，ｉ，ｅ，ｌ，ａの波形と、排他的論理和出力波形ｃ，ｆ，ｇ，ｊ，ｍ，ｎ，ｏはそれぞれ異なる波形を有しており、図１５の右下に示すように所望のクロック波形を取り出して、図２に示した昇圧回路１で昇圧してからＥＥＰＲＯＭチップ５０の所望の構成要素に対して昇圧された電源を供給することもできる。

図１５に示すような８倍周クロックを生成する逓倍出力を有する発振回路によれば、周波数切り換え動作が高速に行なえることを利用して、細かい昇圧電圧の制御動作が可能となる。通常の周波数動作と倍周周波数動作とを交互に切り換えることにより、昇圧電圧を両者の中間の電圧とすることもできる。さらに、倍周している時間を長くすることにより電圧は高めになり、倍周期間を短くすれば昇圧電圧は低めになるので、それぞれの時間の割合を調整することにより最適な電圧制御が可能となる。このとき、昇圧電圧は発振周波数の切り換えにより変動することになるが、昇圧回路もメモリセルもそれなりの容量を有しており、もしも周波数の切り換えが早くて頻繁に切り換えることができれば、発振周波数の切り換えによる影響を受けなくなることになり、この第９実施形態のように多数の逓倍周波数のクロック出力を供給可能とする構成により、この発振周波数の切り換えによる影響を受けにくくすることができる。

第９実施形態によるさらなる利点は、発振周波数の制御をデジタルにより行なうことが可能になり、これにより、昇圧動作もデジタルにより行なうことが可能となる。一方、必要とされるトンネル電流も予めその多少や増減を予測できる場合がある。例えば、命令によって書き込み／消去のビット数に変更が生じる場合である。ＥＥＰＲＯＭ５０に代表されるトンネル電流を用いて書き込み／消去を行なう不揮発性メモリは、書き込み／消去に要する時間が他の動作に比較して非常に長くなっている。そのため、全ビットの消去／書き込みや、「ページ」と呼ばれる一定量のデータを一度に書き込む命令を備えているものが多い。

その一方で、通常のメモリと同様にバイト単位や１６ビット単位での操作も存在する。リーク電流等の影響により、操作するビット数と消費される電流とが完全に比例する訳ではないが、操作ビット数が多いほど消費電流量は多くなっている。既に述べたように、昇圧能力は不足も過剰も好ましくないので、操作するビット数により昇圧能力を変更することが望ましいが、操作ビット数は命令デコード数によりデジタル的に判定されている。上述した実施形態によれば発振出力の周波数の変更やこれを用いる昇圧回路の能力をデジタル的に変更可能となり命令デコードの結果信号に基づいて直接制御することができる。

図１５に示した第９実施形態によれば、８倍周のクロックを生成することができるので第１ないし第８実施形態のように２倍周や４倍周のクロックに比較してより細やかな制御を可能にしている。すなわち、２倍周は図５（ｃ）に示すようにノードａのリングオシレータ出力と同じ周期の間に２倍の周期の倍周出力ｃを出力するだけであり、４倍周は図１４（ｇ）に示すようにリングオシレータ出力の周期の間に４倍の周期の４倍周出力ｇを出力するだけであるのに対して、第９実施形態による８倍周は図１６（ｏ）に示すようにリングオシレータの出力と同じ周期の間に８倍の周期の８倍周出力ｏを生成することができることになり、より細かい精度のクロックを提供することができるという特有の効果を有している。

［第１０実施形態］
フローティングゲートを有するＥＥＰＲＯＭは、電荷がトンネル酸化膜を経て高電圧によりフローティングゲートに注入されて記憶を保持する。このとき、トンネル酸化膜を挟む両側の電圧差が小さすぎるとデータの書き込み（記憶）は行なわれず、電圧差が大きすぎるとトンネル酸化膜の劣化を早めることになる。

フローティングゲートは、その名の通りトンネル酸化膜以外の部分は完全に電気的絶縁がなされていてキャパシタとなっている。キャパシタに電荷が蓄積されると、電圧が発生することから、電荷がフローティングゲートに注入されると、トンネル酸化膜を挟む両側部分の電圧差が減衰していくことが分かる。このことは、トンネル酸化膜に最初から一気に電圧をかけた場合、最初はトンネル酸化膜を挟む両側部分の電圧差が大きすぎてトンネル酸化膜にストレスが掛かる一方、時間が経過すると電圧差が小さくなり書き込みが鈍くなることを示している。この現象を回避する方法として、書き込み時に印加する高電圧を時間の経過と共に徐々に上げていく方法が考えられる。

図１７に示す第１０実施形態に係る発振回路５は、リングオシレータ１０と、周波数逓倍部２０とを備え、周波数逓倍部２０は昇圧器１に対して逓倍周クロックを供給する。周波数逓倍部２０は、カウンタ４６に対して通常クロックも出力しており、カウンタ４６はこの通常クロックが有する通常の周波数をカウントして時間の経過を計測して、その結果を制御回路４７に出力する。制御回路４７は、カウンタ４６で計数された時間が経過するのにしたがって発振回路の周波数逓倍部２０に倍周出力の倍周率が上がるような倍率制御信号を周波数逓倍部２０へ出力する。

周波数逓倍部２０は、制御回路４７から出力された倍率制御信号により、等倍、２倍、４倍、８倍というように逓倍された発振周波数を有する逓倍周クロックを生成して昇圧回路１に供給する。昇圧回路１においては、入力されたクロックの発振周波数が高くなればかなり広い条件の下で昇圧電圧も高くなるので、時間の経過と共に発生電圧を高くすることができる。

この第１０実施形態によれば、リングオシレータ出力の基本発振も出力可能であることと、倍率を瞬時かつ容易に変更可能であることの双方を有効に活用することができ、特に安定した逓倍周クロックの生成に関して、この実施形態に特有の効果を有する。なお、この第１０実施形態の周波数逓倍部２０の具体的な構成としては、図７に示された排他的論理和回路２１とアンドゲート４３とを組み合わせた排他的論理和装置が４倍周クロックを出力可能な図１３の回路に組み合わせた構成や、８倍周クロックを出力可能な図１５の回路に組み合わせた構成等が考えられる。

基本原理としての第１実施形態の発振回路を示す回路図。発振回路が適用されるＥＥＰＲＯＭの構成を示すブロック図。より具体的な第２実施形態の発振回路を示す回路図。図３の構成を用いるメモリの一部分の構成を示すブロック図。図３の回路の各ノードの波形を示す特性図。第３実施形態の発振回路を示す回路図。第４実施形態の発振回路を示す回路図。図７の構成を用いるメモリの一部分の構成を示すブロック図。第６実施形態の発振回路を示す回路図。図９の構成を用いるメモリの一部分の構成を示すブロック図。第６実施形態で用いられる電圧検出器の特性を示す特性図。第７実施形態を用いるメモリの一部分の構成を示すブロック図。第８実施形態の発振回路の構成を示す回路図。図１３の各ノードの波形を示す特性図。第９実施形態の発振回路の構成を示す回路図。図１５の各ノードおよび出力の波形を示す特性図。第１０実施形態の発振回路の構成を示すブロック図。昇圧回路としてのチャージポンプの構成を示す回路図。

符号の説明

１昇圧回路（チャージポンプ）
５発振回路
９バッファ
１０リングオシレータ
１１ａ〜１１ｆ，１１ｇ，１１ｇ〜１１ｍインバータ
１１〜１９インバータ
２０周波数逓倍部
２１〜２７排他的論理和回路
２８クロック（逓倍周出力）端子
３０電圧検出器

Claims

少なくとも奇数段のインバータを備えるリングオシレータと、
前記リングオシレータの少なくとも２つの段のインバータからそれぞれの出力として取り出された２つの信号の排他的論理和を逓倍出力として出力する周波数逓倍部と、
を備える発振回路。
前記周波数逓倍部は、任意の前記２つの段のインバータから取り出された前記２つの信号の排他的論理和をとる論理回路を備えることを特徴とする請求項１に記載の発振回路。
前記周波数逓倍部は、１つの排他的論理和回路により２倍周クロックを出力する第１論理回路と、３つの排他的論理和回路により４倍周クロックを出力する第２論理回路と、７つの排他的論理和回路により８倍周クロックを出力する第３論理回路と、の少なくとも１つを備えることを特徴とする請求項２に記載の発振回路。
前記周波数逓倍部は、前記２つの段のインバータの出力として取り出された前記２つの信号と、制御信号とを入力して、前記制御信号により前記２つの信号のうちの何れか１つを出力する排他的論理和装置を備えることを特徴とする請求項１に記載の発振回路。
前記周波数逓倍部は、前記排他的論理和装置の出力する逓倍周クロックを入力してこれに基づいて前記制御信号を出力する電圧検出回路をさらに備えることを特徴とする請求項４に記載の発振回路。