KR102276890B1 - 주파수 더블러 - Google Patents

Abstract

XOR 게이트와 이를 포함하는 주파수 더블러가 제공된다. 상기 주파수 더블러는, 제1 주기를 갖는 서로 다른 위상의 N개의 신호(N은 자연수)를 출력하는 전압 제어 오실레이터, 및 상기 N개의 신호를 입력 받아, 상기 제1 주기의 절반에 해당하는 제2 주기의 신호를 출력하는 XOR 회로를 포함하고, 상기 전압 제어 오실레이터는, 상기 N개의 신호에 각각 대응되는 N개의 노드와, 상기 N개의 노드를 각각 연결하는 인버터 유닛을 포함하되, 상기 N개의 노드는, 상기 N개의 노드 중 어느 하나의 출발 노드에서 동일한 수의 상기 인버터 유닛을 통과는 경우, 상기 출발 노드로 회귀하도록 배치되고, 상기 XOR 회로는, 동일한 출력 노드에 연결되고, 상기 N개의 노드와 일대일 매칭되는 N개의 단위 블록을 포함하는 제1 단위 블록 셋과, 상기 제1 단위 블록 셋과 실질적으로 동일한 제2 단위 블록 셋을 포함하되, 상기 제1 및 제2 단위 블럭 셋은 상기 출력 노드를 공유한다.

Description

주파수 더블러{Frequency doubler}

본 발명은 XOR 게이트와 이를 포함하는 주파수 더블러에 관한 것이다. 더욱 자세하게는 전압제어 발진기 및 XOR 게이트를 포함하는 주파수 더블러에 관한 것이다.

위상 동기 회로(Phase Locked Loop, PLL)는 많은 전자 회로에 통상적으로 사용되고 있다. 위상 동기 회로는 통신 회로에 있어서 특히 중요하다. 무선 통신 시스템에서 무선 디바이스(예를 들어, 휴대폰)는 대체로 디지털 회로의 경우에는 클럭 신호를 사용하고 송신기 및 수신기 회로의 경우에는 LO 신호를 사용한다. 클럭 신호 및 LO 신호는 주로 PLL 내부에서 동작하는 전압 제어 오실레이터 (voltage-controlled oscillator, VCO)를 사용하여 생성된다.

위상 동기 회로는 대체로 위상 주파수 검출기(phase frequency detector), 차지 펌프(charge　pump), 루프 필터(Loop Filter), VCO 및 XOR 게이트를 포함한다. 위상 주파수 검출기, 차지 펌프, 루프 필터는 총괄해서, VCO로부터 얻어지는 레퍼런스 신호와 클럭 신호 간의 위상 오차를 검출하여 VCO에 대한 컨트롤 신호(Vctrl)를 발생시킨다. 컨트롤 신호는 클럭 신호가 레퍼런스 신호에 동기되도록 VCO의 주파수를 조정한다. XOR 게이트는 VCO로부터 다중 위상 신호(multi-phase signal)을 입력받아 VCO의 주파수를 두배로 증가시킬 수 있다.

본 발명이 해결하고자 하는 기술적 과제는, 프로세스의 변화에 관계없이 낮은 확정 지터(deterministic jitter)를 갖는 주파수 더블러를 제공하는 것이다.

본 발명이 해결하고자 하는 다른 기술적 과제는, 프로세스의 변화에 관계없이 낮은 확정 지터를 갖는 주파수 더블러에 포함된 XOR 게이트를 제공하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 주파수 더블러의 일 면(aspect)은, 제1 주기를 갖는 서로 다른 위상의 N개의 신호(N은 자연수)를 출력하는 전압 제어 오실레이터, 및 상기 N개의 신호를 입력 받아, 상기 제1 주기의 절반에 해당하는 제2 주기의 신호를 출력하는 XOR 회로를 포함하고, 상기 전압 제어 오실레이터는, 상기 N개의 신호에 각각 대응되는 N개의 노드와, 상기 N개의 노드를 각각 연결하는 인버터 유닛을 포함하되, 상기 N개의 노드는, 상기 N개의 노드 중 어느 하나의 출발 노드에서 동일한 수의 상기 인버터 유닛을 통과는 경우, 상기 출발 노드로 회귀하도록 배치되고, 상기 XOR 회로는, 동일한 출력 노드에 연결되고, 상기 N개의 노드와 일대일 매칭되는 N개의 단위 블록을 포함하는 제1 단위 블록 셋과, 상기 제1 단위 블록 셋과 실질적으로 동일한 제2 단위 블록 셋을 포함하되, 상기 제1 및 제2 단위 블럭 셋은 상기 출력 노드를 공유한다.

본 발명의 몇몇 실시예에서, 상기 전압 제어 오실레이터는, 서로 다른 위상을 갖는 제1 내지 제4 신호를 출력하고, 상기 제1 내지 제4 신호에 각각 대응되는 제1 내지 제4 노드를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 전압 제어 오실레이터는, 상기 제1 노드의 신호를 반전시켜 상기 제2 노드로 출력하는 제1 인버터 유닛과, 상기 제1 노드와 다른 상기 제3 노드의 신호를 반전시켜 상기 제2 노드와 다른 상기 제4 노드로 출력하는 제2 인버터 유닛과, 상기 제2 노드의 신호를 반전시켜 상기 제4 노드로 출력하거나, 상기 제4 노드의 신호를 반전시켜 상기 제2 노드로 출력하는 제3 인버터 유닛을 포함하는 제1 스테이지와, 상기 제2 노드의 신호를 반전시켜 상기 제3 노드로 출력하는 제4 인버터 유닛과, 상기 제4 노드의 신호를 반전시켜 상기 제1 노드로 출력하는 제5 인버터 유닛과, 상기 제3 노드의 신호를 반전시켜 상기 제1 노드로 출력하거나, 상기 제1 노드의 신호를 반전시켜 상기 제3 노드로 출력하는 제6 인버터 유닛을 포함하는 제2 스테이지를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 인버터 유닛과 상기 제2 인버터 유닛은 동일한 입력 노드와 출력 노드를 공유하는 한쌍의 인버터를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제3 인버터 유닛은, 상기 제2 노드의 신호를 반전시켜 상기 제4 노드로 출력하는 제1 인버터와, 상기 제4 노드의 신호를 반전시켜 상기 제2 노드로 출력하는 제2 인버터를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 스테이지와 상기 제2 스테이지는 실질적으로 동일하게 구성되고, 상기 제1 스테이지와 상기 제2 스테이지는 기판 상에 서로 대칭되도록 배치될 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 스테이지와 상기 제2 스테이지의 제1 내지 제4 노드와 각각 연결되는 복수의 메탈라인은 동일한 길이로 형성될 수 있다.

본 발명의 몇몇 실시예에서, 상기 전압 제어 오실레이터가 출력하는 제N 신호와 제 N-1 신호 사이에는 1/N 주기의 위상차가 존재할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 및 제2 단위 블록 셋은 각각 제1 내지 제4 단위 블록을 포함하고, 상기 제1 내지 제4 단위 블록은 서로 다른 위상을 갖는 제1 내지 제4 신호와 일대일 매칭되고, 각각의 상기 단위 블록은, 상기 제1 내지 제4 신호 중 어느 하나가 입력되는 입력 인버터와, 상기 입력 인버터의 출력을 입력으로 받는 출력 인버터를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 단위 블록과 상기 제3 단위 블록은 상기 입력 인버터와 상기 출력 인버터를 연결하는 제1 중간 노드를 공유하고, 상기 제2 단위 블록과 상기 제4 단위 블록은 상기 입력 인버터와 상기 출력 인버터를 연결하는 상기 제1 중간 노드와 다른 제2 중간 노드를 공유할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 단위 블록에는 상기 제1 신호가 입력되고, 상기 제2 단위 블록에는 상기 제1 신호와 다른 제2 신호가 입력되고, 상기 제3 단위 블록에는 상기 제2 신호의 반전된 신호에 해당하는 제3 신호가 입력되고, 상기 제4 단위 블록에는 상기 제1 신호의 반전된 신호에 해당하는 제4 신호가 입력될 수 있다.

본 발명의 몇몇 실시예에서, 상기 전압 제어 오실레이터의 상기 N개의 노드와 상기 XOR 회로의 상기 N개의 단위 블록을 연결하는 복수의 메탈라인은, 서로 동일한 길이로 형성될 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 XOR 게이트의 일 면은, 제1 PMOS 트랜지스터와 제1 NMOS 트랜지스터를 포함하는 제1 입력 인버터, 상기 제1 PMOS 트랜지스터와, 상기 제1 NMOS 트랜지스터와 다른 제2 NMOS 트랜지스터를 포함하는 제2 입력 인버터, 제2 PMOS 트랜지스터와 제3 NMOS 트랜지스터를 포함하는 제3 입력 인버터, 상기 제2 PMOS 트랜지스터와, 상기 제3 NMOS 트랜지스터와 다른 제4 NMOS 트랜지스터를 포함하는 제4 입력 인버터, 상기 제1 PMOS 트랜지스터의 드레인과 연결되고, 제3 PMOS 트랜지스터 및 제5 NMOS 트랜지스터를 포함하는 제1 출력 인버터, 및 상기 제2 PMOS 트랜지스터의 드레인과 연결되고, 상기 제3 PMOS 트랜지스터 및 상기 제5 NMOS 트랜지스터와 다른 제6 NMOS 트랜지스터를 포함하는 제2 출력 인버터를 포함하되, 상기 제1 및 제2 입력 인버터의 출력은 상기 제1 출력 인버터의 입력과 연결되고, 상기 제3 및 제4 입력 인버터의 출력은 상기 제2 출력 인버터의 입력과 연결된다.

본 발명의 몇몇 실시예에서, 상기 제1 NMOS 트랜지스터에는 제1 주기의 제1 신호가 입력되고, 상기 제2 NMOS 트랜지스터에는 상기 제1 주기의 상기 제1 신호와 다른 제2 신호가 입력되고, 상기 제3 NMOS 트랜지스터에는 반전된 상기 제2 신호가 입력되고, 상기 제4 NMOS 트랜지스터에는 반전된 상기 제1 신호가 입력될 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 신호와 상기 제2 신호 사이에는 1/4 주기의 위상차가 존재할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 및 제2 출력 인버터는 출력 노드를 공유하고, 상기 출력 노드는 상기 제1 주기의 절반에 해당하는 제2 주기의 오실레이팅 신호(ocillating signal)을 출력할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 내지 제3 PMOS 트랜지스터의 게이트 단에는 상기 제1 내지 제3 PMOS 트랜지스터를 동작시키는 활성 신호(enable signal)가 동일하게 인가될 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 출력 인버터에 연결되는 상기 제1 및 제2 입력 인버터의 회로와, 상기 제2 출력 인버터에 연결되는 상기 제3 및 제4 입력 인버터의 회로는 기판 상에 실질적으로 동일하게 배치될 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 주파수 더블러의 다른면은, 1 주기를 갖는 서로 다른 위상의 제1 내지 제4 신호를 출력하고, 제1 내지 제4 노드를 포함하는 전압 제어 오실레이터, 및 상기 제1 내지 제4 신호를 입력 받아, 상기 제1 주기의 절반에 해당하는 제2 주기의 신호를 출력하는 XOR 회로를 포함하되, 상기 전압 제어 오실레이터는, 상기 제1 노드의 신호를 반전시켜 상기 제2 노드로 출력하는 제1 인버터 유닛과, 상기 제1 노드와 다른 상기 제3 노드의 신호를 반전시켜 상기 제2 노드와 다른 상기 제4 노드로 출력하는 제2 인버터 유닛과, 상기 제2 노드의 신호를 반전시켜 상기 제4 노드로 출력하거나, 상기 제4 노드의 신호를 반전시켜 상기 제2 노드로 출력하는 제3 인버터 유닛을 포함하는 제1 스테이지와, 상기 제2 노드의 신호를 반전시켜 상기 제3 노드로 출력하는 제4 인버터 유닛과, 상기 제4 노드의 신호를 반전시켜 상기 제1 노드로 출력하는 제5 인버터 유닛과, 상기 제3 노드의 신호를 반전시켜 상기 제1 노드로 출력하거나, 상기 제1 노드의 신호를 반전시켜 상기 제3 노드로 출력하는 제6 인버터 유닛을 포함하는 제2 스테이지를 포함하고, 상기 XOR 회로는, 동일한 출력 노드에 모두 연결되고, 상기 제1 내지 제4 노드와 일대일 매칭되는 제1 내지 제4 단위 블록을 포함하는 제1 단위 블록 셋과, 상기 출력 노드에 모두 연결되고, 상기 제1 내지 제4 노드와 일대일 매칭되는 제5 내지 제8 단위 블록을 포함하는 제2 단위 블록 셋을 포함하되, 상기 제1 단위 블록 셋과 상기 제2 단위 블록 셋은 실질적으로 동일한 회로 구성을 가진다.

본 발명의 몇몇 실시예에서, 상기 제1 단위 블록 셋은, 제1 PMOS 트랜지스터와 제1 NMOS 트랜지스터를 포함하는 제1 입력 인버터와, 상기 제1 PMOS 트랜지스터와, 상기 제1 NMOS 트랜지스터와 다른 제2 NMOS 트랜지스터를 포함하는 제2 입력 인버터와, 제2 PMOS 트랜지스터와 제3 NMOS 트랜지스터를 포함하는 제3 입력 인버터와, 상기 제2 PMOS 트랜지스터와, 상기 제3 NMOS 트랜지스터와 다른 제4 NMOS 트랜지스터를 포함하는 제4 입력 인버터와, 상기 제1 PMOS 트랜지스터의 드레인과 연결되고, 제3 PMOS 트랜지스터 및 제5 NMOS 트랜지스터를 포함하는 제1 출력 인버터와, 상기 제2 PMOS 트랜지스터의 드레인과 연결되고, 상기 제3 PMOS 트랜지스터 및 상기 제5 NMOS 트랜지스터와 다른 제6 NMOS 트랜지스터를 포함하는 제2 출력 인버터를 포함하되, 상기 제1 및 제2 입력 인버터의 출력은 상기 제1 출력 인버터의 입력과 연결되고, 상기 제3 및 제4 입력 인버터의 출력은 상기 제2 출력 인버터의 입력과 연결될 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 및 제2 출력 인버터는 상기 출력 노드를 공유하고, 상기 제1 단위 블록 셋은 상기 제2 단위 블록 셋과 상기 출력 노드를 공유할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 NMOS 트랜지스터에는 상기 제1 신호가 입력되고, 상기 제2 NMOS 트랜지스터에는 상기 제2 신호가 입력되고, 상기 제3 NMOS 트랜지스터에는 상기 제2 신호의 반전된 신호에 해당하는 상기 제3 신호가 입력되고, 상기 제4 NMOS 트랜지스터에는 상기 제1 신호의 반전된 신호에 해당하는 상기 제4 신호가 입력될 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 스테이지와 상기 제2 스테이지는 실질적으로 동일하게 구성되고, 상기 제1 스테이지와 상기 제2 스테이지는 기판 상에 서로 대칭되게 배치되고, 상기 제1 단위 블록 셋과 상기 제2 단위 블록 셋은 상기 출력 노드를 중심으로 상기 기판 상에 서로 대칭되게 배치될 수 있다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

도 1은 본 발명의 몇몇 실시예에 따른 위상 동기 회로를 설명하기 위한 블럭도이다.
도 2는 본 발명의 일 실시예에 따른 주파수 더블러를 나타내는 블럭도이다.
도 3은 본 발명의 일 실시예에 따른 전압 제어 오실레이터를 내는 블럭도이다.
도 4는 본 발명의 일 실시예에 따른 전압 제어 오실레이터의 인버터 유닛에 포함되는 인버터를 나타내는 회로도이다.
도 5는 도 3의 전압 제어 오실레이터를 다른 방식으로 나타내는 블록도이다.
도 6은 본 발명의 일 실시예에 따른 전압 제어 오실레이터에 연결된 메탈 라인을 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 XOR 게이트를 나타내는 회로도이다.
도 8은 본 발명의 일 실시예에 따른 XOR 게이트의 동작을 나타내는 타이밍도이다.
도 9는 본 발명의 다른 실시예에 따른 XOR 게이트를 나타내는 블럭도이다.
도 10은 본 발명의 다른 실시예에 따른 XOR 게이트에 연결된 메탈 라인을 나타내는 블럭도이다.
도 11은 본 발명의 일 실시예에 따른 주파수 더블러의 메탈 라인을 나타내는 블럭도이다.
도 12는 본 발명의 몇몇 실시예에 따른 주파수 더블러의 5 프로세스 코너(process corner)에 대한 시뮬레이션 결과를 설명하기 위한 그래프이다.
도 13은 본 발명의 몇몇 실시예에 따른 주파수 더블러의 몬테 카를로 시뮬레이션(Monte-carlo simulation)에 대한 시뮬레이션 결과를 설명하기 위한 그래프이다.
도 14는 본 발명의 실시예들에 따른 주파수 더블러를 포함하는 무선 디바이스의 블록도이다.
도 15는 본 발명의 실시예들에 따른 주파수 더블러를 포함하는 전자 시스템의 블록도이다.
도 16 내지 도 18은 본 발명의 몇몇 실시예들에 따른 주파수 더블러를 적용할 수 있는 예시적인 반도체 시스템들이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.

하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.

비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

이하 도 1 내지 도 18을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치와 이를 포함하는 위상 동기 회로에 대해 설명하도록 한다.

도 1은 본 발명의 몇몇 실시예에 따른 위상 동기 회로를 설명하기 위한 블럭도이다.

도 1을 참조하면, 본 발명의 몇몇 실시예에 따른 위상 동기 회로는, 위상 주파수 검출기(10)(phase frequency detector, PFD), 차지 펌프(20)(charge　pump, CP), 루프 필터(30)(Loop Filter, LF) 및 전압 제어 오실레이터(100)(voltage-controlled oscillator, VCO), 디바이더(50)(divider), XOR 게이트(200)를 포함한다.

위상 주파수 검출기(10)는 레퍼런스 오실레이터(도 1에는 미도시)로부터 레퍼런스 신호(Ref)를 수신하고 디바이더(50)로부터 클럭 신호(Clk)를 수신할 수 있다. 위상 주파수 검출기(10)는 수신된 레퍼런스 신호(Ref)와 클럭 신호(Clk)의 위상을 비교하고, 레퍼런스 신호(Ref)와 클럭 신호(Clk)간의 위상 오차 또는 위상 차이를 지시하는 업 신호(UP) 및 다운 신호(DN)를 제공한다.

클럭 신호(Clk)는 분할된 클럭 신호, 피드백 신호 등으로 지칭될 수도 있다. 또한, 업 신호(UP) 및 다운 신호(DN)는 통상적으로 앞선 신호 및 뒤진 신호, 전진 신호 및 지연 신호 등으로 지칭된다. 보다 구체적으로, 위상 동기 회로의 위상 주파수 검출기(10)는 대체로 업 신호(UP) 및 다운 신호(DN)로 지칭되는 한 쌍의 신호들을 발생시킨다. 상기 한 쌍의 신호는 레퍼런스 신호(Ref)에 비하여 클럭 신호(Clk)가 앞서거나 뒤지는지 여부에 따라서 각 클럭 사이클에서 대체로 더 길게 턴 온(turn on) 상태로 있을 수 있다.

차지 펌프(20)는 업 신호(UP) 및 다운 신호(DN)를 수신하여 출력 신호(Icp)를 발생시키며, 출력 신호(Icp)는 검출된 위상 오차를 지시하는 전류 이다.

루프 필터(30)는 차지 펌프(20)로부터의 출력 신호(Icp)를 필터링하여, VCO(100)에 대한 컨트롤 신호(Vctrl)를 발생시킬 수 있다. 루프 필터(30)는 클럭 신호(Clk)의 위상 또는 주파수가 레퍼런스 신호(Ref)의 위상 또는 주파수에 대하여 동기화되도록 컨트롤 신호(Vctrl)를 조정할 수 있다. 루프 필터(30)는　PLL(110)에 대해 바람직한 폐루프(closed-loop) 응답을 달성하기 위해 전형적으로 선택된 주파수 응답을 가진다. 예를 들어, 루프 필터(30)의 주파수 응답은 게인 및 트래킹 성능과 PLL 잡음 성능 간의 트레이드 오프 (tradeoff)에 기초하여 선택될 수도 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 루프 필터(30)는 로우 패스 필터(LPF)를 포함할 수 있다.

전압 제어 오실레이터(100)는 루프 필터(30)로부터 생성된 컨트롤 신호(Vctrl)에 의해서 결정되는 주파수를 가지는 오실레이터 신호를 발생시킬 수 있다. 전압 제어 오실레이터(100)는 서로 다른 위상을 갖는 N개의 신호(N은 자연수)를 출력할 수 있다.

XOR 게이트(200)는 전압 제어 오실레이터(100)에서 출력되는 오실레이터 신호를 입력받고, 상기 오실레이터 신호보다 주파수가 두배 높은 신호를 출력할 수 있다. 이에 대한 자세한 설명은 후술하도록 한다.

디바이더(50)는 전압 제어 오실레이터(100)에서 출력된 오실레이터 신호를 정수 인수 N 또는 N+1로 주파수를 분할한 클럭 신호(Clk)를 위상 주파수 검출기(10)에 공급한다. 일반적으로, N은 임의의 양의 정수 값일 수도 있다.

본 발명의 몇몇 실시예에 따른 위상 동기 회로는 정수-N　PLL, 분수-N　PLL, 멀티-모듈러스 디바이더(MMD), 시그마-델타 주파수 합성기 등과 같은 다양한 종류의 회로에 사용될 수도 있다. 정수-N　PLL은 전압 제어 오실레이터로부터의 오실레이터 신호의 주파수를 정수 디바이더 비율 N으로 분할하며, 이때 N≥1 이다. 분수-N　PLL은 오실레이터 신호의 주파수를 정수가 아닌 디바이더 비율 R, 예를 들어, 어떤 경우에는 N으로, 다른 어떤 경우에는 N+1로 분할하며, 이때 N < R < N+1 이다. 시그마-델타 주파수 합성기는 분수-N　PLL에 대해 정수가 아닌 디바이더 비율 R을 발생시키기 위해 시그마-델타 변조기(미도시)를 이용할 수 있다.

도 2는 본 발명의 일 실시예에 따른 주파수 더블러를 나타내는 블럭도이다.

도 2를 참조하면, 본 발명의 일 실시예에 따른 주파수 더블러(1)는 전압 제어 오실레이터(100)와 XOR 게이트(200)를 포함할 수 있다.

전압 제어 오실레이터(100)는 입력 전압(Vctrl)에 대응되는 출력 주파수(Fo)를 갖는 신호를 생성할 수 있다. 전압 제어 오실레이터(100)는 제1 주기를 갖는 서로 다른 위상의 N개의 신호(N은 자연수)를 출력할 수 있다. 예를 들어, 서로 다른 위상을 갖는 제1 내지 제4 신호를 출력할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.

상기 전압 제어 오실레이터(100)가 출력하는 제N 신호와 제 N-1 신호 사이에는 1/N 주기의 위상차가 존재할 수 있다. 예를 들어, 제1 내지 제4 신호를 출력하는 전압 제어 오실레이터(100)의 경우, 제1 신호와 제2 신호 사이에는 90도의 위상차가 존재할 수 있다. 즉, 제1 신호는 0도의 위상을 갖고, 제2 신호는 90도의 위상을 갖고, 제3 신호는 180도의 위상을 갖고, 제4 신호는 270도의 위상을 가질 수 있다. 이 경우, 제3 신호는 제1 신호의 반전된 신호에 해당하고, 제4 신호는 제2 신호의 반전된 신호에 해당한다. 다만, 본 발명이 이에 한정되는 것은 아니다.

도면에 명확하게 도시하지는 않았으나, 전압 제어 오실레이터(100)는 Ring VCO(미도시)를 포함할 수 있다. Ring VCO(미도시)의 출력 주파수는 각각의 지연 셀(delay cell)의 지연 시간(time delay)과, 스테이지 수에 의하여 결정될 수 있다. 따라서, 하이 스피드의 전압 제어 오실레이터를 설계하기 위하여는 스테이지 수와, 단위 지연 시간(unit time delay)을 감소시켜야 한다. 반도체 공정이 정하여진 경우, 최대 주파수는 지연 소자의 최소 지연 시간에 의하여 제한될 수 있다. 최소 지연 시간에 제한되는 주파수 이상의 출력 주파수를 생성하기 위하여 다중 위상 신호를 출력하는 Ring VCO를 이용하여 체배하는 방법이 있다.

XOR 게이트(200)는 전압 제어 오실레이터(100)에서 출력되는 N개의 신호를 입력 받아, 제1 주기의 절반에 해당하는 제2 주기의 신호를 출력할 수 있다. 즉, 전압 제어 오실레이터(100)에서 출력되는 출력 주파수(Fo)의 두배가 되는 출력 신호(2 x Fo)를 출력할 수 있다. XOR 게이트(200)는 다중 위상 신호를 출력하는 Ring VCO의 출력 주파수를 2배로 증가시킬 수 있다. 다만, XOR 게이트(200)에 입력되는 두개의 입력 신호가 동일한 전송 지연(propagation delay)을 갖지 않는 경우, 상기 입력 신호 간에 지연 시간이 달라지기 때문에 확정 지터(deterministic jitter, 이하 DJ)의 값은 증가할 수 있다. 전압 제어 오실레이터(100)와 XOR 게이트(200)를 포함하는 주파수 더블러(1)의 확정 지터(DJ)는 1) 지연 유닛 간의 지연 시간의 균일성, 2) XOR 게이트(200)의 입력에서 출력까지의 전송 지연의 균일성, 3) 지연 유닛에서 XOR 게이트(200)까지의 메탈 라인 간의 R/C 시상수의 차이에 의해 변동될 수 있다.

도 3은 본 발명의 일 실시예에 따른 전압 제어 오실레이터를 나타내는 블럭도이다. 도 4는 본 발명의 일 실시예에 따른 전압 제어 오실레이터의 인버터 유닛에 포함되는 인버터를 나타내는 회로도이다.

도 2 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 전압 제어 오실레이터(100)는 제1 스테이지(182)와 제2 스테이지(184)를 포함할 수 있다. 전압 제어 오실레이터(100)는 N개의 신호에 각각 대응되는 N개의 노드와, N개의 노드를 각각 연결하는 인버터 유닛을 포함할 수 있다. 또한, 상기 N개의 노드는, 상기 N개의 노드 중 어느 하나의 출발 노드에서 동일한 수의 상기 인버터 유닛을 통과는 경우, 상기 출발 노드로 회귀하도록 배치될 수 있다.

예를 들어, 전압 제어 오실레이터(100)는 서로 다른 위상을 갖는 제1 내지 제4 신호를 출력하고, 상기 제1 내지 제4 신호에 각각 대응되는 제1 내지 제4 노드(BB, A, B, AB)를 포함할 수 있다. 이때, 제2 노드(A, 172)는 0도의 위상을 갖는 신호가 출력되고, 제3 노드(B, 174)는 90도의 위상을 갖는 신호가 출력되고, 제4 노드(AB, 176)는 180도의 위상을 갖는 신호가 출력되고, 제1 노드(BB, 178)는 270도의 위상을 갖는 신호가 출력될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 각 신호의 위상은 일정한 비율로 변동될 수 있다. 그러나 각 신호간의 위상차는 일정하게 유지될 수 있다.

즉, 전압 제어 오실레이터(100)는 0, 90, 180, 270도의 위상을 갖는 4개의 다중 위상 클럭(Multi-phase clock)을 생성하는 2 스테이지 링 오실레이터(stage ring oscillator) 회로를 포함할 수 있다. 상기 4개의 다중 위상 클럭은 제1 내지 제4노드(BB, A, B, AB)의 상기 제1 내지 제4 신호에 각각 대응될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.

전압 제어 오실레이터(100)는 제1 내지 제6 인터버 유닛(110~160)을 포함할 수 있다. 구체적으로, 제1 스테이지(182)는, 상기 제1 노드(BB)의 신호를 반전시켜 상기 제2 노드(A)로 출력하는 제1 인버터 유닛(110)과, 상기 제3 노드(B)의 신호를 반전시켜 상기 제4 노드(AB)로 출력하는 제2 인버터 유닛(120)과, 상기 제2 노드(A)의 신호를 반전시켜 상기 제4 노드(AB)로 출력하거나, 상기 제4 노드(AB)의 신호를 반전시켜 상기 제2 노드(A)로 출력하는 제3 인버터 유닛(130)을 포함할 수 있다.

제2 스테이지(184)는, 상기 제2 노드(A)의 신호를 반전시켜 상기 제3 노드(B)로 출력하는 제4 인버터 유닛(140)과, 상기 제4 노드(AB)의 신호를 반전시켜 상기 제1 노드(BB)로 출력하는 제5 인버터 유닛(150)과, 상기 제3 노드(B)의 신호를 반전시켜 상기 제1 노드(BB)로 출력하거나, 상기 제1 노드(BB)의 신호를 반전시켜 상기 제3 노드(B)로 출력하는 제6 인버터 유닛(160)을 포함할 수 있다.

상기 제1 스테이지(182)의 제1 인버터 유닛(110)과 상기 제2 인버터 유닛(120) 각각은 동일한 입력 노드와 출력 노드를 공유하는 한쌍의 인버터를 포함할 수 있다. 즉, 제1 인버터 유닛(110)의 제1 인버터(112)와 제2 인버터(114)는 입력단이 제1 노드(BB)에 연결되고, 출력단이 제2 노드(A)에 연결될 수 있다. 마찬가지로, 제2 인버터 유닛(120)의 제1 인버터(122)와 제2 인버터(124)는 입력단이 제1 노드(BB)에 연결되고, 출력단이 제2 노드(A)에 연결될 수 있다. 제3 인버터 유닛(130)은, 상기 제2 노드(A)의 신호를 반전시켜 상기 제4 노드(AB)로 출력하는 제1 인버터(132)와, 상기 제4 노드(AB)의 신호를 반전시켜 상기 제2 노드(A)로 출력하는 제2 인버터(134)를 포함할 수 있다.

상기 제2 스테이지(184)의 제4 인버터 유닛(140)과 상기 제5 인버터 유닛(150) 각각은 동일한 입력 노드와 출력 노드를 공유하는 한쌍의 인버터를 포함할 수 있다. 즉, 제4 인버터 유닛(140)의 제1 인버터(142)와 제2 인버터(144)는 입력단이 제2 노드(A)에 연결되고, 출력단이 제3 노드(B)에 연결될 수 있다. 마찬가지로, 제5 인버터 유닛(150)의 제1 인버터(152)와 제2 인버터(154)는 입력단이 제4 노드(AB)에 연결되고, 출력단이 제1 노드(BB)에 연결될 수 있다. 제6 인버터 유닛(160)은, 상기 제3 노드(B)의 신호를 반전시켜 상기 제1 노드(BB)로 출력하는 제1 인버터(162)와, 상기 제1 노드(BB)의 신호를 반전시켜 상기 제3 노드(B)로 출력하는 제2 인버터(164)를 포함할 수 있다.

제1 스테이지(182)와 상기 제2 스테이지(184)는 실질적으로 동일하게 구성되고, 제1 스테이지(182)와 상기 제2 스테이지(184)는 기판 상에 서로 대칭되도록 배치될 수 있다.

전압 제어 오실레이터(100)는 제1 내지 제4 노드(BB, A, B 및 AB) 중 어느 하나의 출발 노드에서 동일한 수의 상기 인버터 유닛을 통과하는 경우, 상기 출발 노드로 회귀하도록 배치될 수 있다. 예를 들어, 제2 노드(A)에서 출발한 신호는 제4 인버터 유닛(140)과, 제6 인버터 유닛(160)과, 제1 인버터 유닛(110)을 순차적으로 거치는 경우, 다시 제2 노드(A)로 회귀할 수 있다. 마찬가지로, 제3 노드(B)에서 출발한 신호는 제2 인버터 유닛(120)과, 제3 인버터 유닛(130)과, 제4 인버터 유닛(140)을 순차적으로 거치는 경우, 다시 제3 노드(B)로 회귀할 수 있다. 이처럼 네개의 노드(BB, A, B, AB)를 가지는 본 발명의 일 실시예에 따른 전압 제어 오실레이터(100)는 세개의 인버터 유닛을 거치는 경우, 출발 노드로 회귀할 수 있다. 이는 각 노드에서 출력되는 신호들의 지연 시간이 균일함을 나타낸다.

또한, 전압 제어 오실레이터(100)는 위상 간 지연 시간을 균일하게 하기 위하여 동일한 형태를 갖는 인버터를 포함할 수 있다. 앞에서 설명한 바와 같이 제1 내지 제6 인버터 유닛(110~160)은 각각 동일한 형태의 두개의 인버터를 포함할 수 있다.

도 4를 참조하면, 제1 내지 제6 인버터 유닛(110~160)은 모두 동일한 인버터로 구성될 수 있다. 상기 인버터(예를 들어, 112)는 PMOS 트랜지스터(TR1)와, NMOS 트랜지스터(TR2)를 포함한다. PMOS 트랜지스터(TR1)의 소오스는 VDD단에 연결되고, 드레인은 NMOS 트랜지스터(TR2)의 드레인에 연결된다. NMOS 트랜지스터(TR2)의 소오스는 VSS단에 연결된다. PMOS 트랜지스터(TR1)와 NMOS 트랜지스터(TR2)의 게이트는 동일한 입력단(in)에 연결되고, PMOS 트랜지스터(TR1)와 NMOS 트랜지스터(TR2)의 드레인은 동일한 출력단(out)에 연결된다. 다만, 본 발명의 인버터의 구성이 이에 한정되는 것은 아니다.

도 5는 도 3의 전압 제어 오실레이터를 다른 방식으로 나타내는 블록도이다. 도 6은 본 발명의 일 실시예에 따른 전압 제어 오실레이터에 연결된 메탈 라인을 나타내는 도면이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.

도 5를 참조하면, 도 5는 트랜지스터 간의 미스 매치 및 R/C 시상수 미스매치를 감소시킬 수 있는 전압 제어 오실레이터(100)의 스키매틱(schematic) 및 레이아웃(Layout) 패턴이다. 상기 전압 제어 오실레이터(100)는 동일한 크기의 12개의 인버터를 포함한다. 또한, 한쌍의 인버터로 이루어진 제1 내지 제6 인버터 유닛(110~160)들은 상기 트랜지스터 간의 임의의 불일치(random mismatch) 효과를 감소시키기 위하여 중앙 집중(common centroid) 방식으로 배치될 수 있다.

즉, 앞에서 설명한 바와 같이, 각 노드 중 어느 하나의 출발 노드에서 동일한 수의 상기 인버터 유닛을 통과는 경우, 상기 출발 노드로 회귀하도록 배치될 수 있다. 이 경우, 각 노드에서 출력되는 신호들의 루팅 패스(routing path)가 동일하기 때문에, 트랜지스터 간의 미스 매치 및 R/C 시상수 미스매치를 최소화 할 수 있다.

구체적으로, 제1 스테이지(182)의 제1 인버터 유닛(110)과 제2 인버터 유닛(120)은 제3 인버터 유닛(130)을 중심으로 대칭이 되도록 배치될 수 있다. 마찬가지로, 제2 스테이지(184)의 제4 인버터 유닛(140)과 제6 인버터 유닛(160)은 제5 인버터 유닛(150)을 중심으로 대칭이 되도록 배치될 수 있다. 제1 스테이지(182)와 제2 스테이지(184)는 실질적으로 동일하게 구성될 수 있으며, 상기 제1 스테이지(182)와 상기 제2 스테이지(184)는 기판 상에 서로 대칭되도록 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.

도 6을 참조하면, 제1 스테이지(182)와 제2 스테이지(184)는 각각 제1 내지 제4 노드(BB, A, B, AB)를 포함할 수 있다. 제1 스테이지(182)의 노드와 제2 스테이지(184)의 노드는 메탈 라인으로 연결될 수 있다.

메탈 라인은 횡축 메탈 라인(L1~L8)과 종축 메탈 라인(V1~V4)을 포함할 수 있다. 횡축 메탈 라인(L1~L8)은 가로로 배열된 동일한 길이의 복수의 메탈 라인을 포함하고, 종축 메탈 라인(V1~V4)은 세로로 배열된 동일한 길이의 복수의 메탈 라인을 포함할 수 있다. 예를 들어, 제1 횡축 메탈 라인(L1~L4)은 제1 스테이지(182)의 제1 내지 제3 인버터 유닛(110, 120, 및 130)에 오버랩되도록 일정 간격으로 배치될 수 있다. 마찬가지로, 제2 횡축 메탈 라인(L5~L8)은 제2 스테이지(184)의 제4 내지 제6 인버터 유닛(140, 150 및 160)에 오버랩되도록 일정 간격으로 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.

종축 메탈 라인(V1~V4)은 제1 스테이지(182)와 제2 스테이지(184)의 중심을 지나도록 배치될 수 있다. 예를 들어, 종축 메탈 라인(V1~V4)은 제3 인버터 유닛(130)과 제6 인버터 유닛(160)에 오버랩되도록 일정 간격으로 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.

제1 횡축 메탈 라인(L1~L4)은 제1 스테이지(182)의 제1 내지 제 4노드에 각각 연결될 수 있다. 예를 들어, 횡축 메탈 라인(L1)은 제2 노드(A)에, 횡축 메탈 라인(L2)은 제4 노드(AB)에 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 마찬가지로, 제2 횡축 메탈 라인(L5~L8)도 제2 스테이지(184)의 제1 내지 제 4노드에 각각 연결될 수 있다.

종축 메탈 라인(V1~V4)들 각각은 제1 노드 내지 제4 노드(BB, A, B 및 AB)에서 제1 횡축 메탈 라인(L1~L4)과 제2 횡축 메탈 라인(L5~L8)을 연결할 수 있다. 예를 들어, 종축 메탈 라인(V1)은 제2 노드(A)와 연결된 횡축 메탈 라인(L1) 및 횡축 메탈 라인(L5)와 연결되고, 종축 메탈 라인(V2)은 제1 노드(BB)와 연결된 횡축 메탈 라인(L4) 및 횡축 메탈 라인(L7)와 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.

또한, 메탈 라인(L1~L8 및 V1~V4)은 메탈 라인들의 라인 길이와, 너비, 두께 및 거리를 동일하게 유지하도록 매트릭스 형태로 배치할 수 있다. 이를 통해, 각 노드(BB, A, B, AB)에서 출력되는 신호들의 루팅 패스(routing path)가 동일하기 때문에, 트랜지스터 간의 미스 매치 및 R/C 시상수 미스매치가 감소될 수 있다.

도 7은 본 발명의 일 실시예에 따른 XOR 게이트를 나타내는 회로도이다. 도 8은 본 발명의 일 실시예에 따른 XOR 게이트의 동작을 나타내는 타이밍도이다.

도 7 및 도 8을 참조하면, XOR 게이트(200)는 모든 입력 노드 (BB, A, B, AB)에서 출력 노드(OUT)까지 같은 지연시간을 가질 수 있다.XOR 게이트(200)는 제1 내지 제4 입력 인버터(210, 220, 230 및 240), 제1 및 제2 출력 인버터(250 및 260)를 포함할 수 있다.

구체적으로, XOR 게이트(200)는 제1 PMOS 트랜지스터(P1)와 제1 NMOS 트랜지스터(N1)를 포함하는 제1 입력 인버터(210), 상기 제1 PMOS 트랜지스터(P1)와 제2 NMOS 트랜지스터(N2)를 포함하는 제2 입력 인버터(220), 제2 PMOS 트랜지스터(P3)와 제3 NMOS 트랜지스터(N3)를 포함하는 제3 입력 인버터(230), 상기 제2 PMOS 트랜지스터(P3)와 제4 NMOS 트랜지스터(N4)를 포함하는 제4 입력 인버터(240), 상기 제1 PMOS 트랜지스터(P1)의 드레인과 연결되고, 제3 PMOS 트랜지스터(P2) 및 제5 NMOS 트랜지스터(N5)를 포함하는 제1 출력 인버터(250), 및 상기 제2 PMOS 트랜지스터(P3)의 드레인과 연결되고, 상기 제3 PMOS 트랜지스터(P2) 및 제6 NMOS 트랜지스터(N6)를 포함하는 제2 출력 인버터(260)를 포함할 수 있다. 즉, 제1 입력 인버터(210)와 제2 입력 인버터(220)는 제1 PMOS 트랜지스터(P1)를 공유하고, 제3 입력 인버터(230)와 제4 입력 인버터(240)는 제2 PMOS 트랜지스터(P3)를 공유할 수 있다. 제1 출력 인버터(250)와 제2 출력 인버터(260)는 제3 PMOS 트랜지스터(P2)를 공유할 수 있다.

상기 제1 및 제2 입력 인버터(210 및 220)의 출력은 상기 제1 출력 인버터(250)의 입력과 연결되고, 상기 제3 및 제4 입력 인버터(230 및 240)의 출력은 상기 제2 출력 인버터(260)의 입력과 연결될 수 있다.

이때, 상기 제1 NMOS 트랜지스터(N1)에는 제1 주기의 제2 노드(A)의 제2 신호가 입력되고, 상기 제2 NMOS 트랜지스터(N2)에는 상기 제1 주기의 상기 제2 노드(A)의 제2 신호와 다른 제 3 노드(B)의 제3 신호가 입력되고, 상기 제3 NMOS 트랜지스터(N3)에는 제1 노드(BB)의 제1 신호가 반전된 상기 제3 노드(B)의 제3 신호가 입력되고, 상기 제4 NMOS 트랜지스터(N4)에는 상기 제2 노드(A)의 제2 신호가 반전된 제4 노드(AB)의 제4 신호가 입력될 수 있다. 상기 제1 신호와 상기 제2 신호 사이에는 1/4 주기의 위상차가 존재할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.

상기 제1 내지 제3 PMOS 트랜지스터(P2)의 게이트 단에는 상기 제1 내지 제3 PMOS 트랜지스터(P1~P3)를 동작시키는 활성 신호(enable signal, 이하 ENB)가 동일하게 인가될 수 있다. 활성 신호(ENB)가 Low 인 경우, XOR 게이트(200)는 동작할 수 있다. 반대로, 활성 신호(ENB)가 High 인 경우, XOR 게이트(200)는 동작하지 않는다.

제1 내지 제3 PMOS 트랜지스터(P1~P3) 각각의 소오스는 VDD와 연결될 수 있다. 제1 PMOS 트랜지스터(P1)의 드레인은 Q1 노드(272)에 연결될 수 있다. Q1 노드(272)는 제1 NMOS 트랜지스터(N1)의 드레인, 제2 NMOS 트랜지스터(N2)의 드레인, 및 상기 제6 NMOS 트랜지스터(N6)의 게이트와 연결될 수 있다.

마찬가지로, 제2 PMOS 트랜지스터(P3)의 드레인은 Q2 노드(274)에 연결될 수 있다. Q2 노드(274)는 제3 NMOS 트랜지스터(N3)의 드레인, 제4 NMOS 트랜지스터(N4)의 드레인, 및 제5 NMOS 트랜지스터(N5)의 게이트와 연결될 수 있다.

제1 출력 인버터(250) 및 제2 출력 인버터(260)는 출력 노드(OUT)를 공유할 수 있다. 상기 출력 노드(OUT)는 전압 제어 오실레이터(100)에서 입력되는 신호의 제1 주기의 절반에 해당하는 제2 주기의 오실레이팅 신호(ocillating signal)을 출력할 수 있다. 즉, XOR 게이트(200)는 전압 제어 오실레이터(100)의 입력 신호 주파수의 두배가 되는 신호를 출력할 수 있다.

상기 제1 출력 인버터(250)에 연결되는 상기 제1 입력 인버터(210) 및 제2 입력 인버터(220)의 회로와, 상기 제2 출력 인버터(260)에 연결되는 상기 제3 입력 인버터(230) 및 제4 입력 인버터(240)의 회로는 기판(미도시) 상에 실질적으로 동일하게 배치될 수 있다. 즉, 본 발명의 일 실시예에 따른 XOR 게이트(200)는 출력 노드(OUT)를 중심으로 대칭이 되도록 기판(미도시) 상에 배치될 수 있다.

본 발명에 따른 XOR 게이트(200)는 VDD/VSS 사이에 연결된 최대 2개의 트랜지스터를 포함할 수 있다. 또한, 상기 XOR 게이트(200)는 사용되는 소자의 수를 최소화 함으로써 반도체 제조 공정 변화에 영향을 덜 받을 수 있다. 또한, 각 입력을 통해 출력되는 신호들의 루팅 패스(routing path)가 동일하기 때문에, 트랜지스터 간의 미스 매치 및 R/C 시상수 미스매치가 감소될 수 있다. 즉, 입력에서 출력까지의 전송 지연의 균일성을 확보할 수 있다.

도 8을 참조하면, 도 8은 XOR 게이트(200)의 타이밍도를 나타낸다. XOR 게이트(200)는 전압 제어 오실레이터(100)의 다중 위상을 갖는 제1 노드 내지 제4 노드(BB, A, B, AB)에 대응되는 제1 신호 내지 제4신호를 입력받을 수 있다. 상기 제1 신호 내지 제4 신호는 각각 90도 만큼의 위상차를 가질 수 있다. 도 7의 Q1 노드(272)는 A 노드 또는 BB 노드의 신호 중 1개가 High 로 되면 Low 값을 가질 수 있다. Q2 노드(274)는 상기 제1 노드(BB)의 제1 신호 또는 상기 제4 노드(AB)의 제4 신호 중 1개가 High 로 되면 Low 값을 가질 수 있다. 제1 내지 제3 PMOS 트랜지스터(P1~P3)는 항상 턴온 상태로 동작할 수 있고, 회로가 동작하지 않을 경우, 활성 신호(ENB)를 이용하여 차단될 수 있다. Q1 노드(272) 및 Q2 노드(274)의 출력은 하기의 [수학식 1]로 나타낼 수 있다.

[수학식 1]

출력 노드(OUT)는 Q1 노드(272) 및 Q2 노드(274)가 모두 Low 일 때만 High 상태가 될 수 있다. 예를 들어, S2 구간의 경우, Q1 노드(272) 및 Q2 노드(274)가 모두 Low 이므로, 출력 노드(OUT)는 High 값을 갖는다. S4, S6 및 S8 구간도 마찬가지이다. 다만, 본 발명이 이에 한정되는 것은 아니다.

출력 노드(OUT)의 출력은 하기의 [수학식 2]로 나타낼 수 있다.

[수학식 2]

위에서 언급한 [수학식 1]과 [수학식 2]를 통하여 알 수 있듯이, 출력 노드(OUT)의 출력 신호는 A 노드와 B 노드의 XOR 함수로 정의될 수 있다.

전압 제어 오실레이터(100)에서 제공하는 제1 노드 내지 제4 노드(BB, A, AB, B)에 상응하는 상기 제1 신호 내지 제4 신호의 주기가 제1 주기(T1)를 갖는 반면, XOR 게이트(200)에서 출력하는 신호의 주기는 제1 주기의 절반에 해당하는 제2 주기(T2)를 가질 수 있다. 이를 통해, XOR 게이트(200)는 입력 신호의 두배의 주파수를 갖는 출력 신호를 제공할 수 있다.

도 9는 본 발명의 다른 실시예에 따른 XOR 게이트를 나타내는 블럭도이다. 도 10은 본 발명의 다른 실시예에 따른 XOR 게이트에 연결된 메탈 라인을 나타내는 블럭도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.

도 9를 참조하면, 본 발명의 다른 실시예에 따른 XOR 게이트(202)는 제1 단위 블록 셋(292)과, 제2 단위 블록 셋(294)을 포함한다.

제1 단위 블록 셋(292)은 동일한 출력 노드(OUT)에 연결되고, 상기 N개의 노드와 일대일 매칭되는 N개의 단위 블록을 포함할 수 있다. 예를 들어, 제1 단위 블록 셋(292)은 제1 내지 제4 노드(BB, A, B 및 AB)와 일대일 매칭되는 제1 내지 제4 단위 블록(B1~B4)을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.

제1 단위 블록 셋(292)과 제2 단위 블록 셋(294)은 도 7을 참조하여 설명한 XOR 게이트(202)와 실질적으로 동일한 구성을 포함할 수 있다. 제2 단위 블록 셋(294)은 상기 제1 단위 블록 셋(292)과 실질적으로 동일하게 형성될 수 있다. 제2 단위 블록 셋(294)은 제1 단위 블록 셋(292)과 출력 노드(OUT)를 공유할 수 있다. 즉, 제1 단위 블록 셋(292)과 제2 단위 블록 셋(294)은 상기 출력 노드(OUT)를 중심으로 하나의 기판(미도시) 상에 서로 대칭되게 배치될 수 있다.

구체적으로, 상기 제1 단위 블록 셋(292)은 제1 내지 제4 단위 블록(B3, B1, B2 및 B4)을 포함하고, 제2 단위 블록 셋(294)은 제5 내지 제8 단위 블록(B6, B8, B7 및 B5)을 포함할 수 있다. 상기 제1 내지 제4 단위 블록(B1~B4)은 서로 다른 위상을 갖는 제1 노드 및 제4 노드(BB, A, B, 및 AB)의 제1 내지 제4 신호와 일대일 매칭될 수 있다. 마찬가지로, 제5 내지 제8 단위 블록(B6, B8, B7 및 B5)도 서로 다른 위상을 갖는 제1 노드 및 제4 노드(BB, A, B, 및 AB)의 제1 내지 제4 신호와 일대일 매칭될 수 있다.

또한, 각각의 상기 단위 블록(B1~B8)은, 상기 제1 내지 제4 신호 중 어느 하나가 입력되는 입력 인버터와, 상기 입력 인버터의 출력을 입력으로 받는 출력 인버터를 포함할 수 있다. 예를 들어, 제2 단위 블록(B1)은 제1 입력 인버터(210)와 제1 출력 인버터(250)를 포함하고, 제1 단위 블록(B3)은 제2 입력 인버터(220)와 제1 출력 인버터(250)를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.

제2 단위 블록(B1)에는 상기 제2 신호가 입력되고, 제3 단위 블록(B2)에는 상기 제2 신호와 다른 상기 제3 신호가 입력되고, 제1 단위 블록(B3)에는 상기 제3 신호의 반전된 신호에 해당하는 상기 제1 신호가 입력되고, 제4 단위 블록(B4)에는 상기 제2 신호의 반전된 신호에 해당하는 상기 제4 신호가 입력될 수 있다.

또한, 제2 단위 블록(B1)과 제1 단위 블록(B3)은 입력 인버터(210)와 출력 인버터(220)를 연결하는 Q1 노드(272)를 공유하고, 제2 단위 블록(B2)과 제4 단위 블록(B4)은 입력 인버터(230)와 출력 인버터(240)를 연결하는 Q2 노드(274)를 공유할 수 있다. 제2 단위 블록 셋(294)도 제1 단위 블록 셋(292)에 대하여 상술한 것과 같은 방식으로 연결된 제5 단위 블록 내지 제8 단위 블록(B6, B8, B7 및 B5)을 포함한다.

도 10을 참조하면, 도 10은 전압 제어 오실레이터(100)로부터 입력되는 서로 다른 위상을 갖는 제1 노드 내지 제4 노드(BB, A, B, AB)들 각각에 상응하는 제1 신호 내지 제4 신호들에 대한 연결을 나타낸다.

XOR 게이트(202)는 종축 메탈 라인(V1~V4), 연결 메탈 라인(H1~H8)을 포함한다. 종축 메탈 라인(V1~V4)은 XOR 게이트(202)의 중심에 일정 간격으로 배치될 수 있다.

제1 연결 메탈 라인(H1~H4)은 제1 내지 제4 단위 블록(B3, B1, B2 및 B4)의 입력과 종축 메탈 라인(V1~V4)을 연결할 수 있다. 마찬가지로, 제2 연결 메탈 라인(H5~H8)은 제5 내지 제8 단위 블록(B6, B8, B7 및 B5)의 입력과 종축 메탈 라인(V1~V4)을 연결할 수 있다. 제1 연결 메탈 라인(H1~H4)과 제2 연결 메탈 라인(H5~H8)은 종축 메탈 라인(V1~V4)을 기준으로 대칭이 되도록 배치될 수 있다. 제1 연결 메탈 라인(H1~H4)과 제2 연결 메탈 라인(H5~H8)은 동일 길이, 너비, 두께를 갖도록 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.

상기 XOR 게이트(202)는 각각의 단위 블록에 대한 메탈 라인의 루팅 패스(routing path)를 동일하게 구성하기 때문에, 트랜지스터 간의 특성의 미스 매치 및 R/C 시상수 미스매치를 최소화 할 수 있다

도 7을 참조하여 설명한 본 발명의 일 실시예에 따른 XOR 게이트(200)는, 트랜지스터 사이에 랜덤 미스매치(random mismatch)이 발생하는 경우, 전송 지연 간의 편차가 발생하여 확정 지터(DJ)가 높아질 수 있다. 이에 반해, 도 9와 도 10을 참조하여 설명한 본 발명의 다른 실시예에 따른 XOR 게이트(202)는 중앙 집중형으로 소자를 배치할 수 있다. 이 경우, XOR 게이트 (202)는 2개의 트랜지스터로 구성된 인버터만 이용하여 평면 상에 중앙 집중 형태로 배치시키므로, 프로세스의 랜덤 미스매치(random mismatch)의 발생을 감소시킬 수 있다. 또한, 4개의 위상을 갖는 제1 노드 및 제4 노드(BB, A, B 및 AB)에 대응되는 제1 신호 내지 제4 신호마다 2개 이상의 경로들을 만들고, 모든 출력이 출력 노드(OUT)에 집중되도록 배치함으로써 이동 경로 간 부정합의 발생을 줄일 수 있다.

도 11은 본 발명의 일 실시예에 따른 주파수 더블러의 메탈 라인을 나타내는 블럭도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.

도 11을 참조하면, 도 11은 도 6을 참조하여 설명한 전압 제어 오실레이터(100)와, 도 10을 참조하여 설명한 XOR 게이트(202)가 연결된 주파수 더블러(1)를 나타낸다.

상기 주파수 더블러(1)는 인버터만으로 구성된 전압 제어 오실레이터(100) 및 XOR 게이트(202)를 포함한다. 상기 전압 제어 오실레이터(100)와 XOR 게이트(202)는 기판(미도시) 상에 중앙 집중형 방식으로 배치될 수 있다. 이를 통해, 주파수 더블러(1)는 종축 메탈 라인(V1~V4)에 연결된 모든 소자들의 루팅 패스를 동일하게 구성할 수 있다. 또한, 주파수 더블러(1)는 지연 유닛 간의 지연 시간의 균일성 및 XOR 게이트(202)의 입력 노드인 제1 노드 내지 제4 노드(B, A, B, AB)에서 출력까지의 전송 지연의 균일성을 확보할 수 있고, 지연 유닛에서 XOR 게이트(202)까지의 메탈 라인 간의 R/C 시상수의 차이를 최소화 할 수 있으므로, 위상 부정합에 의한 확정 지터(DJ)를 최소화 할 수 있다.

도 12는 본 발명의 몇몇 실시예에 따른 주파수 더블러의 5 프로세스 코너(process corner)에 대한 시뮬레이션 결과를 설명하기 위한 그래프이다. 도 13은 본 발명의 몇몇 실시예에 따른 주파수 더블러의 몬테 카를로 시뮬레이션(Monte-carlo simulation)에 대한 시뮬레이션 결과를 설명하기 위한 그래프이다. 도 12에서 X축은 신호의 주기를 나타내고, Y축은 해당 주기가 발생하는 빈도를 나타낸다.

도 12를 참조하면, 도 12의 (a) 내지 (e)는 특정 프로세스 코너(예를 들어, NN/FF/SS/SF/FS)에 대한 주파수 더블러(1)의 확정 지터(DJ)를 나타내는 그래프이다. 트랜지스터의 부정합을 고려하지 않은 시뮬레이션을 수행한 결과, 확정 지터(DJ)는 0.03ps 에서 0.3ps 사이의 값을 갖는 것으로 나타났다. 이를 통해, 본 발명의 몇몇 실시예에 따른 주파수 더블러(1)에서, 메탈 라인 간의 R/C 지연 미스매치(R/C delay mismatch)는 매우 작음을 알 수 있다.

도 13을 참조하면, 도 13은 주파수 더블러(1) 내의 프로세스를 랜덤하게 변화시켜 동작을 테스트하는 몬테-카를로 시뮬레이션을 수행한 결과 그래프를 나타낸다. 도 13에서 X축은 신호의 주기 중심치로부터의 차이, Y축은 해당 중심치 차이가 발생하는 빈도를 나타낸다.

1000번의 몬테-카를로 시뮬레이션을 실시한 결과, 본 발명의 몇몇 실시예에 따른 주파수 더블러(1)는 최대 2.1ps의 확정 지터(DJ) 값을 보였다. 하지만, 실제 제작된 주파수 더블러(1)를 포함하는 반도체 소자에서는 이보다 훨씬 작은 0.3ps의 확정 지터(DJ) 값을 나타내었다. 이는 몬테-카를로 시뮬레이션의 경우, 이웃하는 두 소자간에도 매우 큰 미스매치가 발생할 수 있지만, 실제로 구현된 주파수 더블러(1)를 포함하는 반도체 소자의 경우에는 인접한 두 소자간의 성능 편차는 무시할 정도로 매우 작기 때문이다. 몬테-카를로 시뮬레이션에서 1-시그마(sigma) 정도의 편차를 통상적으로 고려하면 되므로, 실제 제작된 반도체 소자에서는 모든 미스매치의 상황을 고려하더라도 최대 0.7ps 미만의 확정 지터(DJ) 값을 가질 것으로 예측할 수 있다.

도 14는 본 발명의 실시예들에 따른 주파수 더블러를 포함하는 무선 디바이스의 블록도이다.

도 14를 참조하면, 무선 디바이스(800)는 휴대폰, 단말기, PDA (personal digital assistant), 핸드셋, 또는 기타 임의의 다바이스일 수도 있다. 무선 통신 시스템은 코드 분할 다중 접속(CDMA) 시스템, 시분할 다중 접속(TDMA) 시스템, 주파수 분할 다중 접속(FDMA) 시스템, 이동 통신 세계화(GSM) 시스템, 직교 주파수 분할 다중 접속(OFDMA) 시스템, 무선 근거리 통신망(WLAN)을 포함할 수 있다.

무선 디바이스(800)는 양방향 통신을 지원하는 디지털 프로세서(810) 및 송수신기(830)를 포함한다. 디지털 프로세서(810)는 하나 이상의 주문형 반도체(ASIC) 등으로 구현될 수도 있다. 송수신기(830)는 하나 이상의 무선 주파수 집적 회로(RFIC) 등으로 구현될 수도 있다.

데이터 전송을 위해, 인코더(812)는 전송될 데이터를 처리(예를 들어, 포맷, 인코딩 및 인터리브) 하며, 또한, 변조기(814)는 데이터 칩을 생성하기 위해 코딩된 데이터를 처리(예를 들어, 변조 및 스크램블)한다. 송수신기(830) 내부에서, 송신(TX) 기저대역(baseband) 장치(832)는 디지털-아날로그 변환, 필터링, 증폭 등과 같은 기저대역 프로세스를 수행한다. 믹서(834)는 기저대역 신호를 무선 주파수(RF)로 상향 변환한다. TX RF 장치(836)는 필터링 및 파워 증폭과 같은 신호 컨디셔닝(conditioning)을 수행하고, 안테나(840)를 통해 송신되는 RF 변조 신호를 발생시킨다.

데이터 수신을 위해서, 수신(RX) RF 장치(842) 는 안테나(840)로부터 입력 RF 신호를 수신하고, 저잡음 증폭 및 필터링과 같은 신호 컨디셔닝을 수행한다. 믹서(844)는 컨디셔닝된 RF 신호를 RF로부터 기저대역으로 하향 변환한다. RX 기저대역 장치(846)는 필터링, 증폭, 아날로그-디지털 변환 등과 같은 기저대역 프로세스를 수행한다. 복조기(Demod)(816)는 RX 기저대역 장치 (846)로부터의 입력 샘플들을 처리(디스크램블 및 복조)하여 심벌 추정(symbol estimate)을 제공한다. 디코더(818)는 심벌 추정을 처리(디인터리브 및 디코딩) 하여, 디코딩된 데이터를 제공한다. 일반적으로, 데이터 프로세서(810) 및 송수신기(830)에 의한 프로세스는 무선 시스템의 디자인에 따라 달라진다.

프로세서(820)는 비디오, 오디오, 그래픽 및 기타 등등의 다양한 애플리케이션들을 지원할 수도 있다. 컨트롤러/프로세서(860)는 무선 디바이스(800) 내부의 다양한 처리 장치들의 동작을 지시한다. 메모리(862)는 무선 디바이스(800)를 위한 프로그램 코드 및 데이터를 저장한다.

VCO/PLL(822)은 디지털 프로세서(810) 내부의 처리 장치들에 대해 클럭 신호를 발생시킨다. VCO/PLL(850)은 주파수 상향 변환을 위해 믹서(834)에 의해서 사용되는 송신 LO 신호를 발생시키고, 주파수 하향 변환을 위해 믹서(844)에 의해서 사용되는 수신 LO 신호를 발생시킨다. VCO/PLL(822) 및 VCO/PLL(850)은 각각 성능 향상을 위해 선형 위상 주파수 검출기 및 차지 펌프를 사용한다. 레퍼런스 오실레이터(864)는 VCO/PLL(822) 및/또는 VCO/PLL(850)에 대해 레퍼런스 신호를 발생시킨다. 레퍼런스 오실레이터(864)는 크리스탈 오실레이터(XO), 전압 제어 XO(VCXO), 온도 보상 XO(TCXO), 또는 기타 임의의 종류의 오실레이터가 될 수도 있다.

본 출원에 기재된 위상 주파수 검출기, 차지 펌프 및　PLL은 아날로그 IC, RFIC, ASIC, 디지털 신호 프로세서(DSP), 디지털 신호 처리 다바이스(DSPD), 프로그램 가능 로직 디바이스(PLD), 현장 프로그램 가능 게이트 배열(FPGA), 프로세서, 컨트롤러, 마이크로-컨트롤러, 마이크로프로세서 및 기타 전자 장치들 내에서 구현될 수도 있다. 위상 주파수 검출기, 차지 펌프 및　PLL은 N-MOS, P-MOS, CMOS, BJT, GaAs 및 기타 등등과 같은 다양한 IC 프로세스 기술로 제조될 수도 있다. 또한, 위상 주파수 검출기, 차지 펌프 및　PLL은 개별 컴포넌트들로 구현될 수도 있다.

다음 도 15를 참조하여, 본 발명의 실시예들에 따른 주파수 더블러(1)를 포함하는 전자 시스템에 대해 설명하도록 한다.

도 15는 본 발명의 실시예들에 따른 주파수 더블러를 포함하는 전자 시스템의 블록도이다.

도 15를 참조하면, 본 발명의 실시예에 따른 전자 시스템(900)은 컨트롤러(910), 입출력 장치(920, I/O), 기억 장치(930, memory device), 인터페이스(940) 및 버스(950, bus)를 포함할 수 있다. 컨트롤러(910), 입출력 장치(920), 기억 장치(930) 및/또는 인터페이스(940)는 버스(950)를 통하여 서로 결합될 수 있다. 버스(950)는 데이터들이 이동되는 통로(path)에 해당한다.

컨트롤러(910)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(920)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(930)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(940)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(940)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(940)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.

도시하지 않았지만, 전자 시스템(900)은 컨트롤러(910)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치(99b)가 채용될 수 있다. 또한, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치(98b)는, 기억 장치(930) 내에 제공되거나, 컨트롤러(910), 입출력 장치(920, I/O) 등의 일부로 제공될 수 있다.

전자 시스템(900)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.

도 16 내지 도 18은 본 발명의 몇몇 실시예들에 따른 주파수 더블러를 적용할 수 있는 예시적인 반도체 시스템들이다.

도 16은 태블릿 PC(1000)을 도시한 도면이고, 도 17은 노트북(1100)을 도시한 도면이며, 도 18은 스마트폰(1200)을 도시한 것이다. 본 발명의 실시예에 따른 주파수 더블러(1)(1)는 이러한 태블릿 PC(1000), 노트북(1100), 스마트폰(1200) 등에 사용될 수 있다.

또한, 본 발명의 몇몇 실시예들에 따른 주파수 더블러(1)(1)는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 주파수 더블러(1)(1)를 포함하는 반도체 시스템의 예로, 태블릿 PC(1000), 노트북(1100), 및 스마트폰(1200)만을 들었으나, 본 실시예에 따른 주파수 더블러(1)(1)를 포함하는 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

10: 위상 주파수 검출기 20: 차지 펌프
30: 루프 필터 50: 디바이더
100: 전류 제어 오실레이터 200: XOR 게이트

Claims (10)

1. 제1 주기를 갖는 서로 다른 위상의 N개의 신호(N은 자연수)를 출력하는 전압 제어 오실레이터; 및
   상기 N개의 신호를 입력 받아, 상기 제1 주기의 절반에 해당하는 제2 주기의 신호를 출력하는 XOR 회로를 포함하고,
   상기 전압 제어 오실레이터는,
   상기 N개의 신호에 각각 대응되는 N개의 노드와, 상기 N개의 노드를 각각 연결하는 인버터 유닛을 포함하되,
   상기 N개의 노드는, 상기 N개의 노드 중 어느 하나의 출발 노드에서 동일한 수의 상기 인버터 유닛을 통과하는 경우, 상기 출발 노드로 회귀하도록 배치되고,
   상기 XOR 회로는,
   동일한 출력 노드에 연결되고, 상기 N개의 노드와 일대일 매칭되는 N개의 단위 블록을 포함하는 제1 단위 블록 셋과,
   상기 제1 단위 블록 셋과 실질적으로 동일한 제2 단위 블록 셋을 포함하되,
   상기 제1 및 제2 단위 블럭 셋은 상기 출력 노드를 공유하고,
   상기 제1 단위 블록 셋은, 상기 XOR 회로의 제1 PMOS 트랜지스터의 드레인과 연결되고, 제2 PMOS 트랜지스터와 제1 NMOS 트랜지스터를 포함하는 제1 출력 인버터를 포함하는 주파수 더블러.
2. 제 1항에 있어서,
   상기 전압 제어 오실레이터는, 서로 다른 위상을 갖는 제1 내지 제4 신호를 출력하고,
   상기 제1 내지 제4 신호에 각각 대응되는 제1 내지 제4 노드를 포함하는 주파수 더블러.
3. 제 2항에 있어서,
   상기 전압 제어 오실레이터는,
   상기 제1 노드의 신호를 반전시켜 상기 제2 노드로 출력하는 제1 인버터 유닛과,
   상기 제1 노드와 다른 상기 제3 노드의 신호를 반전시켜 상기 제2 노드와 다른 상기 제4 노드로 출력하는 제2 인버터 유닛과,
   상기 제2 노드의 신호를 반전시켜 상기 제4 노드로 출력하거나, 상기 제4 노드의 신호를 반전시켜 상기 제2 노드로 출력하는 제3 인버터 유닛을 포함하는 제1 스테이지와,
   상기 제2 노드의 신호를 반전시켜 상기 제3 노드로 출력하는 제4 인버터 유닛과,
   상기 제4 노드의 신호를 반전시켜 상기 제1 노드로 출력하는 제5 인버터 유닛과,
   상기 제3 노드의 신호를 반전시켜 상기 제1 노드로 출력하거나, 상기 제1 노드의 신호를 반전시켜 상기 제3 노드로 출력하는 제6 인버터 유닛을 포함하는 제2 스테이지를 포함하는 주파수 더블러.
4. 제 3항에 있어서,
   상기 제1 인버터 유닛과 상기 제2 인버터 유닛은 동일한 입력 노드와 출력 노드를 공유하는 한쌍의 인버터를 포함하는 주파수 더블러.
5. 제 1항에 있어서,
   상기 제1 및 제2 단위 블록 셋은 각각 제1 내지 제4 단위 블록을 포함하고,
   상기 제1 내지 제4 단위 블록은 서로 다른 위상을 갖는 제1 내지 제4 신호와 일대일 매칭되고,
   각각의 상기 단위 블록은, 상기 제1 내지 제4 신호 중 어느 하나가 입력되는 입력 인버터와,
   상기 입력 인버터의 출력을 입력으로 받는 출력 인버터를 포함하는 주파수 더블러.
6. 제 5항에 있어서,
   상기 제1 단위 블록과 상기 제3 단위 블록은 각각의 상기 입력 인버터와 상기 출력 인버터를 연결하는 제1 중간 노드를 공유하고,
   상기 제2 단위 블록과 상기 제4 단위 블록은 각각의 상기 입력 인버터와 상기 출력 인버터를 연결하는 상기 제1 중간 노드와 다른 제2 중간 노드를 공유하는 주파수 더블러.
7. 제 2항에 있어서,
   상기 전압 제어 오실레이터의 상기 N개의 노드와 상기 XOR 회로의 상기 N개의 단위 블록을 연결하는 복수의 메탈라인은, 서로 동일한 길이로 형성되는 주파수 더블러.
8. 제1 PMOS 트랜지스터와 제1 NMOS 트랜지스터를 포함하는 제1 입력 인버터;
   상기 제1 PMOS 트랜지스터와, 상기 제1 NMOS 트랜지스터와 다른 제2 NMOS 트랜지스터를 포함하는 제2 입력 인버터;
   제2 PMOS 트랜지스터와 제3 NMOS 트랜지스터를 포함하는 제3 입력 인버터;
   상기 제2 PMOS 트랜지스터와, 상기 제3 NMOS 트랜지스터와 다른 제4 NMOS 트랜지스터를 포함하는 제4 입력 인버터;
   상기 제1 PMOS 트랜지스터의 드레인과 연결되고, 제3 PMOS 트랜지스터 및 제5 NMOS 트랜지스터를 포함하는 제1 출력 인버터; 및
   상기 제2 PMOS 트랜지스터의 드레인과 연결되고, 상기 제3 PMOS 트랜지스터 및 상기 제5 NMOS 트랜지스터와 다른 제6 NMOS 트랜지스터를 포함하는 제2 출력 인버터를 포함하되,
   상기 제1 및 제2 입력 인버터의 출력은 상기 제1 출력 인버터의 입력과 연결되고,
   상기 제3 및 제4 입력 인버터의 출력은 상기 제2 출력 인버터의 입력과 연결되는 XOR 게이트.
9. 제 8항에 있어서,
   상기 제1 NMOS 트랜지스터에는 제1 주기의 제1 신호가 입력되고,
   상기 제2 NMOS 트랜지스터에는 상기 제1 주기의 상기 제1 신호와 다른 제2 신호가 입력되고,
   상기 제3 NMOS 트랜지스터에는 반전된 상기 제2 신호가 입력되고,
   상기 제4 NMOS 트랜지스터에는 반전된 상기 제1 신호가 입력되는 XOR 게이트.
10. 제 8항에 있어서,
    상기 제1 출력 인버터에 연결되는 상기 제1 및 제2 입력 인버터의 회로와,
    상기 제2 출력 인버터에 연결되는 상기 제3 및 제4 입력 인버터의 회로는 기판 상에 실질적으로 동일하게 배치되는 XOR 게이트.

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