KR20060077112A - 주파수 더블러 - Google Patents

Abstract

본 발명은 간단한 로직블럭을 이용하여 입력된 클럭신호의 주파수를 2배로 변환하여 출력하는 주파수 더블러를 제공하기 위한 것으로, 이를 위해 본 발명은 본 발명은 제1 클럭신호를 출력하기 위한 클럭발진기; 상기 제1 클럭신호를 소정시간 지연시켜 제2 클럭신호로 출력하기 위한 지연부; 및 상기 제1 클럭신호와 상기 제2 클럭신호를 입력받아 배타적논리합 연산을 하여 출력하는 배타적논리합 조합부를 구비하는 주파수 더블러를 제공한다.

주파수, 클럭, 더블러, 배타적논리곱 조합부, 지연부.

Description

주파수 더블러{FREQUENCY DOUBLER}

도1은 본 발명의 바람직한 실시예에 따른 주파수 더블러를 나타내는 블럭구성도.

도2는 도1에 도시된 주파수 더블러가 입력된 클럭신호의 주파수를 2배로 하여 출력할 수 있는 원리를 나타내는 회로도.

도3은 도2에 도시된 주파수 더블러의 배타적논리합 조합부를 나타내는 회로도 및 진리표.

도4는 도2에 도시된 주파수 더블러의 동작을 나타내는 파형도.

도5는 도2에 도시된 주파수 더블러의 동작을 나타내는 시뮬레이션 파형도.

* 도면의 주요부분에 대한 부호의 설명 *

I1 ~ I4 : 인버터

ND1 ~ ND3 : 낸드게이트

본 발명은 반도체 집적회로에 관한 것으로, 특히 입력된 클럭신호의 주파수를 2배로 하여 출력할 수 있는 주파수 더블러(frequency Doubler)에 관한 것이다.

입력된 신호의 주파수를 두배로 늘려서 출력하는 주파수 더블러 회로는 주로 RF 시스템에서 사용하는 회로이다.

일반적으로 새로운 고주파를 가지는 클럭신호를 생성하여 출력하려고 할 때에 입력된 신호를 원하는 주파수의 신호로 바로 변환해서 출력하는 것이 아니라, 원하는 주파수보다는 낮지만 안정적인 주기를 가지는 클럭신호를 생성하고, 생성된 클럭신호를 2배 또는 3배의 정수배로 늘력서 사용하게 된다. 이는 한 번에 주파수를 크게 높이면 노이즈등 안정적인 파형을 얻기가 어렵기 때문이다.

고주파를 가지는 신호를 출력하는데 있어서, 출력되는 신호를 안정화시키기 위해서는 복잡한 회로가 필요하며, 고주파 신호를 출력하는 데 있어서 발생되는 노이즈를 해결하기 위해 여러 보조회로가 부수적으로 사용되어야 한다.

따라서 고주파의 클럭신호를 2배 또는 3배로 출력하는 더블러(Doubler) 또는 트리플러(Tripler) 회로는 회로면적을 많이 차지하고, 내부적으로 복합한 동작을 하는게 일반적이다.

그러나, 고주파의 신호가 필요없는 시스템에서 주파수를 두배로 키워서 출력할 필요가 있는 경우에 전술한 고주파용 더블러 또는 트리플러를 사용하게 되면 회로의 면적이나 동작의 복잡성등으로 인해 매우 비효율적이다.

본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 간단한 로직블럭을 이용하여 입력된 클럭신호의 주파수를 2배로 변환하여 출력하는 주파수 더블러를 제공함을 목적으로 한다.

본 발명은 제1 클럭신호를 출력하기 위한 클럭발진기; 상기 제1 클럭신호를 소정시간 지연시켜 제2 클럭신호로 출력하기 위한 지연부; 및 상기 제1 클럭신호와 상기 제2 클럭신호를 입력받아 배타적논리합 연산을 하여 출력하는 배타적논리합 조합부를 구비하는 주파수 더블러를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도1은 본 발명의 바람직한 실시예에 따른 주파수 더블러를 나타내는 블럭구성도이다.

도1을 참조하여 살펴보면, 본 실시예에 따른 주파수 더블러는 클럭신호(CK)를 출력하기 위한 클럭발진기(100)와, 클럭신호(CK)를 소정시간 지연시켜 클럭신호(CKD)로 출력하기 위한 지연부(200)와, 클럭신호(CK)와 클럭신호(CKD)를 입력받아 배타적논리합 연산을 하여 출력하는 배타적논리합 조합부(300)를 구비한다.

여기서 클럭발진기(100)에서 출력되는 클럭신호(CK)는 하이레벨과 로우레벨의 비가 1:1 인것을 특징으로 한다.

도2는 도1에 도시된 주파수 더블러가 입력된 클럭신호의 주파수를 2배로 하여 출력할 수 있는 원리를 나타내는 회로도이다.

도2에 도시된 바와 같이, 배타적논리합 조합부(300)은 클럭신호(CK)와 지연된 클럭신호(CKD)를 입력받아 배타적논리합을 취해 출력하게 되고, 두개의 인버터(I1,I2)를 거쳐서 출력되는 신호(2CK)는 입력된 클럭신호(CK)보다 주파수가 2배를 가지는 클럭신호가 된다.

도3은 도2에 도시된 주파수 더블러의 배타적논리합 조합부를 나타내는 회로도 및 진리표이다.

도3을 참조하여 살펴보면, 본 실시예에 따른 주파수 더블러에 구비되는 배타적논리합 조합부는 클럭신호(CK)를 반전하여 출력하는 인버터(I3)와 클럭신호(CKD)를 반전하여 출력하는 인버터(I4)와, 인버터(I3)의 출력과 클럭신호(CKD)를 입력받는 낸드게이트(ND1)와, 인버터(I4)의 출력과 클럭신호(CK)를 입력받은 낸드게이트(ND2)와, 낸드게이트(ND1)와 낸드게이트(ND2)의 출력을 입력받는 낸드게이트(ND3)를 구비한다.

도3의 상단에는 하단에 도시된 배타적논리합 조합부의 동작진리표가 나와 있는데, 일반적인 배타적논리합 조합부의 동작과 마찬가지로 두 입력신호(A,B)가 같은 레벨일 때에는 출력은 로우레벨을 출력하고, 두 입력신호(A,B)가 다른 레벨일 때에는 출력은 하이레벨을 출력하게 된다.

도4는 도2에 도시된 주파수 더블러의 동작을 나타내는 파형도이다.

이하에서는 도1 내지 도4를 참조하여 본 실시예에 따른 주파수 더블러의 동작을 살펴본다.

먼저 클럭발진기(100)에서는 클럭신호(CK)를 발진하여 출력하게 된다. 지연부(200)에서는 클럭신호(CK)를 입력받아 소정구간 지연시켜 클럭신호(CKD)로 출력한다.

배타적 논리합 조합부(300)는 전술한 바와 같이, 입력되는 두 클럭신호(CK,CKD)가 같은 레벨일 경우에는 출력을 로우레벨로 출력하고, 다른 레벨일 경우에는 하이레벨로 출력한다.

만약 클럭발진기에서 출력되는 클럭신호의 듀티비가 50%이고, 지연부(200)에서 입력된 클럭신호(CK)의 하이레벨 구간의 1/2 만큼 지연시켜 출력하면, 도4의 <a>처럼 듀티비를 50%를 가지면서 클럭신호(CK)보다 2배의 주파수를 가지는 클럭신호를 출력할 수 있다.

따라서 지연부(200)에서 지연되는 시간에 따라 출력되는 신호의 듀티비가 정해진다.

만일 2배로 변환하여 출력하는 신호의 듀티비가 중요하지 않고 라이징 에지 또는 폴링에지 한 부분만 사용하는 경우라면, 지연부에서 지연시키는 시간은 일정한 구간의 범위내이면 되는 것이다.

그러나, 이 경우에도 발지주파수에서 출력되는 클럭신호(CK)의 듀티비는 50%를 유지해야만 한다.

본 실시예에 따른 주파수 더블러는 클럭신호(CK)의 라이징에지와 폴링에지 때마다 출력신호(2CK)의 라이징 에지 타이밍이 정해지며, 클럭신호(CKD)의 라이징에지와 폴링에지 때마다 출력신호(2CK)의 폴링 에지 타이밍이 정해진다.

따라서 원하는클럭의 라이징과 폴링을 감지하는 회로로도 사용할 수 있을 뿐 아니라, 그와 같이 발생된 주파수의 매 라이징 또는 폴링 에지를 카운트하여 그 횟수를 세는 회로로 사용할 수도 있다.

도5는 도2에 도시된 주파수 더블러의 동작을 나타내는 시뮬레이션 파형도이다.

도5에 도시된 바와 같이, 클럭신호(CK)와 지연된 클럭신호(CKD)를 배타적논리합하여 출력하게 되면, 입력된 클럭신호(CK)보다 주파수가 2배 더 높은 출력신호(2CK)를 얻을 수 있다.

본 발명에 의한 주파수 더블러는 간단한 논리 소자를 이용하여 입력된 신호의 주파수를 두배로 늘리는 목적에 사용될 수 있다.

간단한 회로로만 구성되어져 있기 때문에, 복잡한 주변회로가 필요없으므로 구현 회로면적이 크게 줄어들고, 시스템 구조를 단순화 할 수 있다. 또한, 본 발명에 의한 주파수 더블러는 단순한 구조이기 때문에 비교적 낮은 주파수를 사용하면서 노이즈에 크게 민감하지 않은 회로에 적합하다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식 을 가진 자에게 있어 명백할 것이다.

본 발명에 의해서 간단한 로직과 지연회로만을 가지고 기준신호의 주파수를 2배로 늘린 신호를 얻을 수 있다.

따라서 노이즈에 둔감한 회로이거나 상상히 높은 주파수를 요구하는 회로가 아닌 경우에 종래의 복잡한 회로를 사용하지 않고 본 발명에 의해 최소한의 회로면적으로 2배 주파수를 가진 신호를 얻을 수 있다.

Claims (5)

1. 제1 클럭신호를 출력하기 위한 클럭발진기;

   상기 제1 클럭신호를 소정시간 지연시켜 제2 클럭신호로 출력하기 위한 지연부; 및

   상기 제1 클럭신호와 상기 제2 클럭신호를 입력받아 배타적논리합 연산을 하여 출력하는 배타적논리합 조합부

   를 구비하는 주파수 더블러.
2. 제 1 항에 있어서,

   상기 배타적논리합 조합부는

   상기 제1 클럭신호를 반전하여 출력하는 제1 인버터;

   상기 제2 클럭신호를 반전하여 출력하는 제2 인버터;

   상기 제1 인버터의 출력과 상기 제2 클럭신호를 입력받는 제1 낸드게이트;

   상기 제2 인버터의 출력과 상기 제1 클럭신호를 입력받은 제2 낸드게이트; 및

   상기 제1 낸드게이트와 상기 제2 낸드게이트의 출력을 입력받는 제3 낸드게이트를 구비하는 것을 특징으로 하는 주파수 더블러.
3. 제 1 항에 있어서,

   상기 제1 클럭신호는 하이레벨과 로우레벨의 비가 1:1 인것을 특징으로 하는 주파수 더블러.
4. 제 3 항에 있어서,

   상기 제2 클럭신호는 상기 제1 클럭신호를 하이레벨의 1/2 구간만큼 지연시켜 출력하는 것을 특징으로 하는 주파수 더블러.
5. 제 3 항에 있어서,

   상기 제2 클럭신호는 상기 제1 클럭신호를 로우레벨의 1/2 구간만큼 지연시켜 출력하는 것을 특징으로 하는 주파수 더블러.

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