KR100621518B1 - 멀티 위상 클럭 분주기 - Google Patents

Abstract

본 발명은, 멀티 위상 클럭 분주기에 관한 것으로, 예를 들어 N 개의 멀티 위상 클럭(Clock)을 분주하여, 클럭 주파수를 낮추고 위상 차의 수를, 2N 개로 늘릴 수 있도록 함과 아울러, 이를 위한 위상 분주기와 전달 회로를 효율적으로 단순화시켜, 지터 성분 증가와 아날로그 블록의 특성 열화가 발생하지 않도록 하며, 또한 각 출력 클럭의 누적 위상 관계가 항상 일정하게 유지되어, 정밀도가 높은 타임 인터리빙(Time Interleaving) 구조의 카운터(Counter)나 적분기의 입력 클럭으로도 사용할 수 있게 되는 매우 유용한 발명인 것이다.

멀티 위상 클럭 분주기, 2 위상 분주기, 클럭 주파수, 인에이블, 위상 차

Description

멀티 위상 클럭 분주기 {Multi-phase clock divider}

도 1은 일반적인 링 오실레이터(Ring Oscillator)에 대한 구성을 도시한 것이고,

도 2 및 도 3은 본 발명에 따른 멀티 위상 클럭 분주기에 적용되는 1 개의 2 위상 분주기에 대한 구성과 타이밍 다이어그램에 대한 실시예를 도시한 것이고,

도 4 내지 도 6은 본 발명이 적용되는 멀티 위상 클럭 분주기에 대한 구성과 타이밍 다이어그램에 대한 실시예를 도시한 것이다.

※ 도면의 주요부분에 대한 부호의 설명

100 : 링 오실레이터 10 : 딜레이 컨트롤

11∼15 : 인버터 200∼240 : 2 위상 분주기

20 : 제1 플립플롭 21,22 : 제2 플립플롭

23,24 : 낸드 게이트 25,26 : 제3 플립플롭

본 발명은, 멀티 위상 클럭 분주기에 관한 것으로, 예를 들어 N 개의 멀티 위상 클럭(Clock)을 분주하여, 클럭 주파수를 낮추고 위상 차의 수를, 2N 개로 늘릴 수 있도록 하기 위한 간단한 구성의 멀티 위상 클럭 분주기(Multi-Phase Clock Divider)에 관한 것이다.

최근에는, 집적 회로(IC)에서 사용되는 동작 클럭 속도가 급격히 빨라지면서, 이에 따른 집적 회로 내부의 아날로그 부분이, 상기 클럭 속도를 따라가지 못하는 경향이 발생하고 있으며, 이에 따라 멀티 위상 클럭을 이용하여, 아날로그 신호를 처리하는 구조가 점차 늘고 있다.

예를 들어, N 개(N=자연수)의 위상 차를 갖는 클럭을 받아들이기 위해서는, N 개의 서로 다른 위상을 만들어내는 클럭 소오스(Clock Source)와, 이를 전달하기 위한 N 개의 신호 라인(Line)이 필요하게 된다.

한편, 상기 N 개의 서로 다른 위상을 만들어내는 클럭 소오스는, 도 1에 도시한 바와 같이, 링 오실레이터(Ring Oscillator)(100)가 주로 사용될 수 있는 데, 예를 들어 5 개의 위상 클럭을 발생시키기 위한 링 오실레이터(100)에는, 딜레이 컨트롤(Delay Control)(10)과, 5 개의 인버터(Invertor)들(11∼15)이 사용된다.

그러나, 상기 N의 값이 클수록 링 오실레이터에 사용되는 인버터들의 연결 길이가 길어지게 되며, 또한 클럭 소오스로부터의 신호 라인 수도 늘어나게 되므로 구현이 복잡해지는 문제점이 있다.

또한, 지터 성분이 증가하게 되고, 위상 차를 유지하기 위한 제어 동작이 복잡해지므로, 상기 N 값을 그대로 유지하면서도, 주파수를 높이고, 이 클럭을 받아들이는 쪽에서 분주하여 위상 수를 늘려 사용할 수 있는 새로운 멀티 위상 클럭 분주기가 요구되고 있는 실정이다.

따라서, 본 발명은 상기와 같은 문제점 및 실정을 감안하여 창작된 것으로서, 예를 들어 N 개의 멀티 위상 클럭(Clock)을 분주하여, 클럭 주파수를 낮추고 위상 차의 수를, 2N 개로 늘릴 수 있도록 함과 아울러, 이를 위한 위상 분주기와 전달 회로를 효율적으로 단순화시켜, 지터 성분 증가와 아날로그 블록의 특성 열화가 발생하지 않도록 하기 위한 간단한 구성의 멀티 위상 클럭 분주기를 제공하는 데, 그 목적이 있는 것이다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 멀티 위상 클럭 분주기는, N 개의 멀티 위상 클럭 발생기의 출력 주파수를 2 분주하여, 2N 개의 멀티 위상 클럭을 발생시키는 것을 특징으로 하며,

또한, 상기 출력 주파수를 2 분주하기 위해, 플립플롭을 이용하여 인에이블 신호를 샘플링하고 순차적으로 클럭을 발생시키고, 상기 샘플링 동작은, 상기 인에이블 신호를 입력 클럭의 라이징 에지에서 샘플링하거나, 또는 폴링 에지에서 샘플링하며,

또한, 상기 출력 주파수를 2 분주하기 위한 플립플롭들과 낸드 게이트들로 구성된 2 위상 분주 블록들이 복수 개 포함 구성되고, 상기 2 위상 분주 블록에는, 리셋이 없는 포지티브 에지 트리거 플립플롭과 네거티브 에지 트리거 플립플롭, 리셋이 있는 네거티브 트리거 플립플롭, 그리고 낸드 게이트가 포함되며,

또한, 상기 2 위상 분주 블록들 중 첫 번째 2 위상 분주 블록에서 출력되는 인에이블 신호를, 나머지 다른 2 위상 분주 블록에서 순차적으로 받아들이고, 상기 2 위상 분주 블록들의 동작 시점이 순차적으로 이루어져, 각 블록의 출력 파형을 시간 축으로 적분하여도, 그 순서가 유지되는 것을 특징으로 한다.

이하, 본 발명에 따른 멀티 위상 블록 분주기에 대한 바람직한 실시예에 대해, 첨부된 도면을 참조하여 상세히 설명한다.

도 2 및 도 3은, 본 발명에 따른 멀티 위상 클럭 분주기에 적용되는 1 개의 2 위상 분주기에 대한 구성과 타이밍 다이어그램에 대한 실시예를 도시한 것으로, 상기 2 위상 분주기(2 Phase Vivider)(200)에는, 예를 들어 리셋(Reset)이 없는 포지티브 에지 트리거 플립플롭(Positive Edge Trigger Flip-Flop)인 제1 플립플롭(20)과, 리셋이 없는 네거티브 에지 트리거 플립플롭(Negative Edge Trigger Flip-Flop)인 제2 플립플롭(21)(22)과, 낸드 게이트(23)(24), 그리고 리셋이 있는 네거 티브 에지 트리거 플립플롭인 제3 플립플롭(25)(26)이 포함 구성된다.

한편, 도 3에 도시한 바와 같이, 상기 제1 플립플롭(20)과 제2 플립플롭(21)(22)에, 소정 주기를 갖는 클럭(CLK_IN)이 입력됨과 아울러, 상기 제3 플립플롭(25)(26)에 RESETB가 입력되면, 상기 RESETB에 의해 제3 플립플롭(25)(26)이 초기화되어, 출력 OUT_A와 OUT_B가 로우(Low) 값이 된다.

그리고, 상기 제2 플립플롭(21)에 입력되는 인에이블 신호 ENB_B가, 로우에서 하이(High)로 변화하면, 도 3에 도시한 바와 같이, 상기 입력 클럭(CLK_IN)의 첫 번째 폴링 에지(Falling Edge)에서 낸드 게이트(Q1)가 하이가 되고, 다음 번째 폴링 에지에서 낸드 게이트(Q2)가 하이로 변화된다.

또한, 상기 출력 OUT_A와 OUT_B는, 각각 낸드 게이트(Q1)(Q2)가 하이로 변화한 후 반전되므로, 출력 OUT_A와 OUT_B는 서로 위상이 반대가 되는 데, 이때 출력 OUT_A와 OUT_B를 구동하는 회로가 정확하게 대칭이 되기 때문에, 오차가 없이 2 분주된 클럭을 얻을 수 있게 된다.

한편, 도 4는 본 발명이 적용되는 멀티 위상 클럭 분주기에 대한 구성을 도시한 것으로, 예를 들어 N 값이 5인 경우, 5 개의 2 위상 분주기들(200,210,220, 230,240)을 연결 사용하는 실시예를 도시한 것이다. 한편, 도 5 및 도 6은 그에 따른 타이밍 다이어그램을 도시한 것으로, 도 4에 도시한 제2 위상 분주기(210)와 제3 위상 분주기(220)는, 제1 위상 분주기(200)로부터 출력되는 ENB_OUT에 의해 순차적으로 인에이블(Enable)된다.

그리고, 나머지 제4 위상 분주기(230)와 제5 위상 분주기(240)는, 도 4에 도 시한 바와 같이, 상기 제1 위상 분주기(200)로부터 출력되는 ENB_OUT이, 각각 ENB_A와 연결되어 있으므로, 입력 클럭(CLK_IN)의 반주기 만큼 지연(Delay)된 후에 인에이블된다.

이에 따라, 각 위상 분주기들에 포함된 낸드게이트(Q1)의 신호는, 도 5에 도시한 바와 같이, 제1 위상 분주기에서 제5 위상 분주기의 순서대로 하이(High)가 되고, 또한, 도 6에 도시한 바와 같이, 10 개의 분주된 신호들이 순차적으로 각각 출력되는 데, 상기 각 분주된 신호가, 순차적으로 출력 클럭을 발생시키기 때문에, 각 출력 신호의 순간적인 전후(前後) 관계뿐만 아니라, 출력 신호를 시간 축에 따라 적분하여도 그 순서가 항상 일정하게 유지된다.

이상, 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 당업자라면, 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서, 또다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.

상기와 같이 구성 및 동작되는 본 발명에 따른 멀티 위상 클럭 분주기는, 예를 들어 N 개의 멀티 위상 클럭(Clock)을 분주하여, 클럭 주파수를 낮추고 위상 차의 수를, 2N 개로 늘릴 수 있도록 함과 아울러, 이를 위한 위상 분주기와 전달 회로를 효율적으로 단순화시켜, 지터 성분 증가와 아날로그 블록의 특성 열화가 발생 하지 않도록 하며, 또한 각 출력 클럭의 누적 위상 관계가 항상 일정하게 유지되어, 정밀도가 높은 타임 인터리빙(Time Interleaving) 구조의 카운터(Counter)나 적분기의 입력 클럭으로도 사용할 수 있게 되는 매우 유용한 발명인 것이다.

Claims (7)

1. N 개의 멀티 위상 클럭 발생기의 출력 주파수를 2 분주하여, 2N 개의 멀티 위상 클럭을 발생시키는 것을 특징으로 하는 멀티 위상 클럭 분주기.
2. 제 1항에 있어서,

   상기 출력 주파수를 2 분주하기 위해, 플립플롭을 이용하여 인에이블 신호를 샘플링하고 순차적으로 클럭을 발생시키는 것을 특징으로 하는 멀티 위상 클럭 분주기.
3. 제 2항에 있어서,

   상기 샘플링 동작은, 상기 인에이블 신호를 입력 클럭의 라이징 에지에서 샘플링하거나, 또는 폴링 에지에서 샘플링하는 것을 특징으로 하는 멀티 위상 클럭 분주기.
4. 제 1항에 있어서,

   상기 출력 주파수를 2 분주하기 위한 플립플롭들과 낸드 게이트들로 구성된 2 위상 분주 블록들이 복수 개 포함 구성되는 것을 특징으로 하는 멀티 위상 클럭 분주기.
5. 제 4항에 있어서,

   상기 2 위상 분주 블록에는, 리셋이 없는 포지티브 에지 트리거 플립플롭과 네거티브 에지 트리거 플립플롭, 리셋이 있는 네거티브 트리거 플립플롭, 그리고 낸드 게이트가 포함되는 것을 특징으로 하는 멀티 위상 클럭 분주기.
6. 제 4항에 있어서,

   상기 2 위상 분주 블록들 중 첫 번째 2 위상 분주 블록에서 출력되는 인에이블 신호를, 나머지 다른 2 위상 분주 블록에서 순차적으로 받아들이는 것을 특징으로 하는 멀티 위상 클럭 분주기.
7. 제 6항에 있어서,

   상기 2 위상 분주 블록들의 동작 시점이 순차적으로 이루어져, 각 블록의 출력 파형을 시간 축으로 적분하여도, 그 순서가 유지되는 것을 특징으로 하는 멀티 위상 클럭 분주기.

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