KR19980023059A

KR19980023059A - 홀수번 분주회로

Info

Publication number: KR19980023059A
Application number: KR1019960042470A
Authority: KR
Inventors: 백준현
Original assignee: 문정환; 엘지반도체 주식회사
Priority date: 1996-09-25
Filing date: 1996-09-25
Publication date: 1998-07-06

Abstract

본 발명은 듀티 사이클이 50%인 홀수분주 클럭을 발생시킬수 있게 한 홀수번 분주회로에 관한 것으로, 종래의 홀수번 분주회로에서는 듀티 사이클이 50%가 되진 않으므로 에지에서 트리거하는 시스템에만 사용이 가능하다는 문제점이 있었다. 이러한 문제점을 감안하여, 본 발명은 홀수분주 클럭신호가 저전위상태에서 외부클럭신호의 입력횟수를 설정값만큼 카운팅한 후 다음 외부클럭신호에 동기를 맞춰 업신호를 발생하는 업신호 발생기와 ; 홀수분주 반전클럭신호의 입력횟수를 설정값만큼 카운팅한 후 다음 외부 반전클럭신호에 동기를 맞춰 다운 신호를 발생하는 다운신호 발생기와 ; 상기 업신호 발생기의 업신호 및 다운신호 발생기의 다운신호에 의해 세트 및 리세크제어를 받아 상기 홀수분주 클럭신호 및 홀수분주 반전클럭신호를 출력하는 알에스래치회로로 구성함으로써, 듀티 사이클이 50%인 홀수분주 클럭을 발생시켜 레벨트리거하는 시스템에서도 사용이 가능하고, 레지스터를 추가함으로써 다른 홀수 분주로의 확장이 용이한 효과가 있다.

Description

홀수번 분주회로

본 발명은 분주회로에 관한 것으로, 특히 하난의 피엘엘(Phase Locked Loop)을 사용하여 듀티 사이클(duty cycle)이 50퍼센트인 홀수 분주 클럭을 발생시킬수 있게한 홀수번 분주회로에 관한 것이다.

여러가지 기능이 블럭들이 하나의 칩에 집적되면서, 하나의 칩에 다수의 클럭 소스가 필요하게 되었다. 상기의 필요에 따라 요구되는 다수의 클럭을 외부에서 입력해 주는 것은 패드의 낭비 및 내부클럭 왜곡(internal clock skew)의 원인이 되는 문제점이 있었다.

상기 문제점을 감안한 종래의 분주회로는, 내부 전압 제어 발진기(voltage controlled oscillator)의 출력을 외부 기준 클럭에 고정(loocking)시키는 피엘엘을 사용하며, 이와 같이 고정된 전압 제어 발진기의 출력에서 원하는 주파수의 클럭을 발생기키는 위해서는 분주기가 필수적으로 필요하게 된다.

상기한 분주회로는 짝수번 분주회로(even number divider)와 홀수번 분주회로(odd number divider)로 구분되며, 짝수번 분주회로는 단순한 플립플롭만으로 구현이 용이한 반면, 홀수번 분주회로는 그 구현이 용이하지 않다.

도1은 종래의 3분주 회로도로서, 이에 도시된 바와 같이 반전출력신호를 입력단자(D1)에 입력받고, 외부클럭신호(CLK)의 하강에지(falling edge)에서 동기를 맞춰 클럭동작하는 디플립플롭(DFF1)과 ; 반전출력신호를 입력단자(D2)에 입력받고 상기 디플립플롭(DFF1)의 반전출력신호의 상승에지(rising edge)에서 동기를 맞춰 클럭동작하는 디플립플롭(DFF2)과 ; 상기 디플립플롭(DFF1, DFF2)의 반전출력신호를 노아조합하여 상기 디플립플롭(DFF1, DFF2)의 리세트를 제어하는 노아케이트(NOR1)로 구성된 것으로, 이와 같이 구성된 종래 3분주회로의 동작과정을 도2의 동작파형도를 참조하여 설명한다. 도2a에 도시된 바와 같이 외부클럭신호(CLK)가 입력되면, 그 외부 클럭신호(CLK)가 디플립플롭(DFF1)의 클럭단자(CK1)에 인가되므로, 그 디플립플롭(DFF1)은 외부클럭신호(CLK)의 하강에지에 동기를 맞춰 클럭동작되어, 그의 입력단자(D1)에 입력되는 반전출력신호를 출력신호(QA)로 출력하게 된다. 즉 이때 외부 클럭신호(CLK)는 디플립플롭(DFF1)에서 2분주되어 출력신호(QA) 및 반전출력신호로 출력된다. 이와 같이 출력되는 디플립플롭(DFF1)의 반전출력신호는 디플립플롭(DFF2)의 클럭단자(CK2)에 인가되고 그의 반전된 출력신호는 입력단자(D2)에 입력되므로, 상기 디플립플롭(DFF1)의 반전출력신호는 디플립플롭(DFF2)에서 2분주되어 출력신호(QB) 및 반전출력신호로 출력된다. 그런데 이때 디플립플롭(DFF1), (DFF2)의 반전신호,는 노아게이트(NOR1)에서 노아조합되므로, 그 반전출력신호,가 모두 저전위일때 그 노아케이트(NOR1)에서 고전위신호가 출력되어 디플립플롭(DFF1, DFF2)이 리세트되고, 이에 따라 그 플립플롭(DFF1, DFF2)의 출력신호(QA, QB) 저전위로 출력되고 반전출력신호는 고전위로 출력된다. 결국, 디플립플롭(DFF1, DFF2)의 출력신호(QA, QB)는 도 2b, 도 2c와 같이 출력되어, 외부클럭신호(CLK)에 대한 3분주 클럭이 출력된다. 그러나 그 3분주 클럭출력은 1주기에 대한 고전위 구간의 비율인 듀티 사이클이 33퍼센트 밖에 되지 않는다.

상기한 바와 같이 종래의 홀수번 분주회로에 있어서는 듀티사이클이 50%가 되지 않기 때문에 에지에서만 트리거 하는 로직으로 구성된 시스템에서만 사용이 가능하고, 레벨트리거하는 로직으로 구성된 시스템에서는 사용이 불가능하며, 다른 홀수 분주회로로의 확장이 용이하지 않은 문제점이 있었다.

상기와 같은 문제점을 감안한 본 발명은 레벨트리거하는 시스템에서도 사용이 가능한 듀티사이클이 50퍼센트인 홀수분극클럭을 발생하며, 다른 홀수 분주회로로 확장이 용이한 홀수번 분주회로를 제공함에 그 목적이 있다.

도 1은 종래 3분주 분주회로의 회로도.

도 2는 도 1회로의 동작 파형도.

도 3은 본 발명에 의한 홀수번 분주회로의 블럭도.

도 4는 도 3에 의한 3분주시의 동작파형도.

* 도면의 주요 부분에 대한 부호의 설명

1 : 업 신호 발생기, 2 : 다운 신호 발생기, 3 : 알에스래치회로.

상기와 같은 본 발명의 목적은 홀수분주 클럭신호가 저전위상태에서 외부 클럭신호의 입력 횟수를 설정값만큼 카운팅한 후 다음 외부 클럭신호에 동기를 맞춰 업신호를 발생하는 업신호 발생기와 ; 홀수분주 반전클럭신호가 저전위상태에서 외부 반전 클럭신호의 입력횟수를 설정값 만큼 카운팅한 후 다음 외부 반전클럭신호에 동기를 맞춰 다운신호를 발생하는 다운신호 발생기와 ; 상기 업신호 및 다운신호에 의해 세트 및 리세트 제어를 받아 상기 홀수분주 클럭신호 및 홀수분주 반전클럭신호를 발생하는 알에스래치회로로 구성함으로써 달성되는 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 3은 본 발명에 의한 홀수번 분주회로도로서, 이에 도시한 바와 같이 홀수분주 클럭신호(Q)가 저전위상태에서 외부클럭신호(CLK)의 입력횟수를 설정한 값 만큼 카운팅한 후 다음 외부클럭신호(CLK)의 상승에지에 동기를 맞춰 업신호(UP)를 발생하는 업신호 발생기(1)와 ; 홀수분주 반전클럭신호가 저전위상태에서 인버터(11)를 통한 외부 반전클럭신호의 입력횟수를 설정값 만큼 카운팅한 후 다음 외부 반전클럭신호의 상승에지에 동기를 맞춰 다운신호(DN)를 발생하는 다운신호 발생기(2)와 ; 상기 업신호 발생기(1) 업신호(UP) 및 다운신호 발생기(2)의 다운신호(DN)에 의해 세트 및 리세트제어를 받아 상기 홀수분주 클럭신호(Q) 및 홀수분주 반전클럭신호를 발생하는 알에스래치회로(3)로 구성한 것으로, 이와 같이 구성된 본 발명의 작용을 3분주시의 동작파형도인 도 4를 참조하여 상세히 설명하면 다음과 같다.

도 4a에 도시된 바와 같은 외부블럭신호(CLK)가 입력되면, 그 외부클럭신호(CLK)가 업신호 발생기(1)의 클럭단자(CK1)에 인가됨과 아울러 인버터(11)를 통해 반전되어, 그 외부 반전클럭신호가 다운 발생기(2)의 설정값 1이라고 가정하면 업신호 발생기(1)는 그의 입력단자(D1)에 입력되는 홀수분주 클럭신호(Q)가 저전위상태에서 외부클럭신호(CLK)의 입력횟수를 설정값1에 의해 한 번 카운팅한 후 다음 입력되는 외부클럭신호(CLK)의 상승에지에서 동기를 맞춰 도4b에 도시된 바와같이 업신호(UP)를 발생한다. 또한 다운신호 발생기(2)는 그의 입력단자(D2)에 입력되는 홀수분주 반전클럭신호가 저전위상태에서 외부 반전클럭신호의 입력횟수를 설정값 1에 의해 한번 카운팅하고 다음 입력되는 외부 반전클럭신호의 상승에지에 동기를 맞춰 도 4c에 도시된 바와 같이 다운신호(DN)를 발생한다. 상기와 같이 업신호 발생기(1)에서 출력되는 업신호(UP)는 알에스래치회로(3)의 세트단자(S)에 인가되므로, 그 알에스래치회로(3)는 업신호(UP)의 상승에지에 동기를 맞춰 세트되어 그의 출력신호(Q)도 도4d에 도시된 바와 같이 고전위로 출력되고, 이 상태를 그 알에스래치회로(3)가 리세트될때까지 유지하게 된다. 또한 다운신호 발생기(2)에서 출력되는 다운신호(DN)는 알에스래치회로(3)의 리세트단자(R)에 인가되므로 그 알에스래치호로(3)는 다운신호(DN)는 알에스래치회로(3)의 리세트단자(R)에 인가되므로 그 알에스래치회로(3)는 다운신호(DN)의 상승에지에 동기를 맞춰 리세트되어, 홀수분주 클럭신호(Q)가 도4d에 도시된 바와 같이 저전위로 출력되고, 이 상태를 그 알에스래치회로(3)가 상기와 같이 세트될때까지 유지하게 된다. 그리고 홀수분주 반전클럭신호는 도4d에 도시된 홀수분주 클럭신호(Q)의 반전 파형으로 된다. 결국, 이때 홀수분주 클럭신호(Q) 및 홀수분주 반전클럭신호는 외부클럭신호(CLK)를 3분주한 신호로되며, 그 분주 신호 파형의 듀티사이클은 도4d의 파형도에서 알수 있는 바와 같이 50퍼센트 된다.

한편, 업신호 발생기(1) 및 다운신호 발생기(2)의 설정값을 2로 설정하면 업신호 발생기(1)에서는 홀수분주 클럭신호(Q)가 저전위상태에서 외부클럭신호(CLK)가 2번 입력된 후 다음 입력되는 외부클럭신호(CLK)의 상승에지에 동기를 맞춰 업신호(UP)를 발생하여 알에스래치회로(3)를 세트시키고, 다운신호 발생기(2)에서는 홀수분주 반전클럭신호가 저전위상태에서 외부 반전클럭신호가 2번 입력된 후 다음 입력되는 외부 반전클럭신호의 상승에지에 동기를 맞춰 다운신호(DN)를 발생하여 알에스래치회로(3)를 리세트시키게 되고, 이에 따라 홀수분주 클럭신호(Q) 및 홀수분주 반전클럭신호는 외부클럭신호(CLK)에 대한 5분주 신호로 된다.

따라서, 상기 업신호 발생기(1) 및 다운신호 발생기(2)에 레지스터를 추가하여, 그 레지스터에 홀수분주값(N=1,3,5,7,9…)에 대한 모듈로 값(0,1,2,3,4…)을 저장하여 두고, 그 모듈로 값의 지정에 의해 업신호 발생기(1) 및 다운신호 발생기(2)의 설정값을 설정하게 함으로써 원하는 홀수 분주회로로의 확장이 용이해진다.

상술한 바와 같이 본 발명에 의한 홀수번 분주회로는 하나의 피엘엘을 사용하여 회로의 조절을 용이하게 하고, 듀티 사이클이 50퍼센트인 홀수분주 클럭을 발생시키므로 레벨트리거하는 시스템에서도 사용이 가능하고, 업 신호 발생기 및 다운 신호 발생기에 레지스터를 추가함으로써 다른 홀수 분주로의 확장이 용이한 효과가 있다.

Claims

홀수분주 클럭신호가 저전위상태에서 외부클럭신호의 입력횟수를 설정값만큼 카운팅한 후 다음 외부클럭신호에 동기를 맞춰 업신호를 발생하는 업신호 발생기와 ; 홀수분주 반전클럭신호가 저전위 상태에서 외부반전클럭신호의 입력횟수를 설정값만큼 카운팅한 후 다음 외부 반전클럭신호에 동기를 맞춰 다운 신호를 발생하는 다운신호 발생기와 ; 상기 업신호 발생기의 업신호 및 다운신호 발생기의 다운신호에 의해 세트 및 리세트제어를 받아 상기 홀수분주 클럭신호 및 홀수분주 반전클럭신호를 출력하는 알에스래치회로로 구성하여 된 것을 특징으로 하는 홀수번 분주회로.
제1항에 있어서, 업 신호 발생기 및 다운 신호 발생기에 레지스터를 추가하여, 그 레지스터의 저장값 지정에 의해 설정값을 설정하게 구성된 것을 특징으로 하는 홀수번 분주회로