KR20010045774A - 에러에 의한 영향을 최소화하는 카운터 - Google Patents

Abstract

에러에 의한 영향을 최소화하는 카운터가 개시된다. 본 발명에 따른 에러에 의한 영향을 최소화하는 카운터는, 외부에서 인가되는 클럭 신호를 다운 카운팅하여 다운 카운팅된 출력 신호를 생성하고, 소정의 로딩/리셋 제어 신호에 의해서 리셋되어 새로운 데이타를 로딩하는 다운 카운터, 서로 직렬 연결되어 외부에서 인가되는 제1리셋 신호에 의해서 각각 초기화되고, 다운 카운터에서 출력되는 카운팅 출력 신호에 응답하여 분주된 출력 신호를 생성하는 제1~제N(〉1)플립플롭들, 제1~제N플립플롭들 중에서 제N번째 플립플롭의 출력과 제1리셋 신호를 논리 조합하고, 논리 조합된 결과를 제2리셋 신호로서 생성하여 제N-1번째 플립플롭으로 출력하는 리셋 발생부, 제N-1플립플롭, 제N플립플롭의 출력과 제1리셋 신호를 논리 조합하고, 논리 조합된 결과를 로딩/리셋 제어 신호로서 출력하는 로딩/리셋 제어 신호 발생부 및 제1~제N플립플롭들의 출력들을 조합하고, 조합된 결과를 최종적인 카운팅 출력 신호로서 생성하는 출력부를 구비하고, 트랜지스터 또는 게이트에 의한 지연과, 회로 내부 또는 외부 노이즈로 인한 에러를 사전에 방지할 수 있으므로, 이로 인한 영향을 최소화할 수 있는 카운터를 구현할 수 있을 뿐만 아니라, 결과적으로 이러한 카운터를 이용하는 칩의 성능을 향상시킬 수 있다는 효과가 있다.

Description

에러에 의한 영향을 최소화하는 카운터{Counter minimizing effect by error}

본 발명은 카운터에 관한 것으로서, 에러에 의한 영향을 최소화하는 카운터에 관한 것이다.

일반적으로, 위상 동기 루프(Phase Locked Loop: 이하, PLL)나 그 밖의 회로에서는 카운터를 사용하여 입력 주파수를 분주한다. 여기에서 카운터는 다운 카운터가 주로 사용된다. 구체적으로, 카운터를 설계하기 위해서는 분주하고자하는 주파수를 갖는 신호를 직렬로 연결된 T플립플롭의 클럭으로 인가하여 다운 카운팅하는 방식이 주로 사용된다. 이 때, T플립플롭은 데이타를 로딩하는 것이 가능하고, 리셋 단자를 갖는 경우에 더욱 용이하게 설계될 수 있다.

즉, 종래의 카운터는 임의의 클럭 입력 신호가 T플립플롭을 통하여 분주되고, 이러한 과정을 통하여 계속 다운 카운팅되면서 원하는 주파수로 분주한다. 또한, 종래의 분주기의 경우에는 원하는 만큼의 값으로 분주가 완료되면, 다시 데이타를 로딩하면서 상기의 과정을 반복하게 된다. 그러나, 이와 같은 과정을 반복하여 다운 카운팅하는 방식은 최종적으로 분주된 카운팅 값에서 리셋과 데이타 로딩을 수행하면, 내부 또는 외부 요소들에 의해 발생되는 노이즈나 트랜지스터의 지연과 같은 문제가 발생될 수 있다. 이 때, 종래의 방식은 분주를 위해 입력되는 주파수의 분주가 적절히 이루어지지 못하고, 에러가 발생된 출력 주파수를 얻게 된다는 문제점이 있다.

본 발명이 이루고자하는 기술적 과제는, 내부 또는 외부 요소들에 의해 발생되는 노이즈나 트랜지스터의 지연과 같은 에러 발생을 사전에 방지할 수 있는, 에러에 의한 영향을 최소화하는 카운터를 제공하는데 있다.

도 1은 본 발명의 실시예에 따른 에러에 의한 영향을 최소화하는 카운터를 설명하기 위한 실시예의 회로도이다.

도 2(a)~도 2(j)는 도 1에 도시된 카운터의 동작을 설명하기 위한 파형도들이다.

도 3(a)~도 3(f)는 도 1에 도시된 카운터의 동작을 설명하기 위한 다른 파형도들이다.

상기 과제를 이루기위해, 본 발명에 따른 에러에 의한 영향을 최소화하는 카운터는, 외부에서 인가되는 클럭 신호를 다운 카운팅하여 다운 카운팅된 출력 신호를 생성하고, 소정의 로딩/리셋 제어 신호에 의해서 리셋되어 새로운 데이타를 로딩하는 다운 카운터, 서로 직렬 연결되어 외부에서 인가되는 제1리셋 신호에 의해서 각각 초기화되고, 다운 카운터에서 출력되는 카운팅 출력 신호에 응답하여 분주된 출력 신호를 생성하는 제1~제N(〉1)플립플롭들, 제1~제N플립플롭들 중에서 제N번째 플립플롭의 출력과 제1리셋 신호를 논리 조합하고, 논리 조합된 결과를 제2리셋 신호로서 생성하여 제N-1번째 플립플롭으로 출력하는 리셋 발생부, 제N-1플립플롭, 제N플립플롭의 출력과 제1리셋 신호를 논리 조합하고, 논리 조합된 결과를 로딩/리셋 제어 신호로서 출력하는 로딩/리셋 제어 신호 발생부 및 제1~제N플립플롭들의 출력들을 조합하고, 조합된 결과를 최종적인 카운팅 출력 신호로서 생성하는 출력부로 구성되는 것이 바람직하다.

이하, 본 발명에 따른 에러에 의한 영향을 최소화하는 카운터에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.

도 1은 본 발명의 실시예에 따른 에러에 의한 영향을 최소화하는 카운터를 설명하기 위한 블럭도로서, 다운 카운터(100), 플립플롭들(110~130), 리셋 발생부(150), 출력부(140) 및 로딩/리셋 제어부(160)를 포함한다.

다운 카운터(100)는 소정의 로딩/리셋 제어 신호(NI)에 의해서 리셋되어 새로운 데이타를 로딩하며, 외부에서 인가되는 클럭 신호(CK)를 데이타 입력 (DIN)으로 받아들여 다운 카운팅하고, 다운 카운팅된 결과에 의해 카운팅 출력 신호(DOUT)를 생성한다. 이 때, 다운 카운터(100)는 T플립플롭으로 구현될 수 있다.

플립플롭들(110~130)은 서로 직렬 연결되어 있으며, 입력 데이타를 클럭 신호(CK)에 응답하여 정출력 신호(Q) 또는 부출력 신호(QB)로서 출력한다. 여기에서, 플립플롭들(110~130)은 D플립플롭으로 구현될 수 있다. 즉, 플립플롭 (110)은 다운 카운터(100)의 출력 신호(DOUT)를 데이타 입력으로 받아들이고, 클럭 신호(CK)에 응답하여 정출력 신호(Q1)를 생성한다. 또한, 플립플롭(110)은 외부에서 인가되는 리셋 신호(R)에 응답하여 초기화된다. 플립플롭(120)은 플립플롭(110)의 출력 신호(Q1)를 데이타 입력하고, 클럭 신호(CK)에 응답하여 정출력 신호(Q2)를 생성한다. 또한, 플립플롭(120)은 리셋 발생부(150)에서 생성되는 리셋 신호(RESET)에 응답하여 초기화된다. 플립플롭(130)은 플립플롭 (120)의 출력 신호(Q2)를 데이타 입력하고, 입력된 데이타로부터 클럭 신호(CK)에 응답하여 정출력 신호(Q3)와 부출력 신호(Q3B)를 생성한다. 이 때, 플립플롭 (130)은 외부에서 인가되는 리셋 신호(R)에 응답하여 초기화된다. 여기에서, 리셋 신호들(R, RESET)은 로우 레벨일 때 플립플롭들(110~130)의 정출력(Q)이 하이 레벨, 부출력(QB)이 로우 레벨이 되고, 상기 리셋 신호들(R, RESET)이 하이 레벨일 때 정출력(Q)은 로우 레벨이 되고 부출력(QB)은 하이 레벨이 된다.

리셋 발생부(150)는 플립플롭(130)의 정출력 신호(Q3B)와 리셋 신호(R)를 조합하여 플립플롭(120)에 인가되는 리셋 신호(RESET)를 생성한다. 이를 위해, 리셋 발생부(150)는 인버터(152)와 낸드 게이트(154)를 포함한다. 즉, 인버터 (152)는 리셋 신호(R)를 반전시키고, 반전된 결과를 출력한다. 낸드 게이트(154)는 플립플롭(130)의 부출력 신호(Q3B)와 인버터(152)의 출력 신호를 반전 논리곱하고, 반전 논리곱된 결과를 리셋 신호(RESET)로서 출력한다.

로딩/리셋 제어부(160)는 플립플롭(120, 130)의 정출력 신호(Q2, Q3)와 리셋 신호(R)를 조합하여 로딩/리셋 제어 신호(NI)를 생성한다. 이를 위해, 로딩/리셋 제어부(160)는 노아 게이트(162)와 인버터(164)를 포함한다. 구체적으로, 노아 게이트(162)는 플립플롭들(120, 130)의 출력 신호와 리셋 신호(R)를 반전 논리합하고, 반전 논리합된 결과를 출력한다. 인버터(164)는 노아 게이트(162)의 출력 신호를 반전시키고, 반전된 결과를 로딩/리셋 제어 신호(NI)로서 출력한다.

출력부(140)는 플립플롭들(110~130)의 출력 신호를 조합하여 최종적인 카운팅 출력 신호(OUT)를 생성한다. 이를 위해, 출력부(140)는 노아 게이트(142)와 인버터(144)를 포함한다. 노아 게이트(142)는 플립플롭들(110~130)의 정출력 신호(Q1~Q3)를 반전 논리합하고, 반전 논리합된 결과를 출력한다. 인버터(144)는 노아 게이트(142)의 출력 신호를 반전시키고, 반전된 결과를 출력 신호(OUT)로서 생성한다.

도 2(a)~2(j)는 도 1에 도시된 회로의 정상적인 경우의 동작을 설명하기 위한 파형도들로서, 2(a)는 클럭 신호(CK)를 나타내고. 2(b)는 클럭 신호(CK)의 2분주된 신호를 나타내고, 2(c)는 클럭 신호(CK)를 4분주한 신호를 나타내고, 2(d)는 클럭 신호(CK)를 최종 분주하기전 3분주 이전의 신호를 나타내고, 2(e)는 2(d)의 신호를 반전시킨 다운 카운터(100)의 출력 신호(DOUT)를 나타내고, 2(f)는 플립플롭(110)의 출력 신호(Q1)를 나타내고, 2(g)는 플립플롭(120)의 출력 신호(Q2)를 나타내고, 2(h)는 플립플롭(130)의 출력 신호(Q3)를 나타내고, 2(i)는 로딩/리셋 제어 신호(NI)를 나타내고, 2(j)는 출력 신호(OUT)를 나타낸다.

도 1 및 도 2를 참조하여 본 발명에 따른 카운터에서의 정상적인 경우의 동작을 상세히 설명한다.

우선, 다운 카운터(100)에 데이타 입력되는 도 2(a)의 클럭 신호(CK)는 그 상승 엣지에서 분주되고, 클럭 신호(CK)에 응답하여 카운팅 값이 감소된다. 예를 들어, 다운 카운터(100)가 16분주되도록 구현되는 경우에, 다운 카운터(100)의 카운트 값은 16,15,14,...,3,2,1,0이 되고, 0이 되면 분주가 완료된다. 즉, 한 클럭 신호(CK)가 인가될 때마다 다운 카운터(100) 내부에서 카운팅되는 값은 각각 도 2(b)와 2(c)에서처럼 나타날 수 있다. 도면의 간략화를 위해서, 도 2에는 다운 카운터(100)에서 순차적으로 카운팅되는 값이 일부 생략되어 도시된다. 또한, 본 발명에서 다운 카운터(100)는 다운 카운팅 출력 값이 4가 되면, 도 2(e)에 도시된 출력 신호(DOUT)가 발생되도록 구현된다. 이와 같이, 다운 카운팅되는 출력 값이 최종 4분주 전까지의 값이 되는 경우에, 다운 카운터(100)의 출력 신호는 도 2(d)와 같이 나타나며, 다운 카운터(100) 내부의 인버터(미도시)를 거쳐서 반전된 신호가 출력 신호(DOUT)가 된다. 따라서, 출력 신호(DOUT)는 입력 데이타(DIN) 즉, 클럭 신호(CK)를 다운 카운팅하여 마지막 4클럭 신호만이 남아있는 상태의 출력 값으로 정의된다. 이와 같이, 최종 출력의 3분주 전에 다운 카운터(100)에서 출력되는 도 2(e)의 신호(DOUT)는 플립플롭(110~130)으로 인가되어 나머지 값들이 다운 카운팅된다. 플립플롭(110)은 다운 카운터(100)의 출력 신호(DOUT)를 입력하고, 클럭 신호(CK)에 응답하여 도 2(f)와 같은 출력 신호(Q1)를 생성한다. 정상적인 경우에, 각 플립플롭들(110~130)의 출력 신호들(Q1~Q3)은 입력되는 신호의 하강 엣지에서 상승하는 형태로서 나타난다. 이 때, 각각의 플립플롭들 (110~130)에서 출력되는 값은 16분주로부터 마지막 3, 2, 1, 0의 다운 카운팅 값이 된다. 분주가 완료되면, 각 플립플롭(110~130)으로부터 출력되는 분주 신호와 리셋 신호(R)에 의해 도 2(i)와 같은 로딩/리셋 제어 신호(NI)가 생성된다. 여기에서, 로딩/리셋 제어 신호(NI)는 플립플롭(120,130)의 출력 중 하나가 하이 레벨이면 하이 레벨이 된다. 여기에서, 로딩/리셋 제어 신호(NI)가 발생되면 다운 카운터 (100)는 리셋되어 초기 데이타를 로딩하게 된다. 또한, 출력부(140)는 각 플립플롭들(110~130)의 출력 신호들에 의해 최종적인 카운팅 출력 신호(OUT)를 생성한다. 이 때, 출력 신호(OUT)는 도 2(j)에 도시된 바와 같으며, 플립플롭들의 출력 신호 중 어느 하나가 하이 레벨인 경우에 하이 레벨이 된다. 즉, 상기 출력 신호(OUT)는 입력된 클럭 신호(CK)를 최종적으로 분주하여 얻을 수 있는 주파수 신호가 된다.

즉, 종래의 다운 카운터에서 최종 분주되는 출력 신호를 그대로 사용하는 경우에, 그 펄스 폭이 매우 작기 때문에 소정 마진을 포함하여 적절한 펄스 폭이 확보되어야 한다. 다시 말해서, 최종적인 카운터 출력으로서의 펄스 폭이 매우 작은 경우에는, 새로운 데이타 로딩 시 이를 잃어버리는 문제가 발생될 수 있다. 따라서, 본 발명에서는 이러한 문제점을 없애기 위해 도 3(j)와 같이 적절한 폭을 갖도록 설정해줌으로써 에러 발생 시에 보다 견고한 특성을 갖는다는 이점이 있다.

도 3(a)~3(f)는 도 1의 회로에서 에러가 발생되는 경우의 동작을 설명하기 위한 파형도들로서, 3(a)는 다운 카운터(100)의 출력 신호(DOUT)를 나타내고, 3(b)는 플립플롭(110)의 출력 신호(Q1)를 나타내고, 3(c)는 플립플롭(120)의 출력 신호를 나타내고, 3(d)는 플립플롭(130)의 출력 신호를 나타내고, 3(e)는 로딩/리셋 제어 신호(NI)를 나타내고, 3(f)는 출력 신호(OUT)를 나타낸다.

도 1 및 도 3을 참조하여 본 발명의 다운 카운터의 에러 발생 시의 동작을 상세히 설명한다. 이 때, 에러가 발생되는 경우는 내부 또는 외부 요인으로 인한 노이즈, 그리고, 카운터를 구현하는 트랜지스터들의 지연 시간에 의한 에러라고 가정될 수 있다. 즉, 도 3(a)~3(c)에서와 같이, 분주된 결과에 노이즈 또는 에러가 포함되어 있는 경우에, 리셋 발생부(150)에서 발생되는 리셋 신호(RESET)에 의해 플립플롭(120)의 출력 신호(Q2)를 제어하게 된다. 즉, 리셋 발생부(150)의 낸드 게이트(154)의 출력 신호는 하이 레벨의 리셋 신호(RESET)로서 생성되고, 이로 인해, 플립플롭(120)이 리셋되어 출력 신호(Q2)는 로우 레벨이 된다. 따라서, 도 3(d)에 도시된 플립플롭(130)의 출력 신호(Q3)는 정상적인 경우와 동일해진다. 결과적으로, 에러 성분들(e1~e3)로 인한 분주 과정에서의 오차가 발생된다고 하더라도 로딩/리셋 제어 신호(NI)와 출력 신호(OUT)는 정상적으로 발생될 수 있다. 만일, 리셋 발생부(150)에서 출력되는 리셋 신호(RESET)가 인가되지 않는다면, 플립플롭(130)의 출력 신호(Q3)에도 상기 Q1, Q2에 의해 동일한 지연 시간 지연이 발생될 수 있다. 그러나, 본 발명에서는 플립플롭(120)의 리셋 신호 (RESET)를 이용하여 에러에 무관한 정상적인 분주 출력 신호를 얻을 수 있다는 장점이 있다.

본 발명에 의하면, 트랜지스터 또는 게이트에 의한 지연과, 회로 내부 또는 외부 노이즈로 인한 에러를 사전에 방지할 수 있으므로, 이로 인한 영향을 최소화할 수 있는 카운터를 구현할 수 있을 뿐만 아니라, 상기 카운터를 이용하는 칩의 성능을 향상시킬 수 있다는 효과가 있다.

Claims (1)

1. 외부에서 인가되는 클럭 신호를 다운 카운팅하여 다운 카운팅된 출력 신호를 생성하고, 소정의 로딩/리셋 제어 신호에 의해서 리셋되어 새로운 데이타를 로딩하 는 다운 카운터;

   서로 직렬 연결되어 외부에서 인가되는 제1리셋 신호에 의해서 각각 초기화되고, 상기 다운 카운터에서 출력되는 카운팅 출력 신호에 응답하여 분주된 출력 신호를 생성하는 제1~제N(〉1)플립플롭들;

   상기 제1~제N플립플롭들 중에서 제N번째 플립플롭의 출력과 상기 제1리셋 신호를 논리 조합하고, 상기 논리 조합된 결과를 제2리셋 신호로서 생성하여 상기 제N-1번째 플립플롭으로 출력하는 리셋 발생부;

   상기 제N-1플립플롭, 제N플립플롭의 출력과 상기 제1리셋 신호를 논리 조합하고, 논리 조합된 결과를 상기 로딩/리셋 제어 신호로서 출력하는 로딩/리셋 제어 신호 발생부; 및

   제1~제N플립플롭들의 출력들을 조합하고, 상기 조합된 결과를 최종적인 카운팅 출력 신호로서 생성하는 출력부를 구비하고,

   상기 다운 카운터는 M(〉1)분주되는 카운터이며, 상기 다운 카운터의 출력 신호는 상기 M분주의 마지막 N분주 전의 출력 신호임을 특징으로 하는 카운터.