JP3110377B2

JP3110377B2 - 逓倍回路

Info

Publication number: JP3110377B2
Application number: JP10119553A
Authority: JP
Inventors: 逸朗谷吉
Original assignee: 日本電気アイシーマイコンシステム株式会社
Priority date: 1998-04-28
Filing date: 1998-04-28
Publication date: 2000-11-20
Anticipated expiration: 2018-04-28
Also published as: DE69937855T2; TW432799B; EP0954106A3; EP0954106B1; JPH11312962A; EP0954106A2; DE69937855D1; US6351756B1; KR19990083557A; KR100331731B1

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はクロック発振回路に
関し、特に入力されたクロックの周波数を逓倍して出力
する逓倍回路に関するものである。

【０００２】

【従来の技術】逓倍回路は、入力クロック周波数を抑え
て、内部回路のクロック周波数をあげる場合などに用い
られる回路である。以下、従来の技術として、特開平２
−１７７７１５号公報に記載された逓倍回路を例に説明
する。

【０００３】図１７に、従来の逓倍回路の回路構成図を
示す。簡単に説明すると、この逓倍回路は、入力クロッ
ク信号１０１が入力されて、分周回路９４で入力クロッ
ク信号１０１の２倍の周波数の信号が出力され、シフト
レジスタ回路９５で分周回路９４の出力クロック信号の
デューティ比（ハイレベルとロウレベルの期間の比）が
調整され、最終的に入力クロック信号１０１に対して２
倍の周波数をもつ出力クロック信号１１９が出力される
ものである。

【０００４】以下、従来の逓倍回路を構成する各ブロッ
クについて説明する。

【０００５】発振器９１は、入力クロック信号１０１の
周波数に対して、ｍ倍（ｍ≧２の正の整数）の周波数の
規準クロック信号２０１を出力する。

【０００６】カウンタ回路９２は、規準クロック信号２
０１と入力クロック信号１０１が入力され、入力クロッ
ク信号１０１の立ち上がりから立ち下がりまでの１／２
周期（ハイレベルの期間）に発生する規準クロック信号
２０１のクロック数をカウントし、そのカウント値をカ
ウンタ出力信号２０２として出力する。なお、カウンタ
回路９２は、クロック信号の１周期で１クロックとして
カウントする。

【０００７】ラッチ回路９３は、カウンタ出力信号２０
２と入力クロック信号１０１が入力され、入力クロック
信号１０１の立ち下がりエッジに対応して、カウンタ出
力信号２０２の値を保持し、カウンタ出力信号２０３と
して出力する。したがって、入力クロック信号１０１の
１周期の間、カウンタ出力信号２０２の値を保持する。

【０００８】分周回路９４は、カウンタを内蔵してお
り、カウンタ出力信号２０３が示すカウント値の示す数
の基準クロック信号２０１が入力される毎に、分周信号
２０４として基準クロック信号２０１の１周期の長さの
ハイレベルを出力する。すなわち、ハイレベルを、入力
クロック信号１０１の１／２周期毎に１回出力するの
で、分周信号２０４は入力クロック信号１０１の２倍の
周波数をもつことになる。

【０００９】シフトレジスタ回路９５は、基準クロック
信号２０１が入力される毎に、分周信号２０４のハイレ
ベルの期間を、基準クロック信号２０１の２クロック
分，３クロック分，…というように拡張していく。ま
た、カウンタ出力信号２０３はＬＳＢ２０７とその上位
ビット信号２０６とに分割されており、シフトレジスタ
回路９５には、上位ビット信号２０６が入力される。こ
の上位ビット信号２０６により、クロックの拡張幅が制
御される。この結果、シフトレジスタ出力信号２０５
は、分周信号２０４と１周期の期間は同じで、ハイレベ
ルの期間が異なるものとなる。

【００１０】例を示すと、ラッチ回路９３のカウント値
が「６」であった場合、分周信号２０４のハイレベルと
ロウレベルの比は１：５であるが、シフトレジスタ出力
信号２０５では３：３となる。また、カウント値が
「５」であった場合は、分周信号２０４で１：４、シフ
トレジスタ出力信号２０５で２：３となる。

【００１１】フリップフロップ回路９７は、ラッチ回路
９３のカウント値が奇数の場合に、デューティ５０％で
ないシフトレジスタ出力信号２０５のデューティ比を補
正するものである。すなわち、インバータ９６で反転さ
れた反転基準クロック信号２０８の立ち上がりでシフト
レジスタ出力信号２０５をラッチし、このラッチ出力と
シフトレジスタ出力信号２０５とのＯＲをとり、ＦＦ出
力信号２０９として出力する。したがって、ＦＦ出力信
号２０９は、シフトレジスタ出力信号２０５のハイレベ
ルの期間を、基準クロック信号２０１の１／２周期分拡
張したものとなる。つまり、上記のカウント値が「５」
であった場合のＦＦ出力信号２０９は、ハイレベルとロ
ウレベルの比が２．５：２．５になる。

【００１２】セレクタ９８は、シフトレジスタ出力信号
２０５とＦＦ出力信号２０９のどちらかを、最終的な出
力クロック信号１１９として選択・出力するものであ
る。セレクタ９８にはカウンタ出力信号２０３のＬＳＢ
２０７が入力され、ＬＳＢが「０」のときシフトレジス
タ出力信号２０５が選択され、ＬＳＢが「１」のときＦ
Ｆ出力信号２０９が選択される。すなわち、カウント値
が偶数のときシフトレジスタ出力信号２０５が選択さ
れ、奇数のときＦＦ出力信号２０９が選択されることに
なる。

【００１３】以上の構成により、従来の逓倍回路は、入
力クロック信号に対してデューティ５０％の２逓倍クロ
ック信号を出力している。

【００１４】

【発明が解決しようとする課題】上述した従来技術に
は、次のような問題点があった。

【００１５】第一に、従来技術の逓倍回路では、２逓倍
の出力クロック信号しか発生できない。したがって、回
路を従属接続することによりデューティ５０％の４逓
倍、８逓倍といった２ｎ乗逓倍のクロック信号を生成す
る回路を形成すると、逓倍数が大きくなるに従い２逓倍
回路を従属接続するため回路規模が大きくなる。

【００１６】第二に、従来技術の２逓倍回路を構成する
ためには入力クロック信号の周波数よりも２倍以上の高
い周波数を出力する発振器が必要となるが、この２逓倍
回路を従属接続して２ｎ乗逓倍を構成する場合には、発
振器の周波数特性が大きく影響して正確な周波数のクロ
ック信号の出力が困難になる。

【００１７】第三に、２逓倍回路の出力クロック信号の
選択には発振器のクロック信号で動作するカウンタのＬ
ＳＢを使用しているため、発振器の周波数特性で逓倍回
路のジッタ特性が決定してしまう。仮に発振器の発振ク
ロック周波数を４００ＭＨｚ（周期２．５ｎｓ）として
考えると、この２逓倍回路のジッタ特性は出力クロック
信号に規準クロック信号の１／２ビットシフトする機能
を考慮しても１．２５ｎｓのジッタをもってしまう。

【００１８】第四に、この２逓倍回路は入力クロック信
号のハイレベルの期間に発振器の発振クロック数をカウ
ントして２逓倍クロックを生成するので、入力クロック
信号のデューティ比が崩れていると、入力クロック信号
のハイレベルの期間に発振器の発振クロック数をカウン
トする数がかわり、入力クロック信号がハイレベルの期
間に生成された逓倍クロックと、入力クロック信号がロ
ウレベルの期間に生成された逓倍クロックとのデューテ
ィ比が異なってしまう。

【００１９】本発明は、以上の問題点を解決する逓倍回
路を提供するものである。

【００２０】

【課題を解決するための手段】本発明の逓倍回路は、入
力クロック信号を受けて第１および第２の制御信号を入
力クロック信号の１周期毎にアクティブにする発振制御
回路と、第１の制御信号がアクティブとなったときに入
力クロック信号の逓倍クロック信号である第１の逓倍ク
ロック信号を発振する第１のパルス生成回路と、第２の
制御信号がアクティブとなったときに入力クロック信号
の逓倍クロック信号である第２の逓倍クロック信号を発
振する第２のパルス生成回路と、第１および第２の逓倍
クロック信号の論理和をとり出力クロック信号を出力す
る論理和回路とを有している。

【００２１】また、好適な実施態様によれば、入力クロ
ック信号を受けて第１および第２の制御信号を入力クロ
ック信号の１周期毎にアクティブにする発振制御回路
と、外部から入力された逓倍設定信号を受けて当該逓倍
設定信号が示す逓倍数を倍にして内部逓倍設定信号を生
成する手段と、第１の制御信号がアクティブとなったと
きに内部逓倍設定信号が示す数の入力クロック信号の逓
倍クロック信号である第１の逓倍クロック信号を発振す
る第１のパルス生成回路と、第２の制御信号がアクティ
ブとなったときに内部逓倍設定信号が示す数の入力クロ
ック信号の逓倍クロック信号である第２の逓倍クロック
信号を発振する第２のパルス生成回路と、第１および第
２の逓倍クロック信号を分周しかつ論理和をとって出力
クロック信号を出力する出力回路とを有している。

【００２２】さらに、好適な実施態様によれば、逓倍回
路は、逓倍設定信号を受けて、第１および第２の逓倍ク
ロック信号のクロック数が入力クロック信号の１周期の
期間に逓倍設定信号が示す逓倍数となるようにする制御
手段を有する。

【００２３】上記逓倍回路においては、第１および第２
のパルス生成回路の各々は、発振クロック信号を発振す
る発振器と、逓倍設定信号と発振クロック信号とを受け
て当該逓倍設定信号が示す逓倍数の発振クロック信号が
発振したときに発振器を停止させるｎ逓倍制御回路とを
備え、発振器は、発振クロック信号を逓倍クロック信号
として出力する。また、ｎ逓倍制御回路は、入力クロッ
ク信号の１周期の期間の終りのタイミングと発振クロッ
ク信号が逓倍数発振したときの終りのタイミングとを比
較して発振クロック信号の位相が入力クロック信号の位
相より進んでいるときに第１のレベルの位相比較信号を
出力し、発振クロック信号の位相が入力クロック信号の
位相より遅れているときに第２のレベルの位相比較信号
を出力する位相比較器を備え、発振器は位相比較信号が
第１のレベルのときは発振クロック信号の周波数を下
げ、位相比較信号が第２のレベルのときは発振クロック
信号の周波数を上げる。さらに、発振器は複数段の遅延
素子で構成された遅延回路を備え、位相比較信号が第１
のレベルのときは遅延素子の段数が増加し、位相比較信
号が第２のレベルのときは遅延素子の段数が減少する。

【００２４】上記発振器は、発振クロック信号の１クロ
ック毎に当該クロック信号のパルス幅を調整する幅調整
回路をさらに備えてもよい。

【００２５】

【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて説明する。

【００２６】図１に、本発明の第１の実施の形態である
ブロック図を示す。本実施の形態は、２つのパルス生成
回路１，２から、入力クロック信号１０１の１周期毎に
交互に逓倍クロック信号を生成して出力するものであ
る。すなわち、発振制御回路３によって入力クロック信
号１０１の２分周信号である発振制御信号１０３，１０
４を生成して、パルス生成回路１，２を制御する。発振
制御信号１０４は１０３の反転信号となる。したがっ
て、発振制御信号１０３のハイレベルの期間にパルス生
成回路１から逓倍クロック信号１１７を出力し、発振制
御信号１０４のハイレベルの期間にパルス生成回路２か
ら逓倍クロック信号１１８を出力する。パルス生成回路
１，２より出力された逓倍クロック１１７，１１８は、
ＯＲ回路７を介して、出力クロック信号１１９として出
力される。

【００２７】パルス生成回路１，２には、発振器８とｎ
逓倍制御回路９が内蔵されている。発振器８は、発振制
御信号１０３，１０４により、動作タイミングが制御さ
れる。また、ｎ逓倍制御回路９には、逓倍設定信号１０
２によって所望する逓倍数の情報がセットされる。そし
て、この情報にもとづいて発生する信号（位相比較信号
１１２，１１３）によって、カウンタ回路５およびラッ
チ回路６を用いて、パルス生成回路１，２に内蔵される
発振器８の発振周波数を制御する信号（遅延制御信号１
１０，１１１）が発生される。カウンタ回路５およびラ
ッチ回路６の動作タイミングは、タイミング制御回路４
によって制御される。なお、パルス生成回路２は、パル
ス生成回路１と同一の構成をとるため、ここに内蔵され
る発振器８とｎ逓倍制御回路９は図示を省略し、詳細な
説明も省略する。

【００２８】以下、図１のブロック図の各部を詳細に説
明する。

【００２９】図２に、発振制御回路３の回路図を示す。
発振制御回路３は、フリップフロップ回路（以下ＦＦ回
路）２０で構成され、クロック入力端子に入力クロック
信号１０１が入力され、正出力端子から発振制御信号１
０３が出力され、反転出力端子から発振制御信号１０４
が出力される。そして、発振制御信号１０４は、データ
入力端子に帰還される。この結果、入力クロック信号１
０１の立ち上がりで分周された分周信号が出力される。
発振制御信号１０３は、パルス生成回路１の発振器８と
ｎ逓倍制御信号９に入力される。

【００３０】図３に、発振器８の回路図を示す。発振器
８は、発振制御信号１０３が入力されると、発振クロッ
ク信号１１４を出力する。発振制御信号１０３がハイレ
ベルとなると、ＯＲ回路２１からハイレベルの発振イネ
ーブル信号１２０がＡＮＤ回路２２に入力される。ＡＮ
Ｄ回路２２の出力には遅延回路２３が接続されており、
遅延回路２３からはＡＮＤ回路２２の出力の反転レベル
をとる反転遅延信号１２１が出力され、ＡＮＤ回路２２
に帰還される。すなわちリング発振器を構成しており、
したがって、ＡＮＤ回路２２の出力は、発振イネーブル
信号１２０がハイレベルの間、ハイレベルとロウレベル
を繰り返して発振する。この発振信号が、発振クロック
信号１１４としてｎ逓倍制御回路９に出力される。な
お、遅延回路２３は、遅延制御信号１１０によってその
段数が変化する。

【００３１】図４に、ｎ逓倍制御回路９の回路図を示
す。ｎ逓倍制御回路９は、発振器８から入力される発振
クロック信号１１４のクロック数をｎ進カウンタ２７で
カウントし、所定のカウント数に達した時点で発振停止
信号１１５とマスク信号１１６を発振器８に出力する。

【００３２】本実施の形態では、ｎ進カウンタ２７は８
進カウンタで構成されているので、「０」〜「７」まで
カウントアップして、そのカウント値をカウンタ出力信
号１２２として出力する。また、ｎ進カウンタ２７は、
発振クロック信号１１４の立ち上がりに応答してカウン
トアップする。なお、発振器８から発振クロック信号１
１４が入力される前に、ｎ進カウンタ２７には、初期値
として逓倍設定信号１０２により所望の逓倍数に応じた
値がセットされる。例えば、２逓倍クロック信号を出力
する場合には「６」が、３逓倍の場合には「５」がセッ
トされる。

【００３３】ｎ進カウンタ２７の出力したカウンタ出力
信号１２２は、デコーダ２８に入力される。デコーダ２
８は、ｎ進カウンタ２７のカウント値が最大値のとき
に、デコーダ出力信号１２３をハイレベルにする。すな
わち、本実施の形態の場合、カウント値が「７」のとき
にハイレベルを出力する。なお、デコーダ出力信号１２
３の変化タイミングは、発振クロック信号１１４の立ち
上がりタイミングに対して、ｎ進カウンタ２７とデコー
ダ２８の動作時間の影響で若干遅れる。

【００３４】ＦＦ回路２９は、発振クロック信号１１４
の立ち上がりでデコーダ出力信号１２３のレベルを保持
して、発振停止信号１１５として出力する。また、ＦＦ
回路３０は、発振クロック信号１１４の立ち下がりで発
振停止信号１１５のレベルを保持し、そのレベルを反転
させてマスク信号１１６として出力する。

【００３５】図３に戻って、発振器８の説明をする。ｎ
逓倍制御回路９から出力された発振停止信号１１５はＯ
Ｒ回路２１に入力され、マスク信号１１６はＡＮＤ回路
２４に入力される。したがって、発振イネーブル信号１
２０は、発振停止信号１１５がハイレベルの間も出力さ
れる。また、ＡＮＤ回路２４は、マスク信号１１６がハ
イレベルの間は発振クロック信号１１４を逓倍クロック
信号１１７として出力するが、マスク信号１１６がロウ
レベルなると、逓倍クロック信号１１７の出力を抑制す
る。

【００３６】図４のｎ逓倍制御回路９の説明を続ける。
ＦＦ回路２６は、ｎ進カウンタ２７に初期値をセットす
るタイミングを与えるものであり、発振制御信号１０３
の立ち下がりに応答してカウンタセット信号１２６をハ
イレベルとして出力し、入力クロック信号１０１の立ち
下がりに応答してカウンタセット信号１２６を解除す
る。ｎ進カウンタ２７には、カウンタセット信号１２６
がハイレベルである間に、逓倍設定信号１０２が示す値
がセットされる。

【００３７】ＦＦ回路２５は、ＦＦ回路２９，３０に対
するリセット信号を出力するものである。入力クロック
信号１０１の立ち下がりに応答して、リセット信号１２
４をハイレベルとして出力し、発振制御信号１０３の立
ち上がりでリセット信号１２４を解除する。

【００３８】ＦＦ回路３２は、発振制御信号１０３と発
振停止信号１１５との位相を比較する位相比較器にな
る。発振停止信号１０３は遅延回路３１によって遅延さ
れて、遅延発振制御信号１２５としてＦＦ回路３２に入
力される。遅延回路３１は、発振器８のＯＲ回路２１，
ＡＮＤ回路２２および、ＦＦ回路２９のゲート遅延に相
当する遅延値に設定される。そして、ＦＦ回路３２は発
振停止信号１１５の立ち下がりに応答して遅延発振制御
信号１２５のレベルを保持し、位相比較信号１１２とし
て出力する。すなわち、発振停止信号１１５の立ち下が
りのタイミングと遅延発振制御信号１２５の立ち上がり
のタイミングとのずれを、位相比較信号１１２として出
力する。

【００３９】位相比較信号１１２は、図１のカウンタ回
路５に入力される。図５に、カウンタ回路５の回路図を
示す。パルス生成回路１，２より出力された位相比較信
号１１２，１１３は、ＡＮＤ回路３３に入力され、位相
比較信号１２７として出力される。この位相比較信号１
２７のレベルがＦＦ回路３４で保持されてアップダウン
信号１２８として出力される。アップダウンカウンタ３
５は、アップダウン信号１２８がハイレベルのときにカ
ウントアップし、ロウレベルのときにカウントダウンし
て、カウント値をカウンタ出力信号１０９として出力す
る。

【００４０】カウンタ出力信号１０９は、図１のラッチ
回路６に入力される。図６に、ラッチ回路６の回路図を
示す。デコーダ回路３６は、カウンタ出力信号１０９を
デコードしてデコーダ出力信号１２９を出力する。この
とき、デコーダ出力信号１２９は、下位ビットにカウン
タ出力信号１０９で示されたカウント値の分「１」が並
び、上位ビットに「０」が並んだ構成となっている。例
えば、カウント値が「３」であった場合は、「００００
…０１１１」となる。本実施の形態の場合、アップダウ
ンカウンタ３５のカウント値の範囲は「１〜３６」と定
めているので、デコーダ出力信号１２９は３６ビットの
データとなる。デコーダ出力信号１２９は、パルス生成
回路１用のラッチ回路３７とパルス生成回路２用のラッ
チ回路３８にそれぞれラッチされ、遅延制御信号１１
０，１１１として出力される。

【００４１】上述したカウンタ回路５のＦＦ回路３４と
アップダウンカウンタ３５の動作タイミングは、図１の
タイミング制御回路４から発生するアップダウン制御ク
ロック信号１０５と、カウンタクロック信号１０６によ
りそれぞれ制御される。また、ラッチ回路６のラッチ回
路３７，３８の動作タイミングは、タイミング制御回路
４から発生するラッチクロック信号１０７，１０８によ
りそれぞれ制御される。

【００４２】図７に、図３の遅延回路２３の回路図を示
す。遅延回路２３は、遅延ブロック４２が、遅延制御信
号１１０のビット数と同数直列に接続されて構成され
る。多段接続された遅延ブロック４２には、左端に遅延
制御信号１１０のＬＳＢが入力され、右端にＭＳＢが入
力される。一つの遅延ブロック４２は、クロックドイン
バーター３９，４０と、ＮＡＮＤ回路４１とで構成され
る。クロックドインバーター３９と４０は相補的に動作
する。すなわち、遅延制御信号１１０から「１」が入力
されると、クロックドインバーター３９は動作せず、ク
ロックドインバーター４０が動作して、前段からの信号
を伝達する。遅延制御信号１１０から「０」が入力され
ると、クロックドインバーター３９が動作して発振クロ
ック信号１１４のラインと遅延反転信号１２１のライン
との間にパスを形成する。前段からの信号は、クロック
ドインバーター４０により、抑制される。したがって、
アップダウンカウンタ３５のカウント値が大きい程（す
なわちＬＳＢからの「１」の数が多い程）遅延時間が大
きくなる。

【００４３】図８に、タイミング制御回路４の回路図を
示す。タイミング制御回路４は、入力クロック信号１０
１から各種クロック信号を生成する。この各種クロック
信号は、後述するように、入力クロック信号の１２クロ
ック分で１周期となる。タイミング制御回路４に入力ク
ロック信号１０１が入力されると、インバーター４３に
より反転クロック信号１３０が生成される。タイミング
制御回路４は、入力クロック信号１０１の反転クロック
信号１３０の立ち上がりで制御されるが、これは、各種
クロック信号の発生タイミングを、発振制御信号１０
３，１０４の立ち上がりのタイミングと同時に起こらな
いようにするためである。すなわち、図５のアップダウ
ンカウンタ４４や、図６のラッチ回路３７，３８は、図
３の発振器８の遅延回路２３を制御するものであるの
で、発振器８の発振停止期間に変化させる。

【００４４】反転クロック信号１３０の立ち上がりに応
答して、１２進カウンタ４４は、「０」〜「１１」まで
のカウント値を１２進カウンタ出力信号１３１として出
力する。１２進カウンタ出力信号１３１は、デコーダ４
５〜４７に供給される。

【００４５】デコーダ４５は、カウント値が「１」のと
きに、デコーダ４６はカウント値が「５」のときに、デ
コーダ４７はカウント値が「７」のときに、それぞれハ
イレベルのデコーダ出力信号１３２〜１３４を出力す
る。したがって、デコーダ出力信号１３２〜１３４は、
反転クロック信号１３０の１２周期のうち、１周期がハ
イレベルとなる。

【００４６】ＦＦ回路４８〜５０は、反転クロック信号
１３０の立ち上がりで、デコーダ出力信号１３２〜１３
４のレベルをそれぞれ保持する。したがって、アップダ
ウン制御クロック信号１０５は１２進カウンタ４４のカ
ウント値が「２」のときにハイレベルが出力され、カウ
ンタクロック信号１０６はカウント値が「６」のときに
ハイレベルが出力され、ラッチクロック信号１０７はカ
ウント値が「８」のときにハイレベルが出力される。さ
らに、ラッチクロック信号１０７はＦＦ回路５１に入力
され、反転クロック信号１３０の立ち上がりで保持され
る。したがって、ラッチクロック信号１０８は１２進カ
ウンタ４４のカウント値が「９」のときにハイレベルが
出力される。

【００４７】このように、本実施の形態では入力クロッ
ク信号１０１の１２周期を基準として制御しているが、
これは各ブロックの動作マージンを考慮してのことであ
り、本発明はこれに限定されるものではない。すなわ
ち、１２進カウンタを用いなくても、８進や１６進など
偶数であればよい。

【００４８】以下、図９および図１０に示したタイミン
グチャートを用いて、本実施の形態の動作を説明する。

【００４９】図９は、パルス生成回路のタイミングチャ
ートである。パルス生成回路は、発振イネーブル信号１
２０がハイレベルの期間に発振状態となり、ロウレベル
の期間に停止状態となる。また、発振イネーブル信号１
２０の立ち上がりは発振制御信号１０３によって決定さ
れ、立ち下がりは発振停止信号１１５によって決定され
る。

【００５０】続いて、パルス生成回路１が停止状態のと
きの動作から説明する。停止状態のときは、ｎ進カウン
タ２７の初期化、すなわち本発明の逓倍回路に逓倍数を
セットする処理を行なう。なお、以下の説明において
は、２逓倍の出力クロック信号１１９を生成する場合を
説明する。

【００５１】発振制御信号１０３の立ち下がりに応答し
てカウンタセット信号１２６が立ち上がり（ＦＦ回路２
６）、ｎ進カウンタ２７に「６」がセットされる。カウ
ンタセット信号１２６は、入力クロック信号１０１の立
ち下がりでリセットされる。これと同時にリセット信号
１２４が立ち上がり（ＦＦ回路２５）、マスク信号１１
６をリセットしてハイレベルとする（ＦＦ回路３０）。
よって、逓倍クロック信号１１７が出力できる状態とな
る（ＡＮＤ回路２４）。このとき、発振停止信号１１５
もリセット信号１２４により初期化される（ＦＦ回路２
９）。なお、発振停止信号は、通常の場合リセット信号
１２４が発生したときにはロウレベルになっているが、
誤動作などによりハイレベルとなっていた場合に、初期
化されてロウレベルとなる。

【００５２】続いて、パルス生成回路１が発振状態のと
きの動作を説明する。発振制御信号１０３の立ち上がり
に応答して発振イネーブル信号１２０が立ち上がり（Ｏ
Ｒ回路２１）、リセット信号が１２４が立ち下がること
によって（ＦＦ回路２５）、パルス生成回路１は発振状
態となる。

【００５３】発振イネーブル信号１２０の立ち上がりに
応答して発振クロック信号１１４の１個めが立ち上がる
ため（ＡＮＤ回路２２）、ｎ進カウンタ２７の出力は
「６」から「７」に変化する。したがって、デコーダ２
８がハイレベルを出力するので、２個めの発振クロック
信号１１４の立ち上がりで発振停止信号１１５が立ち上
がる（ＦＦ回路２９）。ｎ進カウンタ２７の出力は
「７」から「０」に変化するので、デコーダ２８はロウ
レベルを出力する。その後、３個めの発振クロック信号
１１４が立ち上がり、発振停止信号１１５が立ち下が
る。

【００５４】この発振停止信号１１５の立ち下がりのタ
イミングと遅延発振制御信号１２５の立ち上がりのタイ
ミングとがＦＦ回路３２で比較され、位相比較信号１１
２が出力される。

【００５５】３個めの発振クロック信号１１４は、位相
比較のために生成されるものであるため、逓倍クロック
信号１１６として出力すべきものではない。したがっ
て、２個めの発振クロック信号１１４の立ち下がりでマ
スク信号１１６がロウレベルとなって（ＦＦ回路２
９）、逓倍クロック信号１１７の出力が抑制される（Ａ
ＮＤ回路２４）。

【００５６】ところで、３個めの発振クロック信号１１
４の立ち上がりのタイミングは、２個めの発振クロック
信号１１４（すなわち所望する逓倍クロック信号の最後
のクロック）の終りのタイミングとみなせる。したがっ
て、ＦＦ回路３２は、所望する逓倍クロック信号の最後
のクロックの終りのタイミングと、発振制御信号１０３
によって規定される発振期間の終りのタイミングとの位
相を比較していることになる。これは、発振器８が発振
制御信号１０３を受けてから１個めの逓倍クロック信号
１１７を出力するまでのゲート遅延を無視（すなわち遅
延回路３１も無視）すれば明らかである。

【００５７】発振制御信号１０３をパルス生成回路１に
対する外部からの発振期間設定信号とみれば、ＦＦ回路
３２は、設定された発振期間内において、発生した逓倍
クロック信号１１７の数が設定逓倍数より多いときは
「１（ハイレベル）」を、同じか少ないときは「０（ロ
ウレベル）」を出力する。すなわち、位相比較信号１１
２は、発振クロック信号１１４の位相が進んでいるとき
は「１」となり、遅れているときは「０」となる。ゆえ
に、逓倍クロック信号１１６の周波数が安定するまで
は、位相比較信号１１２の値は「０」→「０」→「０」
…（もしくは「１」→「１」→「１」…）となり、逓倍
クロック信号１１６の周波数が安定しているときは、位
相比較信号１１２の値は発振クロック信号１１４の周波
数の微妙なずれで「０」と「１」とを繰り返す。

【００５８】パルス生成回路２は、上述したように、発
振制御信号１０３の反転レベルをとる発振制御信号１０
４によって制御されるが、動作はパルス生成回路１と同
様である。したがって、入力クロック信号１０１の１周
期毎に、パルス生成回路１と２が交互に発振状態とな
る。

【００５９】図１０は、タイミング制御回路４，カウン
タ回路５およびラッチ回路６のタイミングチャートであ
る。パルス生成回路１，２は、図のように、入力クロッ
ク信号１０１の１周期毎に交互に発振する。いま仮に、
パルス生成回路１，２から出力された位相比較信号１１
２，１１３が、両方とも「１」であるとする。したがっ
て位相比較信号１２７はハイレベルである（ＡＮＤ回路
３３）。１２進カウンタ４４のカウント値が「２」にな
ったとき、アップダウン制御信号１０５が発生し（ＦＦ
回路４８）、アップダウン信号１２８がハイレベルとな
る（ＦＦ回路３４）。この時点では、アップダウンカウ
ンタ３５はカウント出力信号１０９として「３」を出力
していると仮定する。そして、１２進カウンタ４４のカ
ウント値が「６」まで進むと、カウンタクロック信号１
０６が発生して（ＦＦ回路４９）、カウント出力信号１
０９は「４」となる。次に、１２進カウンタ４４のカウ
ント値が「８」，「９」と進むにつれて、ラッチ信号１
０７，１０８がそれぞれ発生し（ＦＦ回路５０，５
１）、カウンタ出力信号１０９は遅延制御信号１１０，
１１１として出力される（ラッチ回路３７，３８）。な
お、位相比較信号１２７が、１２進カウンタ４４のカウ
ント値「９」のところでロウレベルになっているが、こ
れは、たまたま、遅延制御信号１１０の値が大きくなっ
たため遅延回路２３の遅延時間が増え、パルス生成回路
１から発生した位相比較信号１１２が「０」に変化した
場合を示している。したがって、１２進カウンタ４４が
次にカウント値「２」になったとき、アップダウン信号
１２８がロウレベルに変化する。

【００６０】図１１に、本発明の第２の実施の形態であ
るブロック図を示す。第１の実施の形態と同様の部分に
は同一の符号を付し、説明を省略する。

【００６１】本発明で用いている発振器８の発振周波数
は、遅延回路２３の遅延時間で制限される。入力クロッ
ク信号１０１の周波数が低いときは、その逓倍クロック
信号の周波数も低くなるので、本実施の形態は、そのよ
うな場合に発振器８の出力する逓倍クロック信号の周波
数を上げ、出力クロック信号１１９として出力するとき
に分周して周波数を下げて出力する。したがって、逓倍
回路が受け入れられる入力クロック周波数１０１の帯域
幅が広範囲になる。

【００６２】本実施の形態では、回路構成を第１の実施
の形態と比較すると、カウンタ回路１０と出力選択回路
１１が異なる部分であり、その他の部分は同様である。
カウンタ回路１０では、パルス生成回路１，２から入力
された位相比較信号１１２，１１３が所定の条件になっ
たときに、カウンタ回路１０に設けられたシーケンサが
逓倍設定信号１０２を外部から与えられた値の倍にして
出力し、逓倍クロック信号１１７，１１８の周波数を倍
にする。出力選択回路１１には、カウンタ回路１０から
逓倍設定値を倍にしているか否かを示すモード選択信号
１３５が入力され、逓倍設定値が倍になっている場合
は、入力された逓倍クロック信号１１７，１１８を２分
周して正規の周波数の出力クロック信号１１９を出力す
る。

【００６３】図１２に、カウンタ回路１０の回路図を示
す。本実施の形態では、図５のＦＦ回路３４の代わりに
シーケンサ５２が設けられている。シーケンサ５２に
は、ＦＦ回路３４と同様に位相比較信号１２７およびア
ップダウン制御クロック信号１０５が入力される。シー
ケンサ５２は、位相比較信号１２７のレベルを保持する
シフトレジスタを内蔵しており、アップダウン制御クロ
ック信号１０５によって保持される。

【００６４】複数保持された位相比較信号１２７のレベ
ルが所定の条件となったとき、カウンタ出力信号１０９
のカウント値を調べる。シーケンサ５２は、カウント値
が所定値以上であった場合、入力されている逓倍設定信
号１０２の値を倍にして出力し、モード選択信号１３５
をハイレベルする。また、アップダウンカウンタ３５に
対するリセット信号１３６を出力する。このリセット信
号１３６により、アップダウンカウンタ３５は最大値に
初期化される。

【００６５】カウント値を調べたときに、所定値未満で
あった場合は、逓倍設定信号１０２をそのまま出力し、
モード設定信号をロウレベルにする。そして、第１の実
施の形態と同様に、アップダウン制御クロック信号１０
５の立ち上がりに応答して、位相比較信号１２７のレベ
ルをアップダウン信号１２８として出力する。

【００６６】なお、位相比較信号１２７の条件は、例え
ば、位相比較信号１２７が「０」から「１」に変化した
ときに設定されるが、これに限定されるものではない。
また、シーケンサ５２に入力されるカウンタ出力信号１
０９は、所定の上位ビットだけでもよい。

【００６７】図１３に、出力選択回路１１の回路図を示
す。出力選択回路１１に入力された逓倍クロック信号１
１７，１１８は、ＯＲ回路５３でＯＲがとられて逓倍ク
ロック信号１３７となる。この逓倍クロック信号１３７
は、マルチプレクサ５５の入力端子Ａに入力される他、
分周回路（ＦＦ回路）５４で分周されて分周クロック信
号１３８となり、マルチプレクサ５５の入力端子Ｂに入
力される。そして、マルチプレクサ５５は、モード選択
信号１３５がロウレベルのとき逓倍クロック信号１３７
を選択し、ハイレベルのとき分周クロック信号１３８を
選択して、出力クロック信号１１９として出力する。

【００６８】図１４に、本発明の第３の実施の形態であ
るブロック図を示す。第１および第２の実施の形態と同
様の部分には同一の符号を付し、説明を省略する。本実
施の形態は、逓倍クロック信号１１７，１１８のクロッ
ク幅をクロック毎に微調整して、ジッタを低減するもの
である。そのための構成として、パルス生成回路１，２
に、第１および第２の実施の形態の発振器８と異なる発
振器１２と、シフトレジスタ１３が設けられている。発
振器１２には、シフトレジスタ１３から発振クロック信
号１１４のパルス幅を調整するための幅調整信号１３９
が入力される。ラッチ回路１５からは、カウンタ回路１
４の発生したカウンタ出力信号１０９の下位ビットをラ
ッチした値であるカウンタ出力信号１４０，１４１が出
力され、シフトレジスタに入力される。

【００６９】図１５に、発振器１２の回路図を示す。幅
調整回路５６は、遅延回路２３の出力した反転遅延信号
１２１のクロック幅を微調整して、反転遅延信号１４２
を出力するものである。幅調整回路５６は、シフトレジ
スタ１３から幅調整信号１３９を受けて制御される。

【００７０】図１６に、幅調整回路５６とシフトレジス
タ１３の回路図を示す。シフトレジスタ１３は、ｎ逓倍
制御回路９から入力されるカウンタセット信号１２６の
立ち上がりに応答して、カウンタ出力信号１４０の値を
取り込む。このとき、シフトレジスタ１３の最下位に
は、”０”が取り込まれる。そして、発振器１２が出力
した発振クロック信号１１４の立ち上がりに応答して１
ビットずつ右シフトして、幅調整信号１３９を出力す
る。すなわち、シフトレジスタ１３には、発振器１２が
発振停止状態のときにカウンタ出力信号１４０の値がセ
ットされるが、この状態では、幅調整信号１３９として
最下位の値「０」が出力されている。したがって、発振
クロック信号１１４の最初のクロックで、カウンタ出力
信号１４０のＬＳＢの値が幅調整信号１３９として出力
されることになる。

【００７１】幅調整回路５６は、幅調整信号１３９が
「０（ロウレベル）」のとき、インバーター５７，５８
およびクロックドインバーター６０，６１を用いて反転
遅延信号１２１を反転遅延信号１４２として伝達する。
このとき、信号を伝達するインバーターは、インバータ
ーおよびクロックドインバーターの並列動作により見か
け上の駆動能力が高くなるため、ほとんど遅延しない。
次に、幅調整信号１３９が「１（ハイレベル）」のとき
は、インバーター５７，５８だけで反転遅延信号１２１
を伝達する。したがって、反転遅延信号１４２は反転遅
延信号１２１に比較してわずかに遅れる。本実施の形態
の場合、幅調整回路５６によって約１００ｐｓの遅延調
整が行われる。

【００７２】本実施の形態では、第１および第２の実施
の形態に比較して、カウンタ回路１４に設けられたアッ
プダウンカウンタ６２の動作が異なる。以下、図１７お
よび図１８を用いて、本実施の形態のアップダウンカウ
ンタ６２の動作を説明する。

【００７３】図１７はカウンタ回路１４の回路図であ
り、図１８はアップダウンカウンタ６２の回路図であ
る。本実施の形態では、アップダウンカウンタ６２は、
カウンタ出力信号１０９の上位ビット側をカウントする
アップダウンカウンタ６４と、下位ビット側をカウント
するアップダウンカウンタ６５とで構成されている。

【００７４】これらのカウンタ６４，６５は、シーケン
サ５２から出力されるカウンタイネーブル信号１４３に
よって動作が制御される。シーケンサ５２は、はじめ
に、アップダウンカウンタ６２に対してリセット信号を
出力して各カウンタ６４，６５を初期化する。上位側カ
ウンタ６４は、最大値（１１１…１）に初期化され、下
位側カウンタ６５は、０（０００…０）に初期化され
る。なお、図１８において、リセット信号１３６は省略
してある。

【００７５】次に、発振クロック信号１１４の発振がは
じまると、シーケンサ５２は、カウンタイネーブル信号
１４３によりＥＮ１にハイレベルを、ＥＮ２にロウレベ
ルを入力して上位側カウンタ６４を動かす。そして、位
相比較信号１１２，１１３をみることで逓倍クロック信
号１１７，１１８の周波数が安定したかどうか判断す
る。この判断は、例えば第２の実施の形態の場合と同様
に、位相比較信号１１２，１１３のレベルが「０」から
「１」に変わったとき、周波数が安定した（周波数ロッ
ク状態）と判断される。ここで、逓倍クロック信号１１
７，１１８の周波数がロック状態となったとき、カウン
タイネーブル信号１４３によりＥＮ１にロウレベルを、
ＥＮ２にハイレベルを入力して下位側カウンタ６５を動
かす。

【００７６】下位側カウンタ６５は、カウント動作にお
いてキャリーまたはボローが発生したとき、キャリー／
ボロー信号１４４をハイレベルとする。したがって、こ
のときはＯＲ回路６３によりカウンタイネーブル信号１
４５がハイレベルとなるので、上位側カウンタ６４は、
アップダウン信号１２８をとり込んでカウント動作を行
なう。また、下位側カウンタ６５は、逓倍設定信号１０
２によってカウント数が制御される。下位側カウンタ６
５は、逓倍設定信号１０２が２逓倍を示しているとき０
〜１をカウントし、３逓倍を示しているとき０〜３をカ
ウントする。

【００７７】上述したように、カウンタ出力信号１０９
は、逓倍クロック信号１１７，１１８の周波数がロック
状態となるまでは、下位ビットが「０００…０」とな
る。そして、ロック状態となった後は、第１および第２
の実施の形態と同様のカウント出力信号１０９が出力さ
れる。すなわち、逓倍クロック信号１１７，１１８の周
波数が安定するまでは、幅調整回路５６によるクロック
幅の調整は行なわれない。

【００７８】図１９は、ラッチ回路１５の回路図であ
る。本実施の形態のラッチ回路１５は、図６に示した第
１および第２の実施の形態のラッチ回路に比較して、カ
ウンタ出力信号１０９の下位ビットをラッチするラッチ
回路６６，６７を設けたものである。これらラッチ回路
６６，６７は、ラッチ回路３７，３８に対するラッチク
ロック信号１０７，１０８により動作する。

【００７９】本実施の形態において、カウンタ出力信号
１０９が変化したときの動作を説明する。例えば、図１
０に示したように、カウンタ出力信号１０９のカウント
値が「３」から「４」に変化した場合、ラッチ回路１５
から出力されるカウント出力信号１４０は「０００００
０１１」から「０００００１００」に変化する。説明の
簡単のために、逓倍数：２入力クロック信号１０１の１
周期：１０ｎｓ幅調整回路５６の遅延時間：０．１ｎｓ
カウント値「３」のときの逓倍クロック信号１１７の１
周期：４．９ｎｓカウント値「４」のときの逓倍クロッ
ク信号１１７の１周期：５．０ｎｓと仮定する。このよ
うな条件において、カウント値「３」のとき、幅調整回
路５６がないと逓倍クロック信号１１７の２周期は９．
８ｎｓとなるが、本実施の形態ではカウント出力信号１
４０の下位２ビット「１１」により（４．９＋０．１）
×２＝１０ｎｓに調整される。また、カウント値が
「４」のときはカウント出力信号１４０の下位２ビット
「００」により幅調整が行われないので、５．０×２＝
１０ｎｓとなる。このように、本実施の形態においては
発振クロック信号１１４のクロック毎に周期が微調整さ
れるので、逓倍クロック信号１１７，１１８のジッタが
低減される。

【００８０】

【発明の効果】以上詳細に説明したとおり、本発明で用
いているパルス生成回路は、逓倍数をセットして発振器
の発振クロック信号を制御するので、２逓倍だけでな
く、任意の数の逓倍数の逓倍クロック信号を出力するこ
とができる。すなわち、回路規模を増大させることな
く、高い逓倍数のクロック信号を生成することができ
る。

【００８１】また、本発明ではパルス生成回路を２つ設
け、これらを入力クロック信号の１周期毎に交互に動作
させて出力クロック信号を生成するので、入力クロック
信号のデューティに影響されない逓倍クロック信号を生
成することができる。

【００８２】さらに、本発明の逓倍回路は論理素子のみ
で構成しているため、プロセスバラツキや電源変動の影
響を受けずに６００ｐｓ以下の小さいジッタで逓倍クロ
ックを生成することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の逓倍回路のブロック図。

【図２】本発明の発振制御回路の回路図。

【図３】本発明の発振器の回路図（第１の実施の形
態）。

【図４】本発明のｎ逓倍制御回路の回路図。

【図５】本発明のカウンタ回路の回路図（第１の実施の
形態）。

【図６】本発明のラッチ回路の回路図。

【図７】本発明の遅延回路の回路図（第１の実施の形
態）。

【図８】本発明のタイミング制御回路の回路図。

【図９】本発明のパルス生成回路のタイミングチャー
ト。

【図１０】本発明のタイミング制御回路，カウンタ回路
およびラッチ回路のタイミングチャート。

【図１１】本発明の第２の実施の形態の逓倍回路のブロ
ック図。

【図１２】本発明のカウンタ回路の回路図（第２の実施
の形態）。

【図１３】本発明の出力選択回路の回路図。

【図１４】本発明の第３の実施の形態の逓倍回路のブロ
ック図。

【図１５】本発明の発振器の回路図（第３の実施の形
態）。

【図１６】本発明のシフトレジスタおよび幅調整回路の
回路図。

【図１７】本発明のカウンタ回路の回路図（第３の実施
の形態）。

【図１８】本発明のアップダウンカウンタの回路図。

【図１９】本発明のラッチ回路の回路図（第３の実施の
形態）。

【図２０】従来の逓倍回路のブロック図。

【符号の説明】

１，２パルス生成回路３発振制御回路４タイミング制御回路５，１０，１４カウンタ回路６，１５ラッチ回路７ＯＲ回路８，１２発振器９ｎ逓倍制御回路１１出力選択回路１３シフトレジスタ２１，５３，６３ＯＲ回路２２，２４，３３ＡＮＤ回路２３，３１遅延回路２５，２６，２９，３０，３４，４８〜５１フリッ
プフロップ回路２７ｎ進カウンタ２８，３６，４５〜４７デコーダ３２位相比較器３５，６２，６４，６５アップダウンカウンタ３７，３８，６６，６７ラッチ回路３９，４０，６０，６１クロックドインバーター４１ＮＡＮＤ回路４２遅延ブロック４３，５７〜５９インバーター４４１２進カウンタ５２シーケンサ５４分周回路５５マルチプレクサ５６幅調整回路９１発振器（従来）９２カウンタ回路（従来）９３ラッチ回路（従来）９４分周回路（従来）９５シフトレジスタ回路（従来）９６インバーター（従来）９７フリップフロップ回路（従来）９８セレクタ（従来）１０１入力クロック信号１０２逓倍設定信号１０３，１０４発振制御信号１０５アップダウン制御信号１０６カウンタクロック信号１０７，１０８ラッチクロック信号１０９，１２２，１３１，１４０，１４１カウンタ
出力信号１１０，１１１遅延制御信号１１２，１１３，１２７位相比較信号１１４発振クロック信号１１５発振停止信号１１６マスク信号１１７，１１８，１３７逓倍クロック信号１１９出力クロック信号１２０発振イネーブル信号１２１，１４２反転遅延信号１２３，１２９，１３２〜１３４デコーダ出力信号１２４，１３６リセット信号１２５遅延発振制御信号１２６カウンタセット信号１２８アップダウン信号１３０反転クロック信号１３５モード選択信号１３８分周クロック信号１３９幅調整信号１４３，１４５カウンタイネーブル信号１４４キャリー／ボロー信号２０１基準クロック信号（従来）２０２，２０３カウンタ出力信号（従来）２０４分周信号（従来）２０５シフトレジスタ出力信号（従来）２０６上位ビット信号（従来）２０７ＬＳＢ信号（従来）２０８反転基準クロック信号（従来）２０９ＦＦ出力信号（従来）

Claims

(57)【特許請求の範囲】

【請求項１】入力クロック信号を受けて第１および第
２の制御信号を前記入力クロック信号の１周期毎にアク
ティブにする発振制御回路と、前記第１の制御信号がア
クティブとなったときに前記入力クロック信号の逓倍ク
ロック信号である第１の逓倍クロック信号を発振する第
１のパルス生成回路と、前記第２の制御信号がアクティ
ブとなったときに前記入力クロック信号の逓倍クロック
信号である第２の逓倍クロック信号を発振する第２のパ
ルス生成回路と、前記第１および第２の逓倍クロック信
号の論理和をとり出力クロック信号を出力する論理和回
路とを有することを特徴とする逓倍回路。
【請求項２】入力クロック信号を受けて第１および第
２の制御信号を前記入力クロック信号の１周期毎にアク
ティブにする発振制御回路と、外部から入力された逓倍
設定信号を受けて当該逓倍設定信号が示す逓倍数を倍に
して内部逓倍設定信号を生成する手段と、前記第１の制
御信号がアクティブとなったときに前記内部逓倍設定信
号が示す数の前記入力クロック信号の逓倍クロック信号
である第１の逓倍クロック信号を発振する第１のパルス
生成回路と、前記第２の制御信号がアクティブとなった
ときに前記内部逓倍設定信号が示す数の前記入力クロッ
ク信号の逓倍クロック信号である第２の逓倍クロック信
号を発振する第２のパルス生成回路と、前記第１および
第２の逓倍クロック信号を分周しかつ論理和をとって出
力クロック信号を出力する出力回路とを有することを特
徴とする逓倍回路。
【請求項３】逓倍設定信号を受けて、前記第１および
第２の逓倍クロック信号のクロック数が前記入力クロッ
ク信号の１周期の期間に前記逓倍設定信号が示す逓倍数
となるようにする制御手段をさらに有することを特徴と
する請求項１または２記載の逓倍回路。
【請求項４】前記第１および第２のパルス生成回路の
各々は、発振クロック信号を発振する発振器と、逓倍設
定信号と前記発振クロック信号とを受けて当該逓倍設定
信号が示す逓倍数の前記発振クロック信号が発振したと
きに前記発振器を停止させるｎ逓倍制御回路とを備え、
前記発振器は、前記発振クロック信号を前記逓倍クロッ
ク信号として出力することを特徴とする請求項１または
２記載の逓倍回路。
【請求項５】前記ｎ逓倍制御回路は、前記入力クロッ
ク信号の１周期の期間の終りのタイミングと前記発振ク
ロック信号が前記逓倍数発振したときの終りのタイミン
グとを比較して前記発振クロック信号の位相が前記入力
クロック信号の位相より進んでいるときに第１のレベル
の位相比較信号を出力し、前記発振クロック信号の位相
が前記入力クロック信号の位相より遅れているときに第
２のレベルの位相比較信号を出力する位相比較器を備
え、前記発振器は前記位相比較信号が前記第１のレベル
のときは前記発振クロック信号の周波数を下げ、前記位
相比較信号が前記第２のレベルのときは前記発振クロッ
ク信号の周波数を上げることを特徴とする請求項４記載
の逓倍回路。
【請求項６】前記発振器は複数段の遅延素子で構成さ
れた遅延回路を備え、前記位相比較信号が前記第１のレ
ベルのときは前記遅延素子の段数が増加し、前記位相比
較信号が前記第２のレベルのときは前記遅延素子の段数
が減少することを特徴とする請求項５記載の逓倍回路。
【請求項７】前記発振器は、前記発振クロック信号の
１クロック毎に当該クロック信号のパルス幅を調整する
幅調整回路をさらに備えることを特徴とする請求項４記
載の逓倍回路。