KR100331731B1

KR100331731B1 - 체배 회로

Info

Publication number: KR100331731B1
Application number: KR1019990015179A
Authority: KR
Inventors: 다니요시이쓰로
Original assignee: 가네꼬 히사시; 닛뽕덴끼 가부시끼가이샤
Priority date: 1998-04-28
Filing date: 1999-04-28
Publication date: 2002-04-09
Also published as: EP0954106A3; EP0954106B1; JP3110377B2; TW432799B; KR19990083557A; DE69937855D1; US6351756B1; EP0954106A2; DE69937855T2; JPH11312962A

Abstract

본 발명의 과제는 입력 클럭 신호의 듀티에 영향받지 않는 체배 클럭 신호를 생성하는 것이다.

본 발명에 따르면, 입력 클럭 신호를 분주시켜 생성된 2 개의 발진 제어 신호 (103,103) 에 의해 2 개의 펄스 생성 회로를 입력 클럭 신호의 1 주기마다 교대로 동작시키고, 교대로 출력되는 체배 클럭 신호 (117,118) 의 OR 을 취하여 출력 클럭 신호 (119) 로 한다. 펄스 생성 회로 (1,2) 에서는 발진기 (8) 에서 발진된 발진 클럭 신호 (114) 의 클럭수를 카운트하고, 설정된 체배수의 발진 클럭 신호 (114) 기간의 종료와 발진 제어 신호 (103, 104) 의 위상차를 검출한다. 그 위상차 결과에 따라서, 카운터 회로 (5) 에서 출력되는 신호 (109,110,111) 를 이용하여 발진기 (8) 의 발진 주파수를 제어한다.

Description

체배 회로 {MULTIPLIER CIRCUIT}

본 발명은 클럭 발진 회로에 관한 것으로, 특히 입력된 클럭의 주파수를 체배하여 출력하는 체배 회로에 관한 것이다.

체배 회로는, 입력 클럭 주파수를 억제하여 내부 회로의 클럭 주파수를 높이는 경우에 이용되는 회로이다. 이하, 종래의 기술로서, 일본 공개특허공보 평2-177715 호에 기재된 체배 회로를, 예로서 설명한다.

도 20 은 종래의 체배 회로의 회로구성도를 나타낸 것이다. 간단히 설명하면, 이 체배 회로는 입력 클럭 신호 (101) 가 입력되어 입력 클럭 신호 (101) 의 2 배인 주파수 신호가 분주 회로 (94) 에서 출력되며, 시프트 레지스터 회로 (95) 에서 분주 회로 (94) 의 출력 클럭 신호의 듀티비 (하이 레벨과 로우 레벨 기간의 비) 가 조정되어, 최종적으로 입력 클럭 신호 (101) 에 대하여 2 배인 주파수를 가진 출력 클럭 신호 (119) 가 출력되는 것이다.

이하, 종래의 체배 회로를 구성하는 각 블록에 대하여 설명한다.

발진기 (91) 는, 입력 클럭 신호 (101) 의 주파수에 대하여 m 배 (m ≥2 인 양의 정수) 주파수의 기준 클럭 신호 (201) 를 출력한다.

카운터 회로 (92) 는 기준 클럭 신호 (201) 와 입력 클럭 신호 (101) 가 입력되며, 입력 클럭 신호 (101) 의 상승에서 하강까지의 1/2 주기 (하이 레벨 기간) 에 발생하는 기준 클럭 (201) 의 클럭수를 카운트하여, 그 카운트값을 카운터 출력 신호 (202) 로서 출력한다. 또, 카운터 회로 (92) 는 클럭 신호의 1 주기에서 1 클럭으로서 카운트한다.

래치 회로 (93) 는, 카운터 출력 신호 (202) 와 입력 클럭 신호 (101) 가 입력되며, 입력 클럭 신호 (101) 의 하강 에지에 대응하여 카운터 출력 신호 (202) 의 값을 유지하고, 카운터 출력 신호 (203) 으로서 출력한다. 따라서, 입력 클럭 신호 (101) 의 1 주기 동안에, 카운터 출력 신호 (202) 의 값을 유지한다.

분주 회로 (94) 는 카운터를 내장하고 있으며, 카운터 출력 신호 (203) 가 나타내는 카운트 값이 나타내는 수의 기준 클럭 신호 (201) 가 입력될 때마다, 분주 신호 (204) 로서 기준 클럭 신호 (201) 의 1 주기 길이의 하이 레벨을 출력한다. 즉, 하이 레벨을 입력 클럭 신호 (101) 의 1/2 주기마다 1 회 출력하기 때문에, 분주신호 (204) 는 입력클럭 신호 (101) 의 2 배의 주파수를 갖게 된다.

시프트레지스터회로 (95) 는 기준클럭 신호 (201) 가 입력될 때마다 분주신호 (204) 의 하이레벨 기간을 기준클럭 신호 (201) 의 2 클럭분, 3 클럭분, … 과 같이 확장해 간다. 또, 카운터출력신호 (203) 는 LSB (207) 와 그 상위비트신호 (206) 로 분할되어 있으며, 시프트 레지스터회로 (95) 에는 상위비트신호 (206)가 입력된다. 이 상위비트신호 (206) 에 의해 클럭의 확장폭이 제어된다. 그 결과, 시프트 레지스터출력신호 (205) 가 분주신호 (204) 와는 1 주기의 기간이 동일하고, 하이레벨 기간이 다른 것이 된다.

예를 나타내면, 래치회로 (93) 의 카운트값이 「6」 이었던 경우, 분주신호 (204) 의 하이레벨과 로우레벨의 비는 1 : 5 이지만, 시프트레지스터출력신호 (205) 에서는 3 : 3 이 된다. 또, 카운트값이 「5」 이었던 경우에는 분주신호 (204) 에서 1 : 4, 시프트레지스터출력신호 (205) 에서 2 : 3 이 된다.

플립플롭 회로 (97) 는, 래치회로 (93) 의 카운트값이 홀수인 경우에 듀티 50 % 가 아닌 시프트레지스터출력신호 (205) 의 듀티비를 보정하는 것이다. 즉, 인버터 (96) 에서 반전된 반전기준클럭 신호 (208) 의 상승으로 시프트레지스터 출력신호 (205) 를 래치하고, 이 래치출력과 시프트레지스터 출력신호 (205) 의 OR 을 취하여, FF 출력신호 (209) 로서 출력한다. 따라서, FF 출력신호 (209) 는 시프트레지스터출력신호 (205) 의 하이레벨 기간을 기준클럭 신호 (201) 의 1/2 주기분 확장한 것이 된다. 즉, 상기 카운트값이 「5」 이었던 경우의 FF 출력신호 (209) 는 하이레벨과 로우레벨의 비가 2.5 : 2.5 가 된다.

셀렉터 (98) 는 시프트레지스터 출력신호 (205) 와 FF 출력신호 (209) 어느쪽을 최종적인 출력 클럭 신호 (119) 로서 선택 및 출력하는 것이다. 셀렉터 (98) 에는 카운터출력신호 (203) 의 LSB (207) 가 입력되며, LSB 가 「0」 일 때 시프트레지스터출력신호 (205) 가 선택되고, LSB 가 「1」 일 때 FF 출력신호 (209) 가 선택된다. 즉, 카운트값이 짝수일 때 시프트레지스터출력신호 (205)가 선택되고, 홀수일 때 FF 출력신호 (209) 가 선택되게 된다.

이상의 구성에 의해, 종래의 체배회로는 입력클럭 신호에 대하여 듀티 50 % 의 2 체배클럭 신호를 출력하고 있다.

상술한 종래기술에는 다음과 같은 문제점이 있었다.

첫째, 종래기술의 체배회로에서는 2 체배의 출력 클럭 신호밖에 발생시킬 수 없다. 따라서, 회로를 종속접속함으로써 듀티 50 % 의 4 체배, 8 체배라는 2 n 승 체배의 클럭 신호를 생성하는 회로를 형성하면, 체배수가 커짐에 따라 2 체배회로를 종속접속하기 때문에 회로규모가 커진다.

둘째, 종래기술의 2 체배회로를 구성하기 위해서는 입력클럭 신호의 주파수보다도 2 배 이상의 높은 주파수를 출력하는 발진기가 필요하게 되는데, 이 2 체배회로를 종속접속하여 2 n 승 체배를 구성하는 경우에는 발진기의 주파수 특성이 크게 영향을 미쳐 정확한 주파수의 클럭 신호 출력이 곤란하게 된다.

셋째, 2 체배회로의 출력 클럭 신호의 선택에는 발진기의 클럭 신호로 동작하는 카운터의 LSB 를 사용하고 있기 때문에, 발진기의 주파수 특성에 의해 체배회로의 지터특성이 결정된다. 만약, 발진기의 발진 클럭주파수를 400 ㎒ (주기 2.5 ㎱) 로 생각하면, 이 2 체배회로의 지터특성은 출력 클럭 신호에 기준클럭 신호의 1/2 비트 시프트하는 기능을 고려해도 1.25 ㎱ 의 지터를 가진다.

넷째, 이 2 체배회로는 입력클럭 신호의 하이레벨 기간에 발진기의 발진 클럭수를 카운트하여 2 체배클럭을 생성하기 때문에, 입력클럭 신호의 듀티비가 일정하지 않으면, 입력클럭 신호의 하이레벨 기간에 발진기의 발진 클럭수를 카운트하는 수가 변하고, 입력클럭 신호가 하이레벨 기간에 생성된 체배클럭 및 입력클럭 신호가 로우레벨 기간에 생성된 체배클럭의 듀티비가 달라진다.

본 발명은 이상의 문제점을 해결하는 체배회로를 제공하는 것이다.

과제를 해결하기 위한 수단

본 발명의 체배회로는,

입력클럭 신호를 받아 제 1 및 제 2 제어신호를 입력클럭 신호의 1 주기마다 활성화시키는 발진제어회로;

제 1 제어신호가 활성화될 때, 입력클럭 신호의 체배클럭 신호인 제 1 체배클럭 신호를 발진하는 제 1 펄스생성회로;

제 2 제어신호가 활성화될 때, 입력클럭 신호의 체배클럭 신호인 제 2 체배클럭 신호를 발진하는 제 2 펄스생성회로; 및

제 1 및 제 2 체배클럭 신호의 논리합을 취하여 출력 클럭신호를 출력하는 논리합 회로를 구비한다.

또, 바람직한 실시 태양에 의하면,

입력클럭 신호를 받아, 제 1 및 제 2 제어신호를 입력클럭 신호의 1 주기마다 활성화시키는 발진제어회로;

외부로부터 입력된 체배 설정신호를 받아, 당해 체배설정신호가 나타내는 체배수를 배로하여, 내부체배설정신호를 생성하는 수단;

제 1 제어신호가 활성화되는 경우, 내부체배설정신호가 나타내는 수의 입력클럭 신호의 체배클럭 신호인 제 1 체배클럭 신호를 발진하는 제 1 펄스생성회로;

제 2 제어신호가 활성화되는 경우, 내부체배설정신호가 나타내는 수의 입력클럭 신호의 체배클럭 신호인 제 2 체배클럭 신호를 발진하는 제 2 펄스생성회로;

제 1 및 제 2 체배클럭 신호를 분주하고 또 논리합을 취하여, 출력 클럭 신호를 출력하는 출력회로를 구비한다.

또한, 바람직한 실시 태양에 의하면, 체배회로는,

체배설정신호를 받아, 제 1 및 제 2 체배클럭 신호의 클럭수가 입력클럭 신호의 1 주기의 기간에 체배 설정신호가 나타내는 체배수가 되도록 하는 제어수단을 구비한다.

상기 체배회로에 있어서는, 제 1 및 제 2 펄스생성회로 각각은,

발진 클럭 신호를 발진하는 발진기; 및

체배설정신호와 발진 클럭 신호를 받아, 당해 체배설정신호가 나타내는 체배수의 발진 클럭 신호가 발진하는 경우에, 발진기를 정지시키는 n 체배제어회로를 구비하고,

발진기는 발진 클럭 신호를 체배클럭 신호로서 출력한다.

또, n 체배제어회로는,

입력클럭 신호의 1 주기의 기간 종료 타이밍과, 발진 클럭 신호가 체배수 발진했을 때의 종료 타이밍을 비교하여, 발진 클럭 신호의 위상이 입력클럭 신호의 위상보다 빠를 경우에 제 1 레벨의 위상비교신호를 출력하고, 발진 클럭 신호의 위상이 입력클럭 신호의 위상보다 지연되는 경우에는 제 2 레벨의 위상비교신호를 출력하는 위상비교기를 구비하고,

발진기는 위상비교신호가 제 1 레벨일 때에는 발진 클럭 신호의 주파수를 낮추고, 위상비교신호가 제 2 레벨일 때에는 발진 클럭 신호의 주파수를 상승시킨다.

또한, 발진기는 복수단의 지연소자로 구성된 지연회로를 구비하고, 위상비교신호가 제 1 레벨일 때에는 지연소자의 단수가 증가하고, 위상비교신호가 제 2 레벨일 때에는 지연소자의 단수가 감소한다.

상기 발진기는 발진 클럭 신호의 1 클럭마다 당해 클럭 신호의 펄스폭을 조정하는 폭조정회로를 추가로 구비할 수도 있다.

도 1 은 본 발명의 제 1 실시의 체배회로의 블록도.

도 2 는 본 발명의 발진제어회로의 회로도.

도 3 은 본 발명의 발진기의 회로도 (제 1 실시형태).

도 4 는 본 발명의 n 체배제어회로의 회로도.

도 5 는 본 발명의 카운터회로의 회로도 (제 1 실시형태).

도 6 은 본 발명의 래치회로의 회로도.

도 7 은 본 발명의 지연회로의 회로도 (제 1 실시형태).

도 8 은 본 발명의 타이밍제어회로의 회로도.

도 9 는 본 발명의 펄스생성회로의 타이밍챠트.

도 10 은 본 발명의 타이밍제어회로, 카운터회로 및 래치회로의 타이밍챠트.

도 11 은 본 발명의 제 2 의 실시형태의 체배회로의 블록도.

도 12 는 본 발명의 카운터회로의 회로도 (제 2 실시형태).

도 13 은 본 발명의 출력선택회로의 회로도.

도 14 는 본 발명의 제 3 의 실시형태 체배회로의 블록도.

도 15 는 본 발명의 발진기의 회로도 (제 3 실시형태).

도 16 은 본 발명의 시프트 레지스터 및 폭조정회로의 회로도.

도 17 은 본 발명의 카운터회로의 회로도 (제 3 실시형태).

도 18 은 본 발명의 업다운카운터의 회로도.

도 19 는 본 발명의 래치회로의 회로도 (제 3 실시형태).

도 20 은 종래의 체배회로의 블록도.

※ 도면의 주요부분에 대한 부호의 설명

1, 2 : 펄스생성회로 3 : 발진제어회로

4 : 타이밍제어회로 5, 10, 14 : 카운터회로

6, 15 : 래치회로 7 : OR 회로

8, 12 : 발진기 9 : n 체배 제어회로

11 : 출력선택회로 13 : 시프트 레지스터

21, 53, 63 : OR 회로 22, 24 , 33 : AND 회로

23, 31 : 지연회로

25, 26, 29, 30, 34, 48 ∼ 51 : 플립플롭회로

27 : n 진 카운터 28, 36, 45 ∼ 47 : 디코더

32 : 위상비교기 35, 62, 64, 65 : 업다운카운터

37, 38, 66, 67 : 래치회로 39, 40, 60, 61 : 클럭드인버터

41 : NAND 회로 42 : 지연블록

43, 57 ∼ 59 : 인버터 44 : 12 진 카운터

52 : 시퀀서 54 : 분주회로

55 : 멀티플렉서 56 : 폭조정회로

91 : 발진기 (종래) 92 : 카운터회로 (종래)

93 : 래치회로 (종래) 94 : 분주회로 (종래)

95 : 시프트 레지스터 (종래) 96 : 인버터 (종래)

97 : 플립플롭회로 (종래) 98 : 셀렉터 (종래)

101 : 입력클럭 신호 102 : 체배설정신호

103, 104 : 발진제어신호 105 : 업다운 제어신호

106 : 카운터 클럭 신호 107, 108 : 래치클럭 신호

109, 122, 131, 140, 141 : 카운터 출력신호

110, 111 : 지연제어신호 112, 113, 127 : 위상비교신호

114 : 발진 클럭 신호 115 : 발진정지신호

116 : 마스크신호 117, 118, 137 : 체배클럭 신호

119 : 출력 클럭 신호 120 : 발진 인에이블신호

121, 142 : 반전지연신호

123, 129, 132 ∼ 134 : 디코더 출력신호

124, 136 : 리세트신호 125 : 지연발진제어신호

126 : 카운터세트신호 128 : 업다운 신호

130 : 반전 클럭 신호 135 : 모드 선택신호

138 : 분주 클럭 신호 139 : 폭조정신호

143, 145 : 카운터 인에이블 신호

144 : 캐리/보로 신호 201 : 기준클럭 신호 (종래)

202, 203 : 카운터 출력신호 (종래)

204 : 분주신호 (종래) 205 : 시프트 레지스터 출력신호 (종래)

206 : 상위 비트신호 (종래) 207 : LSB 신호 (종래)

208 : 반전기준 클럭 신호 (종래)

209 : FF 출력신호 (종래)

발명의 실시 형태

이하, 본 발명의 실시 형태를, 도면을 이용하여, 설명한다.

도 1 는 본 발명의 제 1 실시 형태인 블록도를 나타낸 것이다.

이 실시 형태는, 2 개의 펄스생성회로 (1, 2) 로부터 입력클럭 신호 (101) 의 1 주기마다 번갈아 체배클럭 신호를 생성하여 출력하는 것이다. 즉, 발진제어회로 (3) 에 의해 입력클럭 신호 (101) 의 2 분주신호인 발진제어신호 (103, 104) 를 생성하여 펄스생성회로 (1, 2) 를 제어한다. 발진제어신호 (104) 는 103 의 반전신호가 된다. 따라서, 발진제어신호 (103) 의 하이레벨의 기간에 펄스생성회로 (1) 에서 체배클럭신호 (117) 를 출력하고, 발진제어신호 (104) 의 하이레벨의 기간에 펄스생성회로 (2) 에서 체배클럭신호 (118) 를 출력한다.펄스생성회로 (1,2) 에서 출력된 체배클럭 (117,118) 은, OR 회로 (7) 를 통하여, 출력클럭신호 (119) 로서 출력된다.

펄스생성회로 (1,2) 에는, 발진기 (8) 와 n 체배제어회로 (9) 가 내장되어 있다. 발진기 (8) 는, 발진제어신호 (103,104) 에 의하여, 동작타이밍이 제어된다. 또, n 체배제어회로 (9) 에는, 체배설정신호 (102) 에 의하여 목적하는 체배수의 정보가 세트된다. 그리고, 이 정보에 의거하여 발생하는 신호 (위상비교신호 112,113) 에 의하여, 카운터회로 (5) 및 래치회로 (6) 를 이용하여, 펄스생성회로 (1,2) 에 내장되는 발진기 (8) 의 발진주파수를 제어하는 신호 (지연제어신호 110,111) 가 발생된다. 카운터회로 (5) 및 래치회로 (6) 의 동작 타이밍은, 타이밍제어회로 (4) 에 의하여 제어된다. 그리고, 펄스생성회로 (2) 는, 펄스생성회로 (1) 와 동일한 구성을 취하기 때문에, 여기에 내장되는 발진기 (8) 와 n 체배제어회로 (9) 는 도시를 생략하고, 상세한 설명도 생략한다.

이하, 도 1 의 블록도의 각부를 상세하게 설명한다.

도 2 는 발진제어회로 (3) 의 회로도를 나타낸 것이다.

발진제어회로 (3) 는, 플립플롭회로 (이하 FF 회로) (20) 로 구성되며, 클럭 입력단자에 입력클럭신호 (101) 가 입력되어, 정출력단자에서 발진제어신호 (103) 가 출력되며, 반전출력단자에서 발진제어신호 (104) 가 출력된다. 그리고, 발진제어신호 (104) 는, 데이터 입력단자에 귀환된다. 그 결과, 입력클럭신호 (101) 의 상승에 의해, 분주된 분주신호가 출력된다. 발진제어신호 (103) 는, 펄스생성회로 (1) 의 발진기 (8) 와 n 체배제어신호 (9) 가 입력된다.

도 3 는 발진기 (8) 의 회로도를 나타낸 것이다.

발진기 (8) 는, 발진제어신호 (103) 가 입력되면, 발진클럭신호 (114) 를 출력한다. 발진제어신호 (103) 가 하이레벨이 되면, OR 회로 (21) 에서 하이레벨의 발진 인에이블신호 (120) 가 AND 회로 (22) 에 입력된다. AND 회로 (22) 의 출력에는 지연회로 (23) 가 접속되어 있고, 지연회로 (23) 에서는 AND 회로 (22) 의 출력의 반전레벨을 취하는 반전지연신호 (121) 가 출력되어, AND 회로 (22) 에 귀환된다. 즉 링발진기를 구성하고 있으며, 따라서 AND 회로 (22) 의 출력은, 발진 인에이블신호 (120) 와 하이레벨의 사이, 하이레벨과 로우레벨을 반복하여 발진한다. 이 발진신호가 발진클럭신호 (114) 로서 n 체배제어회로 (9) 에 출력된다. 그리고, 지연회로 (23) 는, 지연제어신호 (110) 에 의하여 그 단수가 변화한다.

도 4 는 n 체배제어회로 (9) 의 회로도를 나타낸 것이다. n 체배 제어회로 (9) 는, 발진기 (8) 에서 입력되는 발진클럭신호 (114) 의 클럭수를 n 진 카운터 (27) 로 카운트하고, 소정의 카운트수에 달한 시점에서 발진정지신호 (115) 와 마스크신호 (116) 를 발진기 (8) 에 출력한다.

이 실시형태에서는, n 진 카운터 (27) 는 8 진 카운터로 구성되어 있기 때문에, 「0」∼「7」까지 카운트업하여 그 카운트값을 카운터출력신호 (122) 로서 출력한다. 또, n 진 카운터 (27) 는, 발진클럭신호 (114) 의 상승에응답하여 카운트업한다. 그리고, 발진기 (8) 에서 발진클럭신호 (114) 가 입력되기 전에, n 진 카운터 (27) 에는, 초기값으로서 체배 설정신호 (102) 에 의해 목적하는 체배수에 대응한 값이 세트된다. 예컨대, 2 체배 클럭신호를 출력할 경우에는, 「6」이, 3 체배인 경우에는 「5」가 세트된다.

n 진 카운터 (27) 가 출력한 카운터출력신호 (122) 는, 디코더 (28) 에 입력된다. 디코더 (28) 는, n 진 카운터 (27) 의 카운터값이 최대값일때, 디코더출력신호 (123) 를 하이레벨로 한다. 즉, 이 실시형태의 경우, 카운트값이 「7」일때 하이레벨을 출력한다. 그리고, 디코더 출력신호 (123) 의 변화타이밍은, 발진클럭신호 (114) 의 상승타이밍에 비하여, n 진 카운터 (27) 와 디코더 (28) 의 동작시간의 영향으로 약간 늦어진다.

FF 회로 (29) 는, 발진클럭신호 (114) 의 상승에 의해 디코더출력신호 (123) 의 레벨을 유지하여, 발진정지신호 (115) 로서 출력한다. 또, FF 회로 (30) 는, 발진클럭신호 (114) 의 하강에 의해 발진정지신호 (115) 의 레벨을 유지하며, 그 레벨을 반전시켜 마스크신호 (116) 로서 출력한다.

도 3 으로 돌아와서, 발진기 (8) 를 설명한다.

n 체배제어회로 (9) 에서 출력된 발진정지신호 (115) 는 OR 회로 (21) 에 입력되며, 마스크신호 (116) 는 AND 회로 (24) 에 입력된다. 따라서, 발진 인에이블신호 (120) 는, 발진정지신호 (115) 가 하이레벨인 동안에도 출력된다. 또, AND 회로 (24) 는, 마스크신호 (116) 가 하이레벨인 동안에는 발진클럭신호 (114) 를 체배클럭신호 (117) 로서 출력하는데, 마스크신호(116) 가 로우레벨이 되면, 체배클럭신호 (117) 의 출력을 억제한다.

도 4 의 n 체배제어회로 (9) 의 설명을 계속한다.

FF 회로 (26) 는, n 진 카운터 (27) 에 초기값을 세트하는 타이밍을 부여하는 것으로, 발진제어신호 (103) 의 하강에 응답하여 카운터세트신호 (126) 를 하이레벨로서 출력하며, 입력클럭신호 (101) 의 하강에 응답하여 카운터세트신호 (126) 를 해제한다. n 진 카운터 (27) 에는, 카운터세트신호 (126) 가 하이레벨인 동안에, 체배설정신호 (102) 가 나타내는 값이 세트된다.

FF 회로 (25) 는, FF 회로 (29,30) 에 대한 리세트신호를 출력하는 것이다. 입력클럭신호 (101) 의 하강에 응답하여, 리세트신호 (124) 를 하이레벨로서 출력하며, 발진제어신호 (103) 의 상승으로 리세트신호 (124) 를 해제한다.

FF 회로 (32) 는, 발진제어신호 (103) 와 발진정지신호 (115) 의 위상을 비교하는 위상비교기가 된다. 발진정지신호 (103) 는 지연회로 (31) 에 의하여 지연되어, 지연발진제어신호 (125) 로서 FF 회로 (32) 에 입력된다. 지연회로 (31) 는, 발진기 (8) 의 OR 회로 (21), AND 회로 (22) 및, FF 회로 (29) 의 게이트지연에 상당하는 지연값으로 설정된다. 그리고 FF 회로 (32) 는 발진정지신호 (115) 의 하강에 응답하여 지연발진제어신호 (125) 의 레벨을 유지하여, 위상비교신호 (112) 로서 출력한다. 즉, 발진정지신호 (115) 의 하강의 타이밍과 지연발진제어신호 (125) 의 상승의 타이밍의 차이를, 위상비교신호 (112) 로서 출력한다.

위상비교신호 (112) 는, 도 1 의 카운터회로 (5) 에 입력된다. 도 5 에, 카운터회로 (5) 의 회로도가 도시되어 있다. 펄스생성회로 (1,2) 에 의하여 출력된 위상비교신호 (112,113) 는, AND 회로 (33) 에 입력되며, 위상비교신호 (127) 로서 출력된다. 이 위상비교신호 (127) 의 레벨이 FF 회로 (34) 에서 유지되어 업다운신호 (128) 로서 출력된다. 업다운카운터 (35) 는, 업다운신호 (128) 가 하이레벨일때 카운트업하며, 로우레벨일때 카운트다운하여, 카운트값을 카운터출력신호 (109) 로서 출력한다.

카운터 출력신호 (109) 는, 도 1 의 래치회로 (6) 에 입력된다. 도 6 에, 래치회로 (6) 의 회로도가 도시되어 있다. 디코더회로 (36) 는, 카운터출력신호 (109) 를 디코더하여 디코더출력신호 (129) 를 출력한다. 이때, 디코더출력신호 (129) 는, 하위 비트에 카운터출력신호 (109) 로 나타낸 카운터값 「1」및, 상위 비트에 「0」이 늘어선 구성으로 되어 있다. 예컨대, 카운터값이 「3」인 경우에는, 「0000…0111」이 된다. 본 실시형태의 경우, 업다운카운터 (35) 의카운트값의 범위는 「1∼36」으로 정하고 있기 때문에, 디코더출력신호 (129) 는 36 비트의 디코더가 된다. 디코더출력신호 (129) 는, 펄스 생성회로 1 용의 래치회로 (37) 와 펄스 생성회로 2 용의 래치회로 (38) 에 각각 래치되어, 지연제어신호 (110, 111) 로서 출력된다.

상술한 카운터회로 (5) 의 FF 회로 (34) 와 업다운카운터 (35) 의 동작타이밍은, 도 1 의 타이밍제어회로 (4) 에서 발생하는 업다운제어 클럭신호 (105) 와, 카운터클럭신호 (106) 에 의하여 각각 제어된다. 또, 래치회로 (6) 의 래치회로(37,38) 의 동작타이밍은, 타이밍제어회로 (4) 에서 발생한 래치클럭 신호 (107,108) 에 의해 각각 제어된다.

도 7 은 도 3 의 지연회로 (23) 의 회로도를 나타낸 것이다.

지연회로 (23) 는 지연블럭 (42) 이 지연제어신호 (110) 의 비트수와 동수 직렬로 접속되어 구성된다. 다단 접속된 지연블럭 (42) 에는 좌단에 지연제어신호 (110) 의 LSB 가 입력되고, 우단에 MSB 가 입력된다. 하나의 지연블럭 (42) 은 클럭드인버터 (39,40) 와 NAND 회로 (41) 로 구성된다. 클럭드인버터 (39 와 40) 는 상보적으로 동작한다. 즉, 지연제어신호 (110) 로부터 「1」이 입력되면, 클럭드인버터 (39) 는 동작하지 않고 클럭드인버터 (40) 가 동작하여 전단에서의 신호를 전달한다. 지연제어신호 (110) 로부터 「0」이 입력되면, 클럭드인버터 (39) 가 동작하여 발진 클럭 신호 (114) 의 라인과 지연반전신호 (121) 의 라인 사이에 경로를 형성한다. 전단에서의 신호는 클럭드인버터 (40) 에 의해 억제된다. 따라서, 업다운카운터 (35) 의 카운트값이 클수록 (즉, LSB 로부터의 「1」의 수가 많을 수록) 지연시간이 커진다.

도 8 는 타이밍제어회로 (4) 의 회로도를 나타낸 것이다.

타이밍제어회로 (4) 는 입력클럭 신호 (101) 로부터의 각종 클럭 신호를 생성한다. 이 각종 클럭 신호는, 후술하는 바와 같이 입력클럭 신호의 12 클럭분으로 1 주기가 된다. 타이밍제어회로 (4) 에 입력클럭 신호 (101) 가 입력되면, 인버터 (43) 에 의해 반전클럭 신호 (130) 가 생성된다. 타이밍제어회로 (4) 는, 입력클럭 신호 (101) 의 반전클럭 신호 (130) 의 상승에 의해 제어되는데,이는 각종 클럭 신호의 발생타이밍을 발진제어신호 (103,104) 의 상승 타이밍과 동시에 일어나지 않도록 하기 위함이다.

즉, 도 5 의 업다운카운터 (44) 또는 도 6 의 래치회로 (37,38) 는 도 3 의 발진기 (8) 의 지연회로 (23) 를 제어하는 것이므로, 발진기 (8) 의 발진정지기간으로 변화한다.

반전클럭 신호 (130) 의 상승에 응답하여, 12진 카운터 (44) 는 「0」∼「11」까지의 카운트값을 12진 카운터 출력신호 (131) 로서 출력한다. 12진 카운터출력신호 (131) 는 디코더 (45∼47) 에 공급된다.

디코더 (45) 는 카운트값이 「1」일 때, 디코더 (46) 는 카운트값이 「5」일 때, 디코더 (47) 는 카운트값이 「7」일 때, 각각 하이레벨의 디코더출력신호 (132∼134) 를 출력한다. 따라서, 디코더 출력신호 (132∼134) 는 반전클럭 신호 (130) 의 12주기중, 1주기가 하이레벨이 된다.

FF 회로 (48∼50) 는 반전클럭 신호 (130) 의 상승에 의해 디코더출력신호 (132 ∼134) 의 레벨을 각각 유지한다. 따라서, 업다운제어클럭 신호 (105) 는 12진 카운터 (44) 의 카운트값이「2」일 때 하이레벨이 출력되고, 카운터클럭 신호 (106) 는 카운트값이「6」일 때 하이레벨이 출력되며, 래치클럭 신호 (107) 는 카운트값이 「8」일 때 하이레벨이 출력된다. 또한, 래치클럭 신호 (107) 는 FF 회로 (51) 에 입력되고, 반전클럭 신호 (130) 의 상승에 의해 유지된다. 따라서, 래치클럭 신호 (108) 는 12진 카운터 (44) 의 카운트값이「9」일 때 하이레벨이 출력된다.

이와 같이, 본 실시형태에서는 입력클럭 신호 (101) 의 12주기를 기준으로 하여 제어되고 있는데, 이는 각 블럭의 동작마진을 고려한 것으로 본 발명은 이에 한정되지는 않는다. 즉, 12진 카운터를 사용하지 않아도 8진이나 16진 등 짝수이면 된다.

이하, 도 9 및 도 10 에 나타낸 타이밍챠트를 사용하여, 본 실시형태의 동작을 설명한다.

도 9 는 펄스생성회로의 타이밍챠트이다.

펄스생성회로는 발진 이네이블신호 (120) 가 하이레벨의 기간에 발진상태가 되고, 로우레벨의 기간에 정지상태가 된다. 또, 발진 이네이블신호 (120) 의 상승은 발진제어신호 (103) 에 의해 결정되며, 하강은 발진정지신호 (115) 에 의해 결정된다.

계속해서, 펄스생성회로 (1) 가 정지상태일 때의 동작부터 설명한다. 정지상태일 때는 n진 카운터 (27) 의 초기화, 즉 본 발명의 체배회로에 체배수를 세트하는 처리를 한다. 그리고, 이하의 설명에 있어서는 2 체배의 출력 클럭 신호 (119) 를 생성하는 경우를 설명한다.

발진제어신호 (103) 의 하강에 응답하여 카운터세트신호 (126) 가 상승하고 (FF 회로 26), n진 카운터 (27) 에 「6」이 세트된다. 카운터세트신호 (126) 는 입력클럭 신호 (101) 의 하강에 의해 리세트된다. 이와 동시에, 리세트신호 (124) 가 상승하고 (FF 회로 25), 마스크신호 (116) 가 리세트되어 하이레벨로 한다 (FF 회로 30). 이에 따라, 체배 클럭 신호 (117) 가 출력가능한 상태가 된다 (AND 회로 24). 이 때, 발진정지신호 (115) 도 리세트신호 (124) 에 의해 초기화된다 (FF 회로 29). 그리고, 발진정지신호는, 통상의 경우 리세트신호 (124) 가 발생했을 때는 로우레벨로 되어 있지만, 오동작 등에 의해 하이레벨로 되어 있는 경우에 초기화되어 로우레벨이 된다.

계속해서, 펄스생성회로 (1) 가 발진상태일 때의 동작을 설명한다.

발진제어신호 (103) 의 상승에 응답하여 발진 인에이블신호 (120) 가 상승하고 (OR 회로 21), 리세트신호 (124) 가 하강함으로써 (FF 회로 25), 펄스생성회로 (1) 는 발진상태가 된다.

발진 이네이블신호 (120) 의 상승에 응답하여, 발진 클럭 신호 (114) 의 한개째가 상승하기 때문에 (AND 회로 22), n진 카운터 (27) 의 출력은 「6」에서 「7」로 변한다. 따라서, 디코더 (28) 가 하이레벨을 출력하므로, 2개째의 발진 클럭 신호 (114) 의 상승에 의해 발진정지신호 (115) 가 상승한다 (FF 회로 29). n진 카운터 (27) 의 출력은 「7」에서「0」으로 변하므로, 디코더 (28) 는 로우레벨을 출력한다. 그 후, 3개째의 발진 클럭 신호 (114) 가 상승하고, 발진정지신호 (115) 가 하강한다.

이 발진정지신호 (115) 의 하강 타이밍과, 지연발진제어신호 (125) 의 상승 타이밍이 FF 회로 (32) 에서 비교되어, 위상비교신호 (112) 가 출력된다.

3개째의 발진 클럭 신호 (114) 는 위상비교를 위해 생성되는 것이므로, 체배 클럭 신호 (116) 로서 출력해야하는 것은 아니다. 따라서, 2개째의 발진 클럭 신호 (114) 의 하강에 의해 마스크신호 (116) 가 로우레벨이 되어 (FF 회로29), 체배클럭 신호 (117) 의 출력이 억제된다 (AND 회로 24).

그런데, 3개째의 발진 클럭 신호 (114) 의 상승 타이밍은, 2개째의 발진 클럭 신호 (114) (즉, 원하는 체배클럭 신호의 최후의 클럭) 의 마지막 타이밍이라고 할 수 있다. 따라서, FF 회로 (32) 는, 원하는 체배클럭 신호의 최후 클럭의 마지막 타이밍과, 발진제어신호 (103) 에 의해 규정된 발진기간의 마지막 타이밍과의 위상을 비교하는 것이 된다. 이는, 발진기 (8) 가 발진제어신호 (103) 를 수신하고나서 1개째의 체배클럭 신호 (117) 를 출력하기까지의 게이트지연을 무시 (즉, 지연회로 31 도 무시) 하면 분명하다.

발진제어신호 (103) 를 펄스생성회로 (1) 에 대한 외부에서의 발진초기설정신호로 보면, FF 회로 (32) 는 설정된 발진기간내에서 발생한 체배클럭 신호 (117) 의 수가 설정 체배수보다 많을 때는「1(하이레벨)」을, 같거나 적을 때는 「0(로우레벨)」을 출력한다. 즉, 위상비교신호 (112) 는, 발진 클럭 신호 (114) 의 위상이 진행될 때는「1」이 되고, 지연될 때에는「0」이 된다. 그러므로, 체배클럭 신호 (116) 의 주파수가 안정될 때까지는 위상비교신호 (11) 의 값은「0」→「0」→「0」… (혹은 「1」→「1」→「1」…) 이 되고, 체배클럭 신호 (116) 의 주파수가 안정되어 있을 때에는 위상비교신호 (112) 의 값은 발진 클럭 신호 (114) 의 주파수의 미묘한 편차에 의해「 0」과「1」을 반복한다.

펄스생성회로 (2) 는, 상술한 바와 같이, 발진제어신호 (103) 의 반전레벨을 취하는 발진제어신호 (104) 에 의해 제어되지만, 동작은 펄스생성회로 (1) 와 동일하다. 따라서, 입력클럭 신호 (101) 의 1 주기 마다 펄스생성회로 (1 과 2) 가 서로 발진상태가 된다.

도 10 은 타이밍제어회로 (4), 카운터회로 (5) 및 래치회로 (6) 의 타이밍 차트이다.

펄스생성회로 (1,2) 는, 도면과 같이 입력클럭 신호 (101) 의 1 주기 마다 서로 발진한다. 현재 펄스생성회로 (1,2) 에서 출력된 위상비교신호 (112,113) 가 양쪽 모두 「1」이라고 가정한다. 따라서, 위상비교신호 (127) 는 하이레벨이다 (AND 회로 (33)). 12 진 카운터 (44) 의 카운터값이「2」가 되었을 때, 업다운제어신호 (105) 가 발생되고 (FF 회로 (48)), 업다운신호 (128) 가 하이레벨이 된다 (FF 회로 (34)). 이 시점에서는 업다운 카운터 (35) 는 카운터출력신호 (109) 로서「3」을 출력하고 있다고 가정한다. 그리고, 12 진 카운터 (44) 의 카운터값이「6」까지 진행되면 카운터클럭 신호 (106) 가 발생되어 (FF 회로 (49)), 카운터출력신호 (109) 는「4」가 된다. 이어서, 12 진 카운터 (44) 의 카운터값이「8」,「9」로 진행됨에 따라서 래치신호 (107,108) 가 각각 발생되고 (FF 회로 (50,51)), 카운터출력신호 (109) 는 지연제어신호 (110,111) 로서 출력된다 (래치회로 (37,38)). 그리고, 위상비교신호 (127) 가 12 진 카운터 (44) 의 카운터값「9」의 시점에서 로우레벨로 되지만, 이는 때마침 지연제어신호 (110) 의 값이 커졌기 때문에 지연회로 (23) 의 지연시간이 증가하여 펄스생성회로 (1) 에서 발생된 위상비교신호 (112) 가「0」으로 변화된 경우를 나타낸다. 따라서, 12 진 카운터 (44) 가 이어서 카운터값「2」로 되었을 때, 업다운신호 (128) 가 로우레벨로 변화한다.

도 11 는 본 발명의 제 2 실시형태인 블록도를 나타낸 것이다.

제 1 실시형태와 동일한 부분에는 동일한 부호를 붙이고 설명을 생략한다.

본 발명에서 사용하고 있는 발진기 (8) 의 발진주파수는 지연회로 (23) 의 지연시간에 의해 제한된다. 입력클럭 신호 (101) 의 주파수가 낮을 때에는 그 체배클럭 신호의 주파수도 낮아지므로, 이 실시형태는 그와 같은 경우에 발진기 (8) 가 출력하는 체배클럭 신호의 주파수를 상승시켜 출력 클럭 신호 (119) 로서 출력될 때에 분주하여 주파수를 감소시켜 출력한다. 따라서, 체배신호가 받는 입력클럭주파수 (101) 의 대역폭이 광범위해진다.

이 실시형태에서는 회로구성을 제 1 실시형태와 비교하면 카운터회로 (10) 와 출력선택회로 (11) 가 다른 부분이고, 기타 부분은 동일하다. 카운터회로 (10) 에서는 펄스생성회로 (1,2) 로부터 입력된 위상비교신호 (112,113) 가 소정의 조건으로 되었을 때에, 카운터회로 (10) 에 형성된 시퀀서가 체배설정신호 (102) 를 외부로부터 부여된 값의 배로 하여 출력하여, 체배클럭 신호 (117,118) 의 주파수를 배로 한다. 출력선택회로 (11) 에는 카운터회로 (10) 에서 체배설정값을 배로 하였는지의 여부를 나타내는 모드선택신호 (135) 가 입력되고, 체배설정값이 배로 되어 있을 경우에는 입력된 체배클럭 신호 (117,118) 를 2 분주하여 정규 주파수의 출력 클럭 신호 (119) 를 출력한다.

도 12 는 카운터회로 (10) 의 회로도를 나타낸 것이다.

이 실시형태에서는 도 5 의 FF 회로 (34) 대신에 시퀀스 (52) 가 형성되어 있다. 시퀀스 (52) 에는 FF 회로 (34) 와 동일하게 위상비교신호 (127) 및 업다운 제어클럭 신호 (105) 가 입력된다. 시퀀스 (52) 에는 위상비교신호 (127) 의 레벨을 유지하는 시프트 레지스터를 내장하고 있고, 업다운 제어클럭 신호 (105) 에 의해 유지된다.

복수 유지된 위상비교신호 (127) 의 레벨이 소정의 조건으로 되었을 때에 카운터출력신호 (109) 의 카운터값을 조사한다. 시퀀스 (52) 는 카운터값이 소정값 이상인 경우, 입력되어 있는 체배설정신호 (102) 의 값을 배로 하여 출력하고, 모드선택신호 (135) 를 하이레벨로 한다. 또한, 업다운 카운터 (35) 에 대한 리세트신호 (136) 를 출력한다. 이 리세트신호 (136) 에 의해 업다운 카운터 (35) 는 최대값으로 초기화된다.

카운터값을 조사하였을 때 소정값 미만인 경우에는 체배설정신호 (102) 를 그대로 출력하고, 모드설정신호를 로우레벨로 한다. 그리고, 제 1 실시형태와 동일하게 업다운 제어클럭 신호 (105) 의 상승에 응답하여 위상비교신호 (127) 의 레벨을 업다운신호 (128) 로서 출력한다.

그리고, 위상비교신호 (127) 의 조건은 예컨대 위상비교신호 (127) 가「0」에서「1」로 변화되었을 때 설정되지만, 이는 한정되는 것은 아니다. 또한, 시퀀서 (52) 에 입력되는 카운터출력신호 (109) 는 소정의 상위비트 뿐이어도 된다.

도 13 은 출력선택회로 (11) 의 회로도를 나타낸 것이다.

출력선택회로 (11) 에 입력된 체배클럭 신호 (117,118) 는 OR 회로 (53) 에서 OR 이 취해져서 체배클럭 신호 (137) 로 된다. 이 체배클럭 신호 (137) 는 멀티플렉서 (55) 의 입력단자 (A) 로 입력되는 외에 분주회로 (FF 회로, 54) 에 의해 분주되어, 분주클럭 신호 (138) 가 되고, 멀티플렉서 (55) 의 입력단자 (B) 에 입력된다. 그리고, 멀티플렉서 (55) 는, 모드선택신호 (135) 가 로우레벨일 때 체배클럭 신호 (137) 를 선택하고, 하이레벨일 때 분주클럭 신호 (138) 를 선택하여 출력 클럭 신호 (119) 로서 출력한다.

도 14 는 본 발명의 제 3 실시형태인 블록도를 나타낸 것이다.

제 1 및 제 2 실시형태와 동일한 부분에는 동일한 부호를 붙이고 설명을 생략한다. 이 실시형태는 체배클럭 신호 (117,118) 의 클럭폭을 클럭 별로 미세 조정하여 지터를 저감하는 것이다. 이를 위한 구성으로서, 펄스생성회로 (1,2) 에, 제 1 및 제 2 실시형태의 발진기 (8) 와 다른 발진기 (12) 와, 시프트레지스터 (13) 가 설치되어 있다. 발진기 (12) 에는 시프트레지스터 (13) 로부터 발진 클럭 신호 (114) 의 펄스폭을 조정하기 위한 폭조정신호 (139) 가 입력된다. 래치회로 (15) 로부터는, 카운터회로 (14) 가 발생한 카운터출력신호 (109) 의 하위비트를 래치한 값인 카운터출력신호 (140,141) 가 출력되어, 시프트레지스터로 입력된다.

도 15 는 발진기 (12) 의 회로도를 나타낸다.

폭조정회로 (56) 는, 지연회로 (23) 가 출력된 반전지연회로 (121) 의클럭폭을 미세 조정하여 반전지연회로 (142) 를 출력하는 것이다. 폭조정회로 (56) 는 시프트레지스터 (13) 로부터 폭조정신호 (139) 를 받아 제어된다.

도 16 은 폭조정회로 (56) 및 시프트레지스터 (13) 의 회로도를 나타낸 것이다.

시프트레지스터 (13) 는 n 체배제어회로 (9) 로부터 입력되는 카운터세트신호 (126) 의 상승에 응답하여 카운터출력신호 (140) 의 값을 입력한다. 이 때, 시프트레지스터 (13) 의 최하위에는“0”이 입력된다. 그리고, 발진기 (12) 가 출력된 발진 클럭 신호 (114) 의 상승에 응답하여 1 비트씩 우(右)시프트하여 폭조정신호 (139) 를 출력한다. 즉, 시프트 레지스터 (13) 에는 발진기 (12) 가 발진정지상태일 때 카운터출력신호 (140) 의 값이 세트되지만, 이 상태에서는 폭조정신호 (139) 로서 최하위의 값「0」이 출력된다. 따라서, 발진 클럭 신호 (114) 의 최초의 클럭이며, 카운터출력신호 (140) 의 LSB 의 값이 폭조정신호 (139) 로서 출력되게 된다.

폭조정회로 (56) 는 폭조정신호 (139) 가「0 (로우레벨)」일 때, 인버터 (57,58) 및 클럭드인버터 (60,61) 를 사용하여 반전지연신호 (121) 를 반전지연신호 (142) 로서 전달한다. 이 때, 신호를 전달하는 인버터는 인버터 및 클럭드인버터의 병렬 동작에 의해 외관상의 구동능력이 높아지기 때문에, 거의 지연되지 않는다. 다음으로, 폭조정신호 (139) 가 「1 (하이레벨)」일 때에는, 인버터 (57, 58) 만으로 반전지연신호 (121) 를 전달한다.따라서, 반전지연신호 (142) 는 반전지연신호 (121) 에 비해 조금 지연된다. 이 실시형태의 경우, 폭 조정회로 (56) 에 의해 약 100 ps 의 지연조정이 이루어진다.

이 실시형태에서는, 제 1 및 제 2 실시형태에 비교하여, 카운터회로 (14) 에 형성된 업다운카운터 (62) 의 동작이 다르다. 이하, 도 17 및 도 18 을 사용하여, 본 실시형태의 업다운카운터 (62) 동작을 설명하기로 한다.

도 17 은 카운터회로 (14) 의 회로도이고, 도 18 은 업다운카운터 (62) 의 회로도이다. 이 실시형태에서는, 업다운카운터 (62) 가 카운터출력신호 (109) 의 상위 비트측을 카운트하는 업다운카운터 (64) 와, 하위 비트측을 카운트하는 업다운카운터 (65) 로 구성되어 있다.

이들 카운터 (64, 65) 는 시퀀서 (52) 에서 출력되는 카운터 인에이블신호 (143) 에 의하여 동작이 제어된다. 시퀀서 (52) 는, 최초에 업다운카운터 (62) 에 대하여 리셋신호를 출력하여 각 카운터 (64, 65) 를 초기화한다. 상위측 카운터 (64) 는 최대치 (111 … 1) 로 초기화되고, 하위측 카운터 (65) 는 0 (000 … 0) 으로 초기화된다. 또한, 도 18 에서는, 리셋신호 (136) 가 생략되어 있다.

다음으로, 발진클럭신호 (114) 의 발진이 시작되면, 시퀀서 (52) 가 카운터인에이블 신호 (143) 에 의해 EN 1 에 하이레벨을, EN 2 에 로우레벨을 입력하여 상위측 카운터 (64) 를 동작시킨다. 그리고, 위상비교신호 (112, 113) 를 봄으로써, 체배클럭신호 (117, 118) 의 주파수가 안정되어 있는지의 여부를 판단한다. 이 판단은, 예를 들어 제 2 실시형태의 경우와 마찬가지로, 위상비교신호 (112,113) 의 레벨이 「0」에서 「1」로 변했을 때, 주파수가 안정된 것 (주파수 록 상태) 으로 판단된다. 여기서, 체배클럭신호 (117, 118) 의 주파수가 록 상태로 되었을 때, 카운터 인에이블 신호 (143) 에 의해 EN 1 에 로우레벨을, EN 2 에 하이레벨을 입력하여, 하위측 카운터 (65) 를 동작시킨다.

하위측 카운터 (65) 는, 카운트동작에 있어서, 캐리 (carry) 또는 보로우 (borrow) 가 발생되었을 때, 캐리/보로우신호 (144) 를 하이레벨로 한다. 따라서, 이 때는 OR 회로 (63) 에 의하여 카운터 인에이블 신호 (145) 가 하이레벨이 되므로, 상위측 카운터 (64) 는 업다운신호 (128) 를 취하여 카운트동작을 행한다. 또한, 하위측 카운터 (65) 는 체배설정신호 (102) 에 의해 카운트수가 제어된다. 하위측 카운터 (65) 는, 체배설정신호 (102) 가 2 체배를 나타내고 있을 때 0 ~ 1 을 카운트하고, 3 체배를 나타내고 있을 때 0 ~ 3 을 카운트한다.

전술한 바와 같이, 카운터출력신호 (109) 는 체배클럭신호 (117, 118) 의 주파수가 록 상태로 되기까지는 하위 비트가 「000 … 0」이 된다. 그리고, 록 상태가 된 후에는, 제 1 및 제 2 의 실시형태와 동일한 카운터출력신호 (109) 가 출력된다. 즉, 체배클럭신호 (117, 118) 의 주파수가 안정되기까지는, 폭 조정회로 (56) 에 의한 클럭 폭의 조정은 이루어지지 않는다.

도 19 는 래치회로 (15) 의 회로도이다.

이 실시형태의 래치회로 (15) 는, 도 6 에 나타낸 제 1 및 제 2 실시형태의 래치회로에 비교하여, 카운터출력신호 (109) 의 하위 비트를 래치하는 래치회로 (66, 67) 를 형성한 것이다. 이들 래치회로 (66, 67) 는, 래치회로 (37, 38)에 대한 래치클럭신호 (107, 108) 에 의해 동작한다.

이 실시형태에 있어서, 카운터출력신호 (109) 가 변화되었을 때의 동작을 설명하기로 한다. 예를 들어, 도 10 에 나타낸 바와 같이 카운터출력신호 (109) 의 카운트값이 「3」에서 「4」로 변화된 경우, 래치회로 (15) 에서 출력되는 카운트출력신호 (140) 는 「00000011」에서 「00000100」으로 변화된다. 설명을 간단히 하기 위하여,

체배수: 2

입력클럭신호 (101) 의 1 주기: 10 ㎱

폭 조정회로 (56) 의 지연시간: 0.1 ㎱

카운트값이 「3」일 때의 체배클럭신호 (117) 의 1 주기: 4.9 ㎱

카운트값이 「4」일 때의 체배클럭신호 (117) 의 1 주기: 5.0 ㎱

으로 가정한다. 이러한 조건에서, 카운트값이 「3」일 때, 폭 조정회로 (56) 가 없으면 체배클럭신호 (117) 의 2 주기는 9.8 ㎱ 가 되나, 본 실시형태에서는 카운터출력신호 (140) 의 하위 2 비트 「11」에 의해 (4.9 + 0.1) × 2 = 10 ㎱ 로 조정된다. 또한, 카운트값이 「4」일 때에는 카운터출력신호 (140) 의 하위 2 비트「00」에 의해 폭조정이 이루어지지 않아, 5.0 × 2 = 10 ㎱ 가 된다. 이와 같이, 이 실시형태에서는, 발진클럭신호 (114) 의 클럭마다 주기가 미세 조정되므로, 체배클럭신호 (117, 118) 의 지터가 저감된다.

이상, 상세하게 설명한 바와 같이, 본 발명에서 사용하고 있는 펄스생성회로는 체배수를 세트하여 발진기의 발진클럭신호를 제어하므로, 2 체배뿐만 아니라 임의 수의 체배수의 체배클럭신호를 출력할 수 있다. 즉, 회로규모를 증대시키지 않고도 높은 체배수의 클럭신호를 생성할 수 있다.

또한, 본 발명에서는 펄스생성회로를 2 개 형성하고, 이들을 입력클럭신호의 1 주기마다 상호 동작시켜 출력클럭신호를 생성하므로, 입력클럭신호의 듀티에 영향받지 않는 체배클럭신호를 생성할 수 있다.

나아가, 본 발명의 체배회로는 논리소자만으로 구성되어 있으므로, 프로세스 편차 또는 전원변동의 영향을 받지 않고, 600 ps 이하의 작은 지터로 체배클럭을 생성할 수 있다.

Claims

입력 클럭 신호를 수신하여, 제 1 및 제 2 제어 신호를 상기 입력 클럭신호의 1 주기마다 활성화하는 발진 제어회로;

상기 제 1 제어신호가 활성화되었을 때, 상기 입력 클럭신호의 체배 클럭 신호인 제 1 체배 클럭 신호를 발진하는 제 1 펄스 생성회로;

상기 제 2 제어신호가 활성화되었을 때, 상기 입력 클럭신호의 체배 클럭신호인 제 2 체배 클럭신호를 발진하는 제 2 펄스 생성회로; 및

상기 제 1 및 제 2 체배 클럭신호의 논리합을 취하여, 출력 클럭신호를 출력하는 논리합 회로를 구비하는 것을 특징으로 하는 체배회로.
입력 클럭신호를 수신하여, 제 1 및 제 2 제어 신호를 상기 입력 클럭신호의 1 주기마다 활성화하는 발진 제어회로;

외부에서 입력된 체배 설정신호를 수신하고, 해당 체배 설정신호가 나타내는 체배수를 배로 하여, 내부 체배 설정신호를 생성하는 수단;

상기 제 1 제어신호가 활성화되었을 때, 상기 내부 체배 설정신호가 나타내는 수의 상기 입력 클럭신호의 체배 클럭신호인 제 1 체배 클럭신호를 발진하는 제 1 펄스 생성회로;

상기 제 2 제어신호가 활성화되었을 때, 상기 내부 체배 설정신호가 나타내는 수의 상기 입력 클럭신호의 체배 클럭신호인 제 2 체배 클럭신호를 발진하는 제2 펄스 생성회로; 및

상기 제 1 및 제 2 체배 클럭신호를 분주하고 또 논리합을 취하여, 출력 클럭신호를 출력하는 출력 회로를 구비하는 것을 특징으로 하는 체배회로.
제 1 항에 있어서,

체배 설정신호를 수신하여, 상기 제 1 및 제 2 체배 클럭신호의 클럭수가 상기 입력 클럭신호의 1 주기 기간에, 상기 체배 설정신호가 나타내는 체배수가 되도록 하는 제어수단을 더 구비하는 것을 특징으로 하는 체배회로.
제 1 항에 있어서,

상기 제 1 및 제 2 펄스 생성회로 각각은,

발진 클럭 신호를 발진하는 발진기; 및

체배 설정신호와 상기 발진 클럭신호를 수신하여, 해당 체배 설정신호가 나타내는 체배수의 상기 발진 클럭신호가 발진했을 때, 상기 발진기를 정지시키는 n 체배 제어 회로를 구비하고,

상기 발진기는 상기 발진 클럭신호를 상기 체배 클럭신호로서 출력하는 것을 특징으로 하는 체배회로.
제 4 항에 있어서,

상기 n 체배 제어회로는,

상기 입력 클럭신호의 1 주기 기간의 종료 타이밍과 상기 발진 클럭신호가 상기 체배수 발진했을 때의 종료 타이밍을 비교하여, 상기 발진 클럭신호의 위상이 상기 입력 클럭신호의 위상보다 빠를 때, 제 1 레벨의 위상 비교신호를 출력하고, 상기 발진 클럭신호의 위상이 상기 입력 클럭신호의 위상보다 지연될 때, 제 2 레벨의 위상 비교신호를 출력하는 위상 비교기를 구비하며,

상기 발진기는 상기 위상 비교 신호가 상기 제 1 레벨일 때는 상기 발진 클럭신호의 주파수를 감소시키고, 상기 위상 비교 신호가 상기 제 2 레벨일 때는 상기 발진 클럭신호의 주파수를 증가시키는 것을 특징으로 하는 체배회로.
제 5 항에 있어서,

상기 발진기는 복수 단의 지연 소자로 구성된 지연회로를 구비하고, 상기 위상 비교신호가 상기 제 1 레벨일 때는 상기 지연소자의 단수가 증가하고, 상기 위상 비교신호가 상기 제 2 레벨일 때는 상기 지연소자의 단수가 감소하는 것을 특징으로 하는 체배회로.
제 4 항에 있어서,

상기 발진기는 상기 발진 클럭신호의 1 클럭마다 해당 클럭신호의 펄스폭을 조정하는 폭 조정회로를 더 구비하는 것을 특징으로 하는 체배회로.