KR930004261B1 - 디지틀 방식으로 제어되는 발진기 - Google Patents

Abstract

내용 없음.

Description

디지틀 방식으로 제어되는 발진기

제1도는 본 발명의 개략적인 구성을 나타낸 블럭도.

제2도는 본 발명의 일실시예 구성회로도.

제3도는 본 발명의 구성회로중 위상제어비트 래치 회로의 타이밍도.

제4도는 본 발명의 구성회로중 위상제어비트 값에 따른 디지틀 위상 조절 회로의 출력 파형도.

제5도는 본 발명의 다른 구성을 나타낸 블럭도.

제6도는 본 발명의 구성회로중 언더플로우/오버플로우 제어회로의 일실시예 구성회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 상승 및 하강 계수회로 2 : 위상제어 비트 래치회로

3 : 국부 발전 회로 4 : 디지틀 위상 조절회로

5 : 언더플로우/오버플로우 제어회로

U1,U2 : D플립플롭 U3 : AND 게이트

U4 : 래치(Letch) U5 : 4비트 계수기(counter)

U6 : 선택기 U7 : 디코더

f1 : 4비트 지연소자

본 발명은 국부 발진기와 2진 비트로 제어되는 지연소자를 이용하여 외부 디지틀 신호에 의해서 출력 발진 주파수가 변화하는 디지틀 방식으로 제어되는 발진기에 관한 것이다.

종래의 전압 제어 발진기(Voltage Conolled Oscillator:이하 간단히 'VCO'라 함)는 전압에 의해서 발진기의 주파수가 제어되기 때문에 동작환경에 영향을 받기가 쉽고, 디지틀 방식으로 발진 주파수를 제어하려면 D/A(디지틀/아날로그) 변환기를 사용하여야 하기 때문에 하드웨어가 복잡해지고, 제어되는 주파수 범위와 발진주파수의 안정도는 서로 상충적이기 때문에 구현되는 VCO의 발진주파수의 안정도는 한계가 있고, 집적화가 어려운 단점이 있다.

본 발명은 상기에 언급한 종래의 제반 문제점을 해결하기 위한 것으로서, 출력되는 발진 주파수가 디지틀 방식으로 제어되고, 동작환경에 안정되게 발진하여 디지틀 방식으로 제어되는 페이즈 록 루프(Phase Locked Loop:이하, 간단히 'PLL'이라 함)에 사용되게 하는데 그 목적이 있다.

본 발명은 상기의 목적을 달성하기 위하여, 외부의 위상제어펄스입력단자와 상승/하강제어입력단자에 입력단이 연결되며 상승 및 하강 계수하여 제어비트를 발생시키는 상승 및 하강 계수수단, 상기 상승 및 하강계수 수단의 출력과 위상제어펄스입력단자에 연결되어 상기 상승 및 하강 계수수단의 출력인 위상제어비트를 적절한 타이밍으로 래치하는 위상제어 비트 래치(latch)수단, 독립적으로 국부 발진하여 2진 파형을 갖는 클럭 펄스를 출력하는 국부 발진수단, 상기 국부 발진 수단과 상기 위상제어비트 래치 수단에 연결되어 제어된 위상을 가진 클럭 펄스를 출력하는 디지틀 위상 조절수단으로 구성되어 디지틀 방식으로 출력 클럭펄스의 주파수가 제어될 수 있도록 하며, 또한 외부의 위상제어펄스입력단자에 입력단이 연결되며 상승 또는 하강 계수하여 위상제어 비트를 발생시키는 상승 및 하강 계수 수단, 외부의 상승/하강제어입력단자와 상기 상승 및 하강 계수수단에 연결되어 상승 및 하강 계수 수단의 계수기에서 오버플로우(overflow) 또는 언더플로우(underflow)가 발생하면 계수기가 적절한 값으로 세트되어 다시 계수할 수 있도록 하는 언더플로우/오버플로우 제어 수단, 상기 상승 및 하강 계수 수단의 출력과 위상제어펄스입력단자에 연결되어 상기 상승 및 하강 계수 수단의 출력인 위상제어비트를 적절한 타이밍으로 래치하는 위상제어비트 래치(latch)수단, 독립적으로 국부 발진하여 2진 파형을 갖는 클럭 펄스를 출력하는 국부발진수단, 상기 국부발진수단과 상기 위상제어비트 래치수단에 연결되어 제어된 위상을 가진 클럭 펄스를 출력하는 디지틀 위상조절 수단으로 구성되어 디지틀 방식으로 출력클럭 펄스의 주파수가 제어될 수 있도록 한다.

이하,첨부한 도면을 참조하여 본 발명을 상세히 설명한다.

제1도는 본 발명의 동작 원리를 설명하기 위해 디지틀 방식으로 제어되는 발진기의 개략적인 구성을 나타낸 블럭도이다. 도면에서 1은 상승 및 하강계수회로, 2는 위상제어비트 래치회로, 3은 국부발진회로, 4는 디지틀 위상 조절회로를 각각 나타낸다.

본 발명은 도면에 도시한 바와 같이 외부의 위상제어펄스 입력단자와 상승/하강 제어입력단자에 연결되어 상승 또는 하강 계수하여 위상제어비트를 발생시키는 상승 및 하강 계수회로(1)와, 상기 상승 및 하강 계수회로(1)의 출력과 위상제어펄스입력단자에 연결되어 상기 상승 및 하강 계수회로(1)의 출력인 위상제어비트를 적절한 타이밍으로 래치하는 위상제어비트 래치(latch)회로(2), 독립적으로 국부 발진하여 2진 파형을 갖는 클럭 펄스를 출력하는 국부발진회로(3), 상기 국부발진회로(3)와 상기 위상제어비트 래치회로(2)에 연결되어 제어된 위상을 가진 클럭 펄스를 출력하는 디지틀 위상조절회로(4)로 구성되며, 다음과 같이 동작한다.

출력되는 클럭 펄스의 위상 또는 주파수를 제어하기 위한 위상 제어 펄스는 상승 및 하강 계수회로(1)의 클럭펄스입력단자로 입력되며, 상승/하강제어입력에 따라 계수 회로는 상승 또는 하강 계수하게 된다.

상승 및 하강 계수회로(1)의 출력인 위상제어비트는 위상제어비트 래치 회로(2)로 입력되며, 상승 및 하강 계수 회로(1)의 위상제어비트 값을 디지틀 위상조절회로(4)의 출력 클럭 펄스의 상승 천이와 하강 천이사이에서 변하게 하기 위해서 상승 및 하강 계수회로(1)의 위상제어비트를 디지틀 위상조절회로(4)의 출력클럭펄스와 동기된 타이밍으로 래치한다.

국부발진회로(3)는 상용 발진기로 구성되며 국부 발진기의 출력은 디지틀 위상 조절회로(4)에 정합이 용이한 구형파이다. 국부발진기의 정확도 및 안정도는 본 발진기의 프리런(freerun)주파수 정확도 및 안정도에 영향을 주게 된다.

디지틀 위상 조절회로(4)는 2진 비트로 제어되는 지연소자로 구성되는데 4비트로 제어되는 지연소자의 경우 16가지의 지연 시간을 갖게 되며 결국 가지의 서로 다른 위상을 가진 클럭 펄스를 출력할 수 있다. 4비트 지연소자의 경우 제어 비트가 0000이면 제일 적게 지연이 되고 제어비트가 1111이면 가장 많이 지연된다. 제어되는 지연시간의 최소 사이를 단위지연 시간으로 하면 총지연시간은 2비트수와 단위지연시간의 곱이다(2비트수)×(단위지연시간), 본 발명에서 사용되는 지연소자의 단위지연시간과 2비트수와의 곱은 국부발진기의 출력 클럭 펄스의 주기와 같아야 되고 단위지연시간은 계수기(counter)의 비트수와 연계되어야 한다. 따라서 상승 및 하강 계수 회로(1)의 계수값에 따라 디지틀 위상 조절 회로(4)는 국부 클럭의 위상을 선택해서 출력하게 되는데 계수값이 증가하면 출력되는 클럭의 위상은 뒤지게되고 계수값이 감소하면 출력되는 클럭의 위상은 앞서게 된다.

제2도는 본 발명을 기능적으로 상세하게 설명하기 위한 것으로서, 상기 제1도의 디지틀 방식으로 제어되는 발진기의 일실시예 구성회로도이다. 도면에서 U1 및 U2는 D플립플롭, U3는 AND게이트, U4는 래치(Latch), U5는 4비트 계수기(counter), F1은 4비트 지연선택 기능을 갖는 지연소자를 각각 나타낸다.

도면에서 도시한 바와 같이 상승 및 하강 계수회로(1)는 4비트 계수기(counter)로 구성한다. 위상 제어비트 래치회로(2)는 외부 단자에 클럭 펄스입력단자(CP1)이 연결되고 데이터 입력단자(D1)는 "하이(H)"(논리 "1")상태를 인가한 D플립플롭(U1)과, 상기 D플립플롭(U1)의 정출력단(Q)에 데이터 입력단(D2)이 연결되고 클럭펄스입력단자(CP2)는 디지틀 위상조절회로(4)의 출력단에 연걸한 D플립플롭(U2)과, 상기 두 D플립플롭(U1,U2)의 정출력단(Q1,Q2)에 각각 입력단이 연결되고 출력단은 상기 두 플립플롭(U1,U2)의 리셋트단자(RS1,RS2)에 각각 연결한 AND게이트(U3)와, 상기 4비트 계수기(U1)의 출려단에 데이타 입력단(D1~D4)이 연결되고 클럭펄스입력단자는 상기 D플립플롭(U2)의 정출력단(Q2)에 연결된 래치(U4)로 구성된다. 그리고 국부발진회로(3)는 일반적인 국부발진기(Local Oscillator)로 구성한다. 또한 디지틀 위상조절회로(4)는 상기 래치(U4) 및 국부발진기에 연결되어 있고 4비트 지연선택 기능을 갖는 지연소자(F1)로 구성한다.

상기와 같이 구성된 본 발명은 다음과 같이 동작한다.

외부의 위상제어펄스는 4비트 계수기(U5)의 클럭펄스입력단자(CP)로 입력되며, 상승 및 하강 제어 펄스는 4비트 계수기(U5)의 상승/하강선택입력단자(U/D)로 입력된다. 4비트 계수기(U5)는 위상제어 펄스에서 상승 천이가 발생하면 상승/하강제어펄스에 따라 상승 및 하강계수한다.

위상제어비트 래치회로(2)는 디지틀 위상조절회로(4)로 입력되는 위상제어비트를 디지틀 위상조절 회로에서 출력되는 클럭 펄스의 상승(rising) 천이(transition, edge)와 하강(falling) 천이 사이에서 래치하기 위해서 래치 타이밍 신호를 만들게 된다. 래치 타이밍 신호는 상기 2개의 D플립플롭(U1,U2)과 1개의 AND게이트(U3)로 구성된 회로에서 구동되는데 위상제어펄스는 데이터입력단자(D1)가 논리레벨 "1"로 가해진 D플립플롭(U1)의 클럭펄스입력단자(CP1)에 입력되고 D플립플롭(U1)의 출력(Q1)은 D플립플롭(U2)의 데이터입력단자(D2)로 입력된다. D플립플롭(U2)의 클럭펄스입력단자(CP2)에는 디지틀 위상조절회로(4)의 출력인 클럭 펄스가 입력된다. AND게이트(U3)의 두 입력은 각각 D플립플롭(U1)의 출력(Q1)과 D플립플롭(U2)의 출력(Q2)이 입력된다. AND게이트(U3)의 출력은 두 D플립플롭(U1,U2)의 리세트단자(RS1,RS2)에 각각 인가된다. 또한 D플립플롭(U2)의 출력(Q2)은 래치(U4)의 클럭펄스입력단자(CP)로 입력된다. 래치된 위상제어비트는 디지틀 위상조절 회로로 출력된다.

국부발진회로(3)는 독립적으로 국부 발진을 하며 구형파를 디지틀 위상조절회로(4)로 출력하게 된다. 디지틀 위상조절회로(4)는 위상제어비트 래치회로(2)에서 래치된 위상제어비트에 의해 선택된 위상을 가진 클럭 펄스를 출력하게 되는데 위상을 선택하는 위상제어비트의 값이 출력되는 클럭 펄스의 상승 천이와 하강천이 사이에서 변하기 때문에 디지틀 위상조절회로(4)에서 출력되는 클럭 펄스는 위상제어비트에 따라 클럭 펄스의 폭이 줄거나 늘거나 한다. 즉, 계속해서 계수기가 상승계수하게 되면 디지틀 위상 조절 회로(4)에 출력되는 클럭 펄스의 폭(상승 천이와 하강 천이사이의 펄스 폭)은 국부발진회로(3)에서 출력되는 클럭 펄스의 폭보다 크게되어 결국 디지틀 위상조절회로(4)에서 출력되는 클럭펄스의 주파수가 감소한다. 반대로 계수기가 하강계수를 하게 되면 출력 펄스의 주파수는 증가한다.

제2도에서 계수기(U5)가 1초에 1회(4비트 계수기의 출력이 0에서 F로 또는 F에서 0으로) 반복해서 상승 및 하강계수를 할때마다 국부발진회로(3)이 출력 펄스의 주파수와 디지틀 위상조절회로(4)의 출력 클럭 펄스의 주파수와는 1Hz씩 차이가 나게된다. 따라서, 계수기(U2)가 1초에 0부터 F까지의 계수를 반복해서 1000번 계수하면 국부발진회로(3)의 출력 클럭 펄스의 주파수보다 디지틀 위상조절회로(4)의 출력 클럭 펄스의 주파수는 1KHz 낮다.

제3도는 위상제어비트 래치회로를 상세히 설명하기 위한 위상제어비트 래치회로의 타이밍도이다. 위상제어펄스입력에서 상승 천이가 발생하면 D플립플롭(U1)의 추력(Q1)은 논리레벨 "1"상태가 되며 D플립플롭(U2)의 데이터입력단자(D2)로 입력된다. 디지틀 위싱조절회로의 출력이 궤환(feedback)되어 있기 때문에 입력되는 D플립플롭(U2)의 클럭펄스입력단자(CP2)에서 상승 천이가 발생하면 D플립플롭(U2)의 출력은 논리레벨 "1"상태가 되어 AND게이트(U3)로 출력하게 된다. 두 D플립플롭(U1,U2)의 출력단(Q1,Q2)에 연결된 AND게이트(U3)는 D플립플롭의 출력이 모두 논리레벨 "1"이기 때문에 상기 두 D플립플롭(U1,U2)을 리세트시킨다. D플립플롭(U2)의 출력(Q2)은 래치(U4)의 클럭펄스입력단자(CP)로 입력되어 위상제어비트를 래치하게 된다. 따라서 위상제어펄스로 계수된 계수기의 출력인 위상제어비트는 항상 디지틀 위상조절회로(4)의 출력 클럭 펄스의 상승 천이에 래치되기 때문에 래치된 위상제어비트는 디지틀 위상조절회로(4)의 출력 클럭 펄스에 동기된다. 제3도의 타이밍도는 입력되는 위상제어펄스의 주파수가 디지틀 위상조절회로(4)의 출력 클럭 주파수보다 2배 이하이면 항상 유효하다. 실제로 위상제어펄스의 주파수는 디지틀 위상조절회로의 출력 클럭 주파수보다 매우 낮기 때문에 위상제어비트 래치회로(2)는 안정되게 동작하게 된다.

제4도는 디지틀 위상조절회로에 입력되는 위상제어비트 값에 따른 디지틀 위상조절회로의 출력을 나타낸 것인데 여기서 괄호안의 숫자는 위상제어비트를 16진법으로 나타낸 것을 의미하여 위상 제어비트는 4비트이다. 따라서 출력되는 클럭 펄스는 위상의 종류는 16가지이다. 제어되는 지연시간의 최소 차이인 단위지연시간(UDT)과 출력되는 클럭펄스 위상의 종류 수와의 곱이 국부발진회로(3)의 출력 클럭 펄스의 1주기와 같아야 한다. 따라서 단위지연시간(UDT)이 2비트수를 곱한 것은 국부발진회로(3)의 클럭 주파수의 1주기이다.

만일 TDT가 국부발진회로(3)의 클럭 주파수의 1주기보다 짧거나 길면 그 차이만큼의 지터(jitter)가 디지틀 위상조절회로(4) 출력에서 발생된다. 또한, 디지틀 위상조절회로(4)의 출력 클럭 펄스에서 상승 천이 및 하강 천이가 안정되게 발생하려면 디지틀 위상조절회로(4)에서 사용되는 지연소자의 단위지연시간은 제2도의 D플립플롭(U2)과, 래치(U4)와, 지연소자(F1)의 총 전달지연(propagation delay)시간 보다는 짧아야하고, 제2도의 D플립플롭(U2)과 래치(U4)와, 지연소자(F1)의 총 전달지연시간은 국부발진회로의 클럭펄스 반 주기보다 작아야만 한다.

제5도는 본 발명의 목적을 구현하는 다른 구성예로서, 국부발진회로의 주기와 지연소자의 단위지연시간과 2비트수의 곱이 일치하지 않는 경우 이를 보상하기 위해서 언더플로우/오버플로우 제어회로를 추가하여 구성한 블럭도이다. 도면에서 1~4는 제1도의 부호 명칭과 동일하고, 5는 본 구성에서 추가된 언더플로우/오버플로우 제어회로이다.

본 발명의 다른 구성은 도면에서 도시한 바와 같이 외부의 위상제어펄스입력단자에 입력단이 연결되며 상승 및 하강 계수하여 위상제어비트를 발생시키는 상승 및 하강 계수회로(1), 외부의 상승/하강제어입력단자와 상기 상승 및 하강 계수회로(1)에 연결되어 상승 및 하강 계수 수단의 계수기에서 오버플로우(overflow) 또는 언더플로우(underflow)가 발생하면 계수기가 적절한 값으로 세트되어 다시 계수할 수 있도록 하는 언더플로우/오버플로우 제어회로(5), 상기 상승 및 하강 계수회로(1)의 출력과 위상제어펄스입력단자에 연결되어 상기 상승 및 하강 계수회로(1)의 출력인 위상제어비트를 적절한 타이밍으로 래치하는 위상제어비트 래치(latch)회로(2), 독립적으로 국부발진하여 2진 파형을 갖는 클럭펄스를 출력하는 국부발진회로(3), 상기 국부발진회로(3)와 상기 위상제어비트 래치회로(2)에 연결되어 제어된 위상을 가진 클럭 펄스를 출력하는 디지틀 위상조절회로(4)로 구성되는바, 상기 언더플로우/오버플로우 제어회로(5)를 추가한 것외에는 제1도와 같다.

상기 언더플로우/오버플로우 제어회로(5)는 계수기에서 언더플로우(underflow) 또는 오버플로우(overflow)가 발생하면 계수기의 출력값을 사용된 지연소자의 총지연시간에 따라 맞추도록 구성한다.

언더플로우/오버플로우 제어회로(5)는 지연소자의 제어비트수와 계수기의 비트수가 일치하지 않거나, 지연소자의 총지연시간이 국부발진회로(3)의 클럭 주기와 일치하지 않을 때 사용하게 된다.

언더플로우/오버플로우 제어회로(5)의 동작 원리를 설명하기 위하여 4비트로 구성된 상승 및 하강 계수회로(1)와 연계해서 일실시예를 제6도에 나타내었다. 도면에서 U5는 4비트 계수이고, U6은 2 대 1선택기(2 to 1 Selector)이며, U7은 디코더를 각각 나타낸다.

만일 디지틀 위상조절회로(4)의 총지연시간이 국부발진회로(3)의 클럭펄스주기와 일치하지 않고, 이를 일치시키기 위해 국부발진회로(3)의 클럭 펄스 주기를 디지틀 위상조절회로(4)의 단위지연시간으로 나눈 몫을 N(N은 임의의 자연수임)이라고 하면 계수기는 N-1까지만 계수하여야 한다. 즉, N계수기로 동작한다. 제6도에서 계수기(U5)의 출력(Q1~Q4)과 언더플로우/오버플로우를 나타내는 출력단(RC)의 상태와 입력되는 상승/하강 제어 펄스 입력단자의 상태를 감시하여 만일 계수기(U5)의 출력이 N-1값을 나타내고 있는데 상승 계수 요구가 있으면 오버플로우를 발생시켜 다시 0부터 계수하게 하고 계수기(U5)가 0상태에 있는데 하강 계수 요구가 있으면 언더플로우를 발생시켜 계수기의 출력을 N-1으로 세트시키게 된다. 따라서 계수기는 0에서 N-1까지 또는 N-1에서 0까지 순환해서 계수하게 된다.

디코더(U7)는 계수기(U5)의 각 출력과 상승/하강 제어펄스 입력을 감시하여 언더플로우/오버플로우를 검출하여, 선택기(U6)는 2 대 1 선택기로서 상기 계수기(U5)에서 언더플로우/오버플로우가 발생했을때 계수기에 병렬로드(parallel load)값을 세트시키기 위한 것으로 상기 계수기(U5(로 입력되는 위상제어 펄스에 동기되게 세트시키기 위해서 계수기에 세트될 0 또는 N-1값을 선택한 후 계수기로 로드한다. 따라서 상기 계수기(U5)는 동기형 N계수기로 동작해서 0에서 N-1까지 또는 N-1에서 0까지 상승/하강 계수기를 순환해서 하게 된다. 그러므로 디지틀 위상조절회로(4)의 총 지연시간이 국부발진회로(3)의 클럭펄스의 주기와 일치하지 않더라도, 디지틀 위상조절회로의 단위지연시간(UDT)과 N(N은 자연수임)의 곱이 국부발진회로의 클럭펄스의 주기와 일치되는 소정의 N값이 설정되면 계수기를 N계수기로 동작시킴으로서 다지틀 위상조절회로의 총지연시간(TDT)과 국부발진회로의 클럭펄스의 주기가 같을때와 같은 결과를 낼 수 있다.

상기와 같이 간단한 논리 소자를 사용하여 디지틀 방식으로 발진 주파수를 제어하는데 사용할 수 있도록 한 것으로 종래의 VCO와 대체해서 사용할 수 있으며 다음과 같은 특유의 효과를 갖는다.

첫재, 디지틀 PLL회로에서 기존의 VCO 대신 사용할 경우 상기 VCO를 사용하는 경우보다 구성이 간단하다.

둘째, 비트 동기 회로에 사용될때 간단한 논리회로로 구성되어 있어 미세하게 제어되는 디지틀 지연소자를 사용하는 경우 고속 비트 동기회로에 사용이 가능하다.

세째, 간단한 논리소자로 구성되어 있어 집적화가 가능하다.

네째, 사용자의 성능 요구에 따라 계수기의 비트수 및 2진 비트로 제어되는 지연소자의 비트수를 증감할 수 있기 때문에 경제적이다.

다섯째, 발진 주파수 가변 범위와 프리런(freerun) 주파수의 안정도를 서로 독립적으로 할 수 있기 때문에 기존의 VCO와는 달리 안전된 발진 주파수를 발진시키면서 주파수 제어 범위가 큰 발진기를 만들 수 있다.

여섯째, 하나의 국부 발진기를 공동으로 사용하면서 다수의 디지틀 방식으로 제어되는 발진기를 만들 수 있다.

Claims (11)

1. 외부의 위상제어펄스입력단자와 상승/하강제어입력단자에 입력단이 연결되며 상승 또는 하강 계수하여 위상제어비트를 발생시키는 상승 및 하강 계수수단(1), 상기 상승 및 하강 계수 수단의 출력과 위상제어 펄스입력단자에 연결되어 상기 상승 및 하강 계수 수단의 출력인 위상제어비트를 적절한 타이밍으로 래치하는 위상제어비트 래치(latch) 수단(2), 독립적으로 국부 발진하여 2진 파형을 갖는 클럭 펄스를 출력하는 국부발진수단(3), 상기 국부발진수단(3)과 상기 위상제어비트 래치수단(2)에 연결되어 제어된 위상을 가진 클럭 펄스를 출력하는 디지틀 위상조절수단(4)으로 구성된 것을 특징으로 하는 디지틀 방식으로 제어되는 발진기.
2. 제1항에 있어서, 상기 상승 및 하강 계수수단(1)은 4비트 계수기(counter)로 구성함을 특징으로 하는 디지틀 방식으로 제어되는 발진기.
3. 제1항에 있어서, 상기 위상 제어 비트 래치수단(2)은 외부단자에 클럭 펄스 입력단자(CPU1)이 연결되고 데이터 입력단자(D1)에는 "하이(H)"상태를 인가한 제1D플립플롭(U1), 상기 제1D플립플롭(U1)의 정출력단(Q1)에 데이터 입력단(D2)이 연결되고 클럭펄스 입력단자(CP2)는 상기 디지틀 위상조절수단(4)의 출력단에 연결된 제2플립플롭(U2), 상기 제1 및 제2D플립플롭(U1,U2)의 출력단(Q1,Q2)에 각각 입력단이 연결되고 출력단은 상기 두 플립플롭의 리셋트 단자(RS1,RS2)에 각각 연결한 AND게이트(U3), 및 상기 4비트 계수기(U1)의 출력단에 데이터 입력단이 연결되고 클럭펄스 입력단자는 상기 제2D플립플롭(U2)의 출력단(Q2)에 연결된 래치(U4)로 구성됨을 특징으로 하는 디지틀 방식으로 제어되는 발진기.
4. 제3항에 있어서, 상기 디지틀 위상조절수단(4)은 상기 래치(U4) 및 국부발진수단(3)에 연결되어 있고 4비트 지연선택 기능을 갖는 지연소자(F1)로 구성함을 특징으로 하는 디지틀 방식으로 제어되는 발진기.
5. 제4항에 있어서, 상기 지연소자(F1)의 총 지연시간(단위지연시간의 총합)(TDT)은 상기 국부발진수단(3)의 출력클럭펄스주기와 같도록 구성함을 특징으로 하는 디지틀 방식으로 제어되는 발진기.
6. 제3항에 있어서, 상기 디지틀 위상조절수단(4)에서 사용되는 지연소자의 단위지연시간(UDT)은 상기 제2D플립플롭(U2)과 래치(U4)와 지연소자(F1)의 총 전달지연(Propagation delay)시간보다 작도록 구성함을 특징으로 하는 디지틀 방식으로 제어되는 발진기.
7. 제6항에 있어서, 상기 제2플립플롭(U2)과 래치(U4)와 지연소자(F1)의 총 전달지연(Propagation delay)시간은 상기 국부발진수단(3)의 출력클럭펄스 주기의 1/2 보다 작도록 구성함을 특징으로 하는 디지틀 방식으로 제어되는 발진기.
8. 외부의 위상제어펄스입력단자에 입력단이 연결되며 상승 및 하강 계수하여 위상제어비트를 발생시키는 상승 및 하강 계수수단(1), 외부의 상승/하강제어입력단자와 상기 상승 및 하강 계수 수단(1)에 연결되어 상승 및 하강 계수 수단의 계수기에서 오버플로우(overflow) 또는 언더플로우(underflow)가 발생하면 계수기가 적절한 값으로 세트되어 다시 계수할 수 있도록 하는 언더플로우/오버플로우 제어수단(5), 상기 상승 및 하강 계수 수단(1)의 출력과 위상제어펄스입력단자에 연결되어 상기 상승 및 하강 계수 수단(1)의 출력인 위상제어비트를 적절한 타이밍으로 래치하는 위상제어비트 래치(latch)수단(1), 독립적으로 국부 발진하여 2진 파형을 갖는 클럭 펄스를 출력하는 국부발진수단(3), 및 상기 국부발진수단(3)과 상기 위상제어비트 래치수단(2)에 연결되어 제어된 위상을 가진 클럭 펄스를 출력하는 디지틀 위상조절수단(4)으로 구성된 것을 특징으로 하는 디지틀 방식으로 제어되는 발진기.
9. 제8항에 있어서, 상기 언더플로우/오버플로우 제어수단(5)은 상기 상승 및 하강계수수단(1) 및 외부의 상승/하강 제어펄스입력단자에 연결되어 상기 상승 및 하강 계수 수단의 각 출력과 상승/하강 제어펄스입력을 감시하여 언더플로우/오버플로우를 검출하는 디코더(U7), 및 상기 디코더(U7)의 일출력단에 선택단자(SEL)가 연결되어 상기 계수수단(1)에서 언더플로우/오버플로우가 발생했을때 입력단으로 병렬로드 값을 입력하고 출력단을 통해 상기 계수수단에 병렬로드값을 세트시키는 선택기(U6)로 구성된 것을 특징으로 하는 디지틀 방식으로 제어되는 발진기.
10. 제8항 또는 제9항에 있어서, 상기 상승 및 하강 계수수단(1)은 4비트 계수기(counter)(U5)로 구성함을 특징으로 하는 디지틀 방식으로 제어되는 발진기.
11. 제10항에 있어서, 상기 선택기(U6)는 상기 계수기(U5)로 입력되는 위상제어펄스에 동기되게 병렬로드 값을 세트시키는 2 대 1 선택기(U6)임을 특징으로 하는 디지틀 방식으로 제어되는 발진기.