KR100214783B1 - 디지탈 브이 씨 오 - Google Patents

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KR100214783B1 KR1019920009106A KR920009106A KR100214783B1 KR 100214783 B1 KR100214783 B1 KR 100214783B1 KR 1019920009106 A KR1019920009106 A KR 1019920009106A KR 920009106 A KR920009106 A KR 920009106A KR 100214783 B1 KR100214783 B1 KR 100214783B1
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Abstract

클럭 주파수에 대응하는 위상 피치보다도 적은 위상피치로 출력을 가변할 수 있는 디지탈 VCO를 제공한다.
링 오실레이터(1)를 VCO로 하는 PLL회로를 구성하는 것과 동시에, 상기한 링 오실레이터(1)의 출력 탭(1) 내지 (15)중, 출력을 끌어내는 출력 탭을 반복해서 절환하여 위상을 회전시키도록 하므로서, 상기한 링 오실레이터(1)에서 끌어내는 신호 Vp의 주파수를 잘게 변화시킬 수가 있도록 하여, 상기한 링 오실레이터(1)의 발진 주기보다 훨씬 적은 위상 피치의 출력 Vp이 얻어지도록 한다.

Description

디지탈 VCO
제1도는 본 발명의 디지탈 VCO의 제1실시예를 도시하는 구성도.
제2도는 제1실시예의 요부 구성도,
제3도는 제1실시예의 회로의 동작을 도시하는 파형도.
제4도는 절환 부분의 구성도.
제5도는 위상을 지연시키기 위한 상태를 설명하기 위한 동작 파형도.
제6도는 랫치 회로를 설치한 예를 도시하는 요부 구성도.
제7도는 랫치 회로를 설치하였을 때의 동작 파형도.
제8도는 2단 절환을 하는 경우의 요부 구성도.
제9도는 2단 절환을 할 때의 동작 파형도.
제10도는 제2실시예를 도시하는 디지탈 VCO의 구성도.
* 도면의 주요부분에 대한 부호의 설명
1 : 링 오실레이터 2 : 링 발진 제어 PLL
3 : 선택 스위치 4 : 스위치 제어 회로
5 : 기준 주파수 발진기 11 : 인버터 회로
12 : 레이트 멀티플라이어 13 : 분주기
14 : U/D카운터 15 : 디코더
17 : 제1의 랫치 회로 18 : 제2의 랫치 회로
(1) 내지 (15) : 출력 탬 Vp : 출력 신호
SA: 가산값
본 발명은 디지탈 VCO에 따르며, 특히, 세밀한 위상 피치가 요구되는 디지탈 PLL에 사용해서 가장 적합한 것이다.
일반적으로, 디지탈 VCO에 있어서는 카운터를 사용해서 원신호를 분주하여, 다시 디코드하여 필요한 위상을 갖는 신호를 생성하도록 하고 있다. 이와 같이 하여, 필요한 위상을 갖는 신호를 생성하는 경우, 원신호 주파수를 f0분주수를 N이라 하면, 만들 수 있는 위상은 nπ/N(n=0, 1 ,.....2N-1)로 되어, 2N 가지가 얻어진다.
단, 종래의 디지탈 VCO의 경우에는 분주수 N를 크게 하면 할수록, 주파수가 낮아지거나, 혹은 원신호를 높게 하지 아니하면 아니되는 결점이 있다. 따라서, 출력 신호의 위상피치를 적게 하기 위해서는 클럭 주파수를 올리지 아니하면 아니되므로, 예를 들자면 텔레비젼 수상기에 있어서 영상 신호(NTSC)의 칼러 서브 캐리어 신호(3.58NHZ)용으로서 이와 같은 VCO를 적용할 수는 없었다. 즉, 위상 피치 정도를 1도(0.78ns)로 하려는 경우에는, 1/0.78nS=1.3GHZ로 되므로 , 매우 높은 주파수의 클럭 신호가 필요로 되어 버리므로, 실현이 곤란했었다.
또한, PLL의 VCO로서 수정 진동자 Xtal에 의한 발진회로를 사용하면, 가변 범위가 좁고, 중심 주파수의 확도와 같은 정도 때문에, 중심 주파수의 조정이 필요로 된다. 한편, LC발진 회로를 VCO에 사용한 경우에는 가변 범위가 넓기 때문에, PLL루프가 의사 록크를 일으킬 위험이 있다. 이것을 피하기 위해 가변 범위를 좁히면, 상기한 바와같은 이유로 역시 중심주파수의 조정이 필요로 된다.
본 발명은 상술한 문제점을 감안하여, 클럭 주파수에 대응하는 위상 피치보다 적은 위상 피치로 출력을 변화시킬수가 있는 디지탈 VCO를 제공할 수 있도록 하는 것을 목적으로 한다.
본 발명의 디지탈 VCO는, 지연량을 제어할 수가 있는 인버터를 직렬로 복수개 접속하여 형성되는 링 오실레이터와, 상기한 링 오실레이터의 발진 주파수를 기준 주파수와 일치시키도록 제어하는 주파수 제어회로와, 상기한 복수의 인버터의 각각에 설치되어 있는 각 출력 탭중에서 소정의 출력 탭을 선택하여 출력을 뽑아내기 위한 선택 스위치와, 상기한 선택 스위치를 개재해서 출력이 뽑아내어지는 출력 탭을 반복해서 절환하도록 제어하는 선택 스위치의 제어 수단을 구비하고 있다.
링 오실레이터를 VCO로 하는 PLL회로를 구성함과 동시에, 상기한 링 오실레이터의 출력 탭중, 출력을 끌어내는 출력 탭을 반복해서 절환하여 위상을 회전시키므로서, 링 오실레이터에서 끌어내는 신호의 주파수를 가늘게 변환시킬 수가 있게 되어, 링 오실레이터의 발진 주기보다 훨씬 적은 위상 피치의 출력이 얻어지도록 된다.
제1도는 본 발명의 제1실시예를 도시하는 디지탈 VCO의 구성도이다. 제1도에서 명백한 바와 같이, 본 실시예의 디지탈 VCO는 링 오실레이터(1), 링 발진 제어 PLL2, 선택 스위치(3), 스위칭 제어 회로(4) 등에 의해 구성되어 있다.
링 오실레이터(1)는 제2도의 디지탈 VCO의 요부 구성도에 도시하는 바와 같이, 15단의 출력 탭(1) 내지 (15)를 구비하고 있으며, 이들의 각 탭(1) 내지 (15)중, 출력 신호를 끌어내는 탭을 선택 스위치(3)에 의해 반복하여 절환하므로서, 출력 신호 Vp의 주파수를 변화시키도록 하고 있다.
또한, 링 발진 제어 PLL2는 기준 주파수 발진기(5), 위상 비교 차지 펌프(6), 로우 패스 필터(7)등에 의해 구성이 되어 있다. 상기한 기준 주파수 발진기(5)는, 수정 발진기를 사용한 VCO에 의해 구성되어, 링 오실레이터(1)의 기준 발진 주파수를 정확하게 발진한다.
기준 주파수 발진기(5)의 발진 출력 신호 S 는, 위상 비교 차지 펌프(16)에 부여된다. 이 위상 차지 펌프(6)에는, 버퍼 앰프(10)를 통해서 링 오실레이터(1)의 고정 위상 출력신호 Vf가 부여되어 있어, 이 위상 비교 차지 펌프(16)에 있어서 발진 출력 신호 S 와 고정 위상 출력 신호 f 와의 위상이 비교된다.
위상 비교 차지 펌프(6)에 의해 검출된 각 신호의 위상차는, 로우 패스 필터(7)에 부여되어, 위상차에 의한 제어 전압 Vc이 생성된다. 이 제어 전압 Vc은, 링 오실레이터(1)를 구성하는 인버터 회로(11a 내지 11o)에 각각 부여된다.
이들의 인버터 회로(11a 내지 11o)는, 부여되는 제어 전압 Vc의 크기에 의해 지연량을 콘트롤하는 인버터로서 구성되어 있다. 따라서, 위상차가 있는 경우라도 이것이 상기한 제어 전압 Vc으로서 취소되게 되어, 링 오실레이터(1)의 기준 발진 주파수가 수정 진동자를 사용한 기준 주파수 발진기(5)의 발진 주파수 정도에 제어된다. 또한, 이들의 인버터 회로(11a 내지 11o)의 각 출력단과 각 출력 탭(1) 내지 (15)과의 사이에는, 버퍼 회로(9)가 설치되어, 링 오실레이터의 출력은 버퍼 회로(9)를 통과해서 각 출력 탭(1 내지 15)에서 끌어내어진다.
스위칭 제어 회로(4)는 링 오실레이터(1)의 각 출력 탭(1 내지 15)중, 출력으로서 끌어내는 탭을 반복하여 절환하여 출력 신호의 주파수를 변화시키기 위해 설치되는 것이며, 본 실시예에 있어서는 레이트 멀티플라이어(12), 분주기(13), U/D카운터(14), 디코더(15) 등에 의해, 구성이 되어 있다.
레이트 멀티플라이어(12)는 미리 프로그램된 레이트입력 SIN에 비례해서 입력 클럭 펄스 CK1의 수와 출력 펄스 Z의 수의 비율이 정해지는 거와 같은 카운터이며, 레이트 입력 SIN은 예를 들자면 7비트가 부여된다. 따라서, 출력 Z는 128가지까지 설정할 수가 있다.
상기한 출력 Z는 레이트 멀티 플라이어(12)의 내부 회로 구성의 형편으로, 출력 펄스 열의 펄스 간격이 반드시 같게 되어 있지 않다. 거기에서, 출력 펄스 열의 간격을 같도록 하기 위해서, 클럭 펄스CK1의 주파수를 M배로 하여둠과 동시에, 출력 Z을 분주기(13)로서 1/M로 카운트 다운하도록 하고 있다. 분주기(13)에 의해 1/M로 분주된 클럭 펄스 CK2는, 15진의 U/D카운터(14)를 통해서 디코더(15)에 부여된다.
이와 같이 구성된 본 실시예의 디지탈 VCO는 다음과 같이 동작한다. 즉, 이제 15개의 출력 탭(1 내지 15)중, (1)의 스위치가 온이라 한다. 이 경우, 제3도의 동작 파형도에 도시하는 바와 같이, 출력 신호 Vp로하여 출력 단자(1)의 파형과 같은 파형의 신호가 나타난다.
여기에서, 제3도중에 도시한 (a)의 타이밍에서 출력탭을(1)에서 (3)으로 절환한다. 그러면, 출력 신호 Vp의 파형은 제3도의 출력 신호 파형 Vp중에 있어서, 점선(가)으로 표시한 거와 같이 변화한다.
다시, (b)타이밍으로 스위치 출력 탭을(3)에서(5)로 절환하면, 같이 제3도의 출력 신호 파형 Vp 중에 있어서, 점선(나)으로 표시한 바와 같이 변화한다.
이와 같이 하여 출력으로서 끌어내는 탭을 회전시키므로서, 출력 신호 Vp의 주파수는, 스위치의 절환을 하지 아니할때의 주파수인 1/t1에서, 그것보다도 낮은 주파수인 1/t2 로 변화하게 된다. 이 절환 빈도에 의해, 주파수를 올릴 수도 있다.
다음에, 상기한 주파수 변화를 수식을 써서 설명한다. 먼저, 레이트 멀티플라이어(12)의 출력Z의 주파수fz를 구하면,
[수 1]
fz=N/128 · fck1....(1)
로 된다. 단, N은 7비트의 입력값, fck1는 클럭 주파수이다.
따라서, U/D카운터(14)에 들어가는 클럭 주파수fck2는 다음식으로 나타내어진다.
[수 2]
fck2=N/128M · fck1.....(2)
로 된다. 단, M은 분주비이다. 여기에서, 출력 신호Vp의 출력 신호 Vp의 주파수 변화를 Δfvp로 하면,
[수 3]
Δfvp=N/128M · fck1· fROSC· tpch.....(3)
로 된다. 단, fROSC은 링 오실레이터(1)의 발진 주파수, tpch는 VCO의 위상 피치이며, 제3도에 있어서 위상차 tpd의 2배의 피치로 된다. 특히 , 링 오실레이터(1)는 15단이므로,
[수 4]
tpch=1/(15 · fROSC) .....(4)
로 된다.
따라서, fck1, fROSC,tpch,M은 일정값이므로, 제1도에 도시한 제1실시예의 디지탈 VCO는, 입력 7비트의 값 N에 비례한 주파수 변화가 얻어지는 VCO인 것을 알 수 있다.
또한, 제1도의 구성에 있어서는 ,레이트 멀티플라이어(12)의 뒤에 분주기(13)가 설치되어 있으나, 이 차례는 전후하여도 같은 주파수의 출력fck2이 얻어진다. 그러나, 상기한 바와 같이 레이트 멀티플라이어(12)의 출력 펄스가 불등 간격이므로, 뒤에 분주기(13)를 넣은 편이 불등 간격의 정도를 개선할 수가 있다.
본 실시예의 디지탈 VCO는 상술한 바와 같이 동작하여 가늘은 위상 피치가 얻어지도록 하는 것이나, 실제로 동작시켰을때의 위개한 문제로서, 절환 타이밍의 문제가 있다.
이것은 예를 들자면 제4도의 구성도 및 제5도의 동작 파형도에 도시하는 바와 같이, 위상을 지연시키는 방향으로 절환할 때, 출력 탭을 (1)에서 (3)으로 절환할때에 출력신호Vp에 휜(16)이 나타나는 일이 있다. 이와 같은 휜(16)이 있으면, 이후에 설치되는 분주 회로를 구성하는 플립플롭을 착오로 반전시켜 버릴 우려가 있으며, 매우 큰 문제이다.
거기에서, 이와 같은 휜(16)이 발생하는 것을 방지하기 위해서는, 제6도의 구성도에 도시하는 바와 같이 제1의 랫치회로(17) 및, 제 2의 (18)을 설치하는 것이 좋다.
상기한 제1의 랫치 회로(17)가 설치되므로서, 제7도의 동작 파형도에 도시하는 바와 같이 화살표(다)로 표시한 타이밍으로 출력 탭(1)에서 (3)으로의 절환 입력이 있어도, 실제로 절환이 행해지는 타이밍(라)는, 출력 탭(1)의 신호가 반전되어서 소정 시간 지연 dly된 후로 된다. 따라서, 제6도의 구성에 의하면, 제5도에 도시한 바와 같이 휜(16)이 발생하는 불합리함을 방지할 수가 있다. 또한, 제2의 랫치 회로(18)는 디코더(15)의 출력의 변환점에서 제1의 랫치 회로(17)가 동작하지 아니하도록 하기 위해 설치되어 있는것이며, 제1의 랫치 회로(17)에 의한 랫치가 확정될때까지의 시간을 안고 있다.
다음에, 제8도 내지 제10도에 따라서 본 발명의 제2실시예를 설명한다. 상기한 제1실시예에 있어서는, 위상피치를 일단씩 바꾸는 방법, 즉, 위상 피치를 인버터 2개 몫씩 바꾸는 방법에 대해서 설명하였으나, 제8도의 요부 구성도, 및 제9도의 동작 파형도 에 도시하는 바와 같이, 2단 이상의 복수단 절환하도록 할 수도 있다. 또한 제9도의 예는 출력 탭(1)에서 출력 탭(7)으로 3단의 절환을 하도록 한 예를 도시하고 있다.
이와 같이 2단 이상의 복수단에 걸쳐서 절환하는 경우에는, 제10도의 구성도에 도시하는 바와 같이 아더(20) 및 랫치 회로(21)를 사용해서 스위칭 제어 회로(4)를 구성하는 것이 좋다. 아더(20)에는, 한편의 입력과 다른편의 입력과의 2개가 부여되고, 한편의 입력에는 고정값이 부여됨과 함께, 다른편의 입력에는 가산 값 SA이 부여된다. 이 가산값SA은 PLL의 오차 전압을 A/D변환한 것이며,...-1, 0, +1, +2,...와 같은 값이 부여된다. 제10도의 구성의 경우에는 , 가산값 SA의 크기와 랫치 회로(21)에 공급하는 클럭 CK3의 주파수의 양편에서 출력신호 Vp의 주파수를 가변할 수가 있다.
상기한 바와 같이 , 가변 분주 카운터를 사용하고 있는 종래의 디지탈 VCO의 경우에는, 클럭 주파수의 주기와 같은 정도까지밖에 위상 피치를 적게 할 수가 있었다. 그러나, 본 발명의 디지탈 VCO는 상기한 바와 같이 링 오실레이터(1)를 사용함과 동시에, 출력 탭을 반복하여 절환하는 구성이므로, 종래의 디지탈 VCO와 비교하여 적은 위상 피치(예를 들자면, 1/15의 피치)에서 출력을 가변할 수가 있다.
또한, 수정 진동자 등의 기준 주파수에 링 오실레이터(1)의 발진 주파수를 록크시키므로, 중심 주파수를 정확하게 보존할 수가 있다. 더욱이, 가변 범위는 일반적으로 잘 사용되고 있는 VCXO와 비교해서 훨씬 넓게 잡히므로, 무조 정화가 용이하다. 따라서 금후 증가하는 일이 예상되는 디지탈 신호 처리 회로에 대처해야 할, 위상 비교기나 LPF(라그리드 필터)등도 모두 디지탈 처리하는 PLL회로를 짜는 경우, 디지탈 제어 가능한 VCO로하여 가장 적합하다.
본 발명은 상술한 바와 같이 구성하였으므로, 링 오실레이터를 VCO로 하는 PLL회로를 구성함과 동시에, 상기한 링 오실레이터의 각 출력 탭중, 출력을 끌어내는 탭을 반복하여 전환하여 위상을 회전시키므로서, 상기한 링 오실레이터에서 끌어내는 신호의 주파수를 가늘게 변화시키도록 하였으므로, 상기한 링 오실레이터의 발진 주기보다 훨씬 적은 위상 피치의 출력이 얻어지도록 할 수가 있어, 높은 주파수의 클럭 신호를 사용하는 일이 없고 가늘은 위상 피치를 갖는 디지탈 VCO를 구성할 수가 있다. 따라서, 위상이 정확하게 맞는 PLL을 실현할수 있음과 함께, 디자인 루트나 트랜지스터의 종류등이 같아도, 정확한 위상이 얻어지도록 할 수가 있다.

Claims (4)

  1. 지연량을 제어할 수가 있는 인버터를 직렬로 복수개 접속해서 형성되는 링 오실레이터와, 상기한 링 오실레이터의 발진 주파수를 기준 주파수와 일치시키도록 제어하는 주파수 제어 회로와, 상기한 복수의 인버터의 각각에 설치되어 있는 각 출력 탭중에서 소정의 출력 탭을 선택하여 출력을 끌어내기 위한 선택 스위치와, 상기한 선택 스위치를 개재해서 출력이 끌어내어지는 출력 탭을 반복해서 절환되도록 제어하는 스위칭 제어 수단을 구비하는 것을 특징으로 하는 디지탈 VCO.
  2. 제1항에 있어서, 상기한 스위칭 제어수단을 레이트 멀티플라이어와 분주기 U/D카운터, 및 디코더를 사용해서 구성한 것을 특징으로 하는 디지탈 VCO.
  3. 제1항에 있어서, 상기한 스위칭 제어 수단을 아더와 랫치 회로, 및 디코더를 사용해서 구성한 것을 특징으로 하는 디지탈 VCO.
  4. 제1항에 있어서, 상기한 링 오실레이터의 출력에 동기해서 디코더 출력을 랫치하는 랫치 회로를 설치해, 출력 신호중에 불필요한 펄스가 생성되는 것을 방지하도록 한 것을 특징으로 하는 디지탈VCO.
KR1019920009106A 1991-05-28 1992-05-28 디지탈 브이 씨 오 KR100214783B1 (ko)

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