KR950009408B1 - 불안정한 전압제어 발진기(vco)를 사용할 수 있는 고속비트 동기 장치 - Google Patents

불안정한 전압제어 발진기(vco)를 사용할 수 있는 고속비트 동기 장치 Download PDF

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재단법인한국전자통신연구소
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Abstract

내용 없음.

Description

불안정한 전압제어 발진기(VCO)를 사용할 수 있는 고속비트 동기 장치
제1도는 종래의 비트 동기 장치의 블럭도.
제2도는 본 발명에 의한 비트 동기 장치의 블럭도.
* 도면의 주요부분에 대한 부호의 설명
11, 21 : 위상 비교기 12, 26 : 저역 여파 및 적분기
13, 27 : 전압제어 발진기 22 : 제1위상 및 주파수 비교기 이득 제한기
23 : 주파수 비교기 24 : 제2위상 및 주파수 비교기 이득 제한기
25 : N(N은 자연수)분주기 28 : M(M은 자연수) 분주기
29 : 직류이득선택기
본 발명은 불안정한 프리 런(free-run) 주파수를 갖는 전압제어발진기(반도체 집접회로 전압제어발진기)를 사용할 수 있을 뿐만아니라, 고속(100Mbps 이상)으로 입력되는 데이터 비트에서 천이가 무작위로 발생하면서 천이의 수가 적더라도 외부 기준 클럭 펄스의 주파수의 배수에 동기되게 전압제어발진기를 발진시켜 데이터와 클럭을 안정되게 복구하는(recovery) 비트 동기 장치에 관한 것이다.
제1도는 종래의 비트 동기 장치의 블록도로, 도면에서 11은 위상 비교기(PC : Phase Compatrator), 12는저역 여파기(Low Pass Filter) 또는 적분기(Intergator), 13은 전압제어발진기(VCO : Voltage Controlled Oscillator)를 각각 나타낸다.
종래의 비트 동기 장치는 제1도에 도시한 바와 같이 위상 비교기(이하 'PC'라 한다)(11)의 출력을 저역 여파기 또는 적분기(12)에 직접 입력시켰다.[Belkin(미국특허 4,400,667), Summers(영국특허 8039874, 미국특허 4,422,276), Hogge(미국특허 4,535,459)]
그런데, 일반적으로 비트 동기용 PC(11)는 입력되는 NRZ 데이터에서 발생하는천이 수에 따라 PC(11)의 출력이 변하게 되어(PC 이득이 입력되는 NRZ 데이터의 천이 밀도에 따라 변하게 되어) 입력되는 데이터의 비트 패턴(데이터에서 천이가 발생할 확률)에 따라 PLL의 루프 이득이 민감하게 변하게 된다.[D.L. Duttweiler, "The Jitter ;Performance of phase-Locked Loops Extracting Timing form Baseband Data Waveforms". The Bell System Techincal Journal, Jan, 1976]
따라서, PLL회로에 루프 이득을 크게하면 데이터에서 천이가 많이 발생할 때 비트 동기 장치가 불안정하게 동작하게 되고, 루프 이득을 작게 하면 데이터에서 천이가 적게 발생할 때 비트 동기 장치가 불안정하게 동작하게 되는 단점이 있었다. 그리고, 비트 동기 장치에서 사용되는 PLL의 저역 여파기 또는 적분기(12)는 PC(11)에서 출력하는 펄스의 주파수 성분중에 주로 직류 성분으로 포함하는 저역 주파수 성분의 크기를 검출하여 전압제어발진기(이하 'VCO'라 한다)(13)으로 보내게 되는데 PC(11)에서 출력하는 펄스의 폭이 작을 때에는(데이터의 비트 속도가 높을 때에는)저역 주파수 성분의 크기가 매우 작기 때문에 검출이 불가능해져 PLL회로가 불안정하게 동작하는 단점이 있었다.[Belkin(미국특허 4,400,667), Summers(영국특허 803974, 미국특허 4,422,276), Hogge(미국특허 4,535,459)]
최근에는 상기의 문제점을 해결하려고 비트 동기 장치에 데이터 복구를 위한 비트 동기용 PLL에 VCO주파수 감시용 PLL을 별도로 구성하여 주파수와 위상을 분리해서 동기 맞추거나[R.P.Rizzo(미국특허 4,787,079)], 비트 동기 장치의 PLL에 저역 여파기와 적분기를 함께 구성하여 저역 여파기와 적분기가 VCO를 동시에 제어하여[T.Shigemori(일본특허 53-153494, 미국특허 4,942,370)] 비트 동기 성능을 향상시켰다. 그러나, 상기 비트 동기장치도 제1도와 같이 PC 또는 FC(Frequency Comparator)를 직접 저역 여파기나 적분기에 입력시켰기 때문에 상기 종래의 문제점을 근본적으로 극복하기 못했다.
또한, 종래의 비트 동기 장치는 PLL회로를 구성하는 저역 여파기 또는 적분기의 직류(Direct Current)이득을 크게하면 과도(trasient) 상태의 록-인(lock-in)과정에서 저역 여파기 또는 적분기의 출력이 최대값 또는 최소 값을 출력하기 때문에(VCO(13)의 프리런(free-run) 주파수가 불안정하게 되기 때문에) PLL이 불안정하게 동작하는 경향이 있으며 이를 방지하기 위해서 저역 여파기 또는 적분기(12)의 직류이득을 작게하면 PLL의 록킹(locking) 범위가 줄어서 입력되는 NRZ 데이터 패턴이 민감하게 반응하게 되는 단점이 있다.
따라서, 본 발명은 상기에 언급한 종래의 제반 문제점을 근본적으로 해결하기 위한 것으로, 그 첫째 목적으로는 PC(11)와 저역 여파기 또는 적분기(12) 사이에 PC 이득 제한기를 두어 NRZ 데이터에서 천이의 발생 빈도가 설정된 값보다 크게 발생하게 되면 저역 여파기 또는 적분기(12)로 입력되는 PC(11) 이득을 제한하고, NRZ 데이터에서 천이의 발생빈도가 설정된 값보다 작게 발생하게 되면 저역 여파기 또는 적분기(12)로 입력되는 PC(11) 이득을 제한하지 않고 그대로 통과시킴으로써 PC(11)의 이득을 적절하게 제어하여, 비트 동기 장치의 PLL 루프 이득이 데이터의 비트 패턴에 따라 민감하게 변하지 않도록 한 비트 동기 장치를 제공하는데 있다.
둘째 목적으로는, 데이터의 비트 속도가 높은 경우에도 저역 여파기 또는 적분기(12)에서 저역 주파수 성분을 왜곡 없이 검출할 수 있도록 PC(11)에서 출력되는 펄스의 폭을 데이터의 비트 속도에 무관한 형태로 정형하여 저역 여파기 또는 적분기(12)는 출력함으로써 비트 동기 장치의 PLL의 최적으로 동작하도록 하게 한 비트 동기 장치를 제공하는데 있다.
셋째 목적으로는, VCO(13)의 클럭 펄스 주파수를 VCO(13)의 클럭 펄스 주파수보다 K(K는 자연수)배낮은 외부 기준 클럭 주파수에 동기되게 하여, 입력되는 NRZ 데이터에서 천이가 거의 없어도 VCO(13)의 발진 주파수가 크게 변하지 않도록 한 비트 동기 장치를 제공하는데 있다.
넷째 목적으로는, 입력되는 NRZ 데이터에서 천이가 없거나 외부 기준 클럭 펄스가 입력되지 않을 때는 이를 검출하여 이때는 적분기 또는 저역 여파 및 적분기(12)의 직류이득을 낮게 절체하여 VCO(13)의 클럭펄스 주파수를 안정시켜서, 주파수 변화 범위가 큰 VCO(3)를 사용하여 구성하더라도 VCO(13) 클럭의 안정도를 높혀 데이터와 클럭 펄스를 안정되게 복구할 수 있는 비트 동기 장치를 제공하는데 있다.
상기 목적을 달성하기 위해 본 발명은, 상기 입력되는 NRZ 데이터의 눈모양의 중앙과 출력단측의 전압 제어발진기(VCO)의 클럭 펄스의 상승 천이와의 위상 관계를 비교하여 VCO의 클럭 펄스의 상승 천이가 상기 입력되는 NRZ 데이터의 눈모양의 중앙보다 앞에서 발생하는지 또는 뒤에서 발생하는지를 구분하여 그 결과를 논리레벨 및 논리레벨을 래치하기 위한 래치클럭펄스로 출력하고 NRZ 데이터에서 천이가 없을 때는 논리레벨을 래치하기 위한 래치클럭펄스를 출력하지 않고 상기 입력되는 NRZ 데이터를 비트 동기된 클럭 펄스로 리타이밍하여 출력하는 위상 비교 수단, 상기 위상 비교 수단에서 출력되는 래치클럭펄스의 주기가 미리 설정된 값보다 작게되면 상기 위상 비교 수단의 출력을 설정된 주기로 처리하여 출력하고, 상기 위상 비교 수단에서 출력되는 래치클럭펄스의 주기가 미리 설정된 값보다 크게되면 상기 위상 비교 수단에서 출력이 발생할 때마다 상기 위상 비교 수단의 출력을 처리하며, 출력되는 펄스 파형도 입력되는 NRZ 데이터의 비트 단위간격보다 큰 펄스 폭을 갖는 펄스 파형으로 정형하여 출력 단자로 출력하는 제1위상 및 주파수 비교 이득 제한 수단, 동기될 VCO의 클럭 펄스의 주기에 K(K는 자연수)배 되면서 외부에서 입력되는 기준 클럭 펄스의 주기의 n+1(n은 정수) 배수와 VCO의 클럭 펄스 주기의 배수와의 관계를 비교하여 외부에서 입력되는 기준 클럭 펄스의 주기의 n(n은 정수) 배가 VCO의 클럭 펄스 주기에 대해서 nK+(K/2)+1배에서 nk+k-2배 사이에 있는지, nk+k+2배에서 nk+(3k/2)-1배 사이에 있는지를 구분하여 그 결과를 논리레벨과 논리레벨을 래치하기 위한 래치클럭펄스(UDFCP)로 출력하고 그외의 경우에는 래치클럭펄스를 출력하지 않는 주파수 비교 수단, 상기 주파수 비교 수단에 연결되어 상기 주파수 비교 수단에서 출력되는 래치클럭펄스의 주기가 미리 설정된 값보다 작게되면 주파수 비교 수단의 출력을 설정된 주기로 처리하여 출력하고, 상기 주파수 비교 수단에서 출력되는 래치클럭펄스의 주기가 미리 설정된 값보다 크게 되면 상기 주파수 비교 수단에서 출력이 발생할 때마다 상기 주파수 비교 수단의 출력을 처리하며, 출력되는 펄스 파형도 입력되는 VCO 클럭 펄스의 주기보다 큰 펄스 폭을 갖는 펄스 파형으로 정형하여 출력단자로 출력하는 제2위상 및 주파수 비교 이득 제한수단, 상기 제1 및 제2위상 및 주파수 비교 이득 제한수단에 연결되어 상기 제1 및 제2위상 및 주파수 비교 이득 제한수단에서 각각 출력되는 출력을 저역 여파 및 적분하여 포함하는 저역 주파수 성분만을 전압으로 출력하는 저역 여파 및 적분 수단, 상기 저역 여파 및 적분 수단의 출력 전압에 따라 위상 및 주파수가 변경되는 클럭 펄스를 구동하여 상기 위상 비교 수단과 주파수 비교 수단으로 출력하는 VCO, 상기 VCO에서 구동되는 클럭 펄스를 N(N은 자연수)분주하여 N분주클럭펄스를 상기 제1 및 제2위상 및 주파수 이득 제한수단에 각각 공급하는 N분주 수단, 상기 N분주 수단에 연결되어 상기 N분주 수단에서 출력하는 N분주클럭펄스를 다시 M분주(M은 자연수)하여 상기 VCO에서 구동된 클럭 펄스를 NM 분주한 MN분주클럭펄스를 출력하는 M분주 수단, 상기 제1 및 제2위상 및 주파수 비교 이득 제한수단에서 적어도 한 출력에서 펄스가 출력되면 MN분주된 클럭펄스의 한 주기 이상에서 MN분주된 클럭 펄스 두 주기이내 동안 상기 저역 여파 및 적분 수단으로 출력하여 저역 여파 및 적분 수단에서 큰 직류이득을 선택하게 하고, 상기 제1 및 제2위상 및 주파수 비교 이득 제한 수단에서의 출력 모두에서 출력(펄스)이 MN분주된 클럭 펄스의 한 주기 이상 동안 한번도 출력되지 않으면 논리레벨 '0' 또는 '1'을 상기 저역 여파 및 적분 수단으로 출력하여 저역 여파 및 적분 수단에서 작은 직류이득을 선택하여 저역 여파 및 적분 수단에서 출력되는 전압이 최대 또는 최소 값을 갖지 않고 중간 값을 갖도록 하는 직류이득 선택 수단을 구비한다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제2도는 본 발명의 기능 블록도로서, 21은 PC, 22는 제1 위상 및 주파수(PFC)이득 제한기, 23은 주파수 비교기(FC) 24는 제2PFC 이득 제한기, 25는 N분주기, 26은 저역 여파기 또는 적분기, 27은 VCO, 28은 M분주기, 29는 직류이득 선택기를 각각 나타낸다.
본 발명에 의한 불안정한 VCO를 사용할 수 있는 고속비트 동기 장치는 제2도에 도시한 바와같이, PC(21), 제1PFC 이득제한기(22), FC(23), 제2PFC 이득제한기(24), N분주기(25), 저역 여파 및 적분기(26), VCO(27), M분주기(28), 직류이득 선택기(29)를 구비한다.
상기 PC(21)는 NRZ 데이터와 상기 VCO(27)의 출력을 입력받고 제1PFC 이득제한기(22)의 입력에 출력단이 연결되어 입력되는 NRZ 데이터 눈모양의 중앙에 대해서 상기 VCO(27)의 클럭 펄스(RCP) 상승 천이가 앞에서 발생하는지 또는 뒤에서 발생하는지를 구별하여 논리레벨(UD, /UD) 및 래치클럭펄스(UDCP)를 입력되는 NRZ 데이터에서 천이가 있을 때마다 상기 제1PFC 이득제한기(22)의 입력단으로 출력시키며 상기 VCO(27)의 출력인 클럭 펄스(RCP)로 리타이밍한 데이터(RDATA)를 출력한다.
상기 제1PFC 이득제한기(22)는 상기 PC(21)의 출력과 N분주기(25)의 출력과 저역 여파 및 적분기(26)의 입력에 연결되어, 상기 VCO(27)의 클럭 펄스(RCP)를 N분주한 N분주기(25)의 클럭펄스(NCP)를 사용하여 상기 PC(21)에서 출력되는 래치클럭펄스(UDCP)의 천이가 설정된 주기보다 작으면 설정된 주기로 상기 PC(21)의 출력을 처리하여 자체에서 출력되는 PC(21) 이득이 입력되는 NRZ 데이터의 천이 발생 수에 따라 민감하게 변하지 않도록 하고, 상기 PC(21)에서 출력되는 래치클럭펄스(UDCP)의 천이가 설정된 주기보다 크면 상기 PC(21)에서 출력되는 래치클럭펄스(UDCP)의 천이 간격 그대로 상기 PC(21)의 출력을 처리하여 자체에서 출력되는 PC 이득을 제한하지 않고, 출력(UP, DP)의 파형도 입력되는 NRZ 데이터 비트 속도에 무관한 펄스 폭을 갖는 펄스 파형으로 정형하여 상기 저역 여파 및 적분기(26)로 보내게 된다.
상기 FC(23)는 입력되는 기준 클럭 펄스(REFCP)와 상기 VCO(27)의 출력(RCP)을 입력받고 FC 이득 제한기(24)의 입력단에 출력단이 연결되어, 기준 클럭 펄스(REFCP)에서 상승 또는 하강 천이가 발생할 때 마다 기준 클럭 펄스(REFCP)의 주기의 n+1(n은 정수) 배수 VCO(27)의 클럭 펄스(RCP)의 주기에 대해서 기준 클럭 펄스(REFCP)의 주기가 K배라면, 기준 클럭 펄스(REFCP)의 n+1 주기가 VCO 클럭 펄스(RCP)의 주기에 대해서 nK+(K/2)-1배에서 nK+K-2배 사이인지(기준 클럭 펄스의 주기의 1/K이 VCO클럭 펄스의 주기보다 작을 때, 즉 VCO의 클럭 펄스 주파수가 동기될 주파수에 비해 낮은 경우), 기준 클럭 펄스(REFCP)의 n+1주기가 VCO 클럭 펄스(RCP)의 주기에 대해서 nK+K+2배에서 nk+(3k/2)-1배 사이인지(기준 클럭 펄스의 주기의 1/k이 VCO 클럭 펄스의 주기보다 클 때, 즉 VCO의 클럭 펄스 주파수가 동기될 주파수에 비해 높은 경우)를 구분하여 그 결과를 논리레벨(UF, DF)과 논리레벨을 래치하기 위한 래치클럭펄스(UDFCP)로서 상기 제2PFC 이득제한기(24)에 보내게 되고, 기준 클럭 펄스(REFCP)의 n+1 주기가 VCO 클럭 펄스(RCP)의 주기에 대해서 nk+k-1배 에서 nk+k+1배 사이에 있거나(기준 클럭 펄스의 주기의 1/K이 VCO 클럭 펄스의 주기와 비교해서 별로 차이가 없을 때, 즉 VCO의 클럭 펄스 주파수가 동기될 주파수와 비슷할 경우, 또는 기준 클럭 펄스(REFCP)의 n+1 주기가 VCO 클럭 펄스(RCP)의 주기에 대해서 nk+(K/2)배일 경우(기준 클럭 펄스의 주기의 1/K이 VCO 클럭 펄스의 주기와 비교해서 작은지 큰지 구분을 할 수 없는 경우)에는 래치클럭펄스(UDFCP)를 출력하지 않는다.
상기 제2PFC 이득제한기(24)는 상기 FC(23)의 출력과 N분주기(25)의 출력을 입력받고 저역 여파 및 저분기(26)의 입력에 연결되어, 상기 VCO(27)의 클럭 펄스(RCP)를 N분주한 N분주기(25)의 클럭 펄스(NCP)를 사용하여 상기 FC(23)에서 출력되는 래치클럭펄스(UDFCP)의 천이가 설정된 주기보다 작으면 설정된 주기로 상기 FC(23)의 출력을 처리하여 자체에서 출력되는 FC 이득이, 입력되는 NRZ 데이터의 천이 발생 수에 따라 민감하게 변하지 않도록 하고, 상기 FC(23)에서 출력되는 래치클럭펄스(UDFCP)의 천이가 설정된 주기보다 크면 상기 FC(23)에서 출력되는 래치클럭펄스(UDFCP)의 천이 간격 그대로 상기 FC(23)의 출력을 처리하여 자체에서 출력되는 FC 이득을 제한하지 않으며, 자체출력(UF, DF)에서 출력되는 파형도 입력되는 기준 클럭 펄스(REFCP)의 주기에 무관한 펄스 폭을 갖는 펄스 파형으로 정형하여 상기 저역 여파기 또는 적분기(26)로 보내게 된다.
상기 N분주기(25)는 상기 VCO(27)의 출력(RCP)를 N(N은 자연수)분주하여 상기 제1PFC 이득제한기(22)와, 제2PFC 이득제한기(24)로 출력한다.
상기 M분주기(28)는 상기 N분주기(25)에 연결되어 N분주된 클럽펄스(NCP)를 받아 이를 다시 M(M은 자연수)분주하며 VCO 클럭 펄스(RCP)를 MN분주한 MN분주클럭펄스(MNCP)를 직류이득 선택기(29)로 보내게 된다.
상기 직류이득 선택기(29)는 상기 M분주기(28) 출력과 제1 및 제2PFC 이득제한기(22, 24)의 출력에 연결되어 제1PFC 이득제한기(22)의 출력(UP, DP)과 제2PFC 이득제한기(24)의 출력(UF, DF)에서 적어도 한출력(UP 또는 DP 또는 UF 또는 DF)에서 출력펄스가 출력되면(입력되는 데이터에서 천이가 있거나 또는 입력되는 기준 클럭에서 천이가 있으면) MN분주클럭펄스(MNCP)의 한 주기 이상에서 MN분주클럭퍼스(MNCP) 두 주기 이내동안 논리레벨 '1' 또는 '0'으로 상기 저역 여파 및 적분기(26)로 출력하여 상기 저역 여파 및 적분기(26)의 직류이득을 크게 선태하여 PLL의 록킹(locking) 범위를 넓히고, 제1PFC 이득제한기(22)의 출력(UP, DP)과 제2PFC 이득제한기(24)의 출력(UF, DF) 모두에서 출력(펄스)이 MN분주클럭펄스(MNCP)의 한 주기 이상 동안 출력되지 않으면(입력되는 데이터에서 천이가 없으며 입력되는 기준 클럭에서도 천이가 없으면) 논리레벨 '0' 또는 '1'을 상기 저역 여파 및 적분기(26)로 출력하여 상기 저역 여파 및 적분기(26)의 직류이득을 작게 선택하여 PLL의 록킹(locking) 범위를 좁혀서 VCO(27)의 프리 런(free-run) 주파수를 안정시킨다.
상기 저역 여파기 또는 적분기(26)는 상기 VCO(27)의 이력과 제1PFC 이득제한기(22)의 출력과 제2PFC 이득제한기(24)의 출력과 직류이득 선택기(29)에 연결되어 입력되는 데이터에서 천이가 있거나 또는 입력되는 기준클럭에서 천이가 있으면 저역 여파 및 적분기의 직류이득을 크게하여 제1PFC 이득제한기(22)의 출력(UP, DP)과 제2PFC 이득제한기(24)의 출력(UF, DF)을 각각 저역 여파시키거나 또는 적분하여 직류를 포함하는 저역 주파수 성분만의 전압(VF)으로 상기 VCO(27)에 출력하고. MN분주클럭펄스(MNCP)의 한 주기 이상 동안 입력되는 데이터에서 천이가 없으면서 입력되는 기준 클럭에서도 천이가 없으면서 입력되는 기준클럭에서도 천이가 없으면 저역 여파 및 적분기의 직류이득을 작게하여 저역 여파 또는 적분기(26)의 출력 전압(VF)을 출력하여 상기 VCO(27)가 안정되게 free-run하게 한다.
상기 VCO(27)는 상기 저역 여파 및 적분기(26)와 N분주기(25)와 PC(21)와 FC(23)에 연결되어 상기 저역 여파 및 적분기(26)로부터 입력되는 전압(VF)에 따라 출력 클럭 펄스(RCP)의 위상 및 주파수를 변경하여 입력되는 NRZ 데이터 비트와 기준 클럭 펄스의 주파수에 동기를 맞추어 상기 PC(21)와 FC(23)와 N분주기(25)로 출력한다.
본 발명은 상기와 같은 구성을 사용하여 입력되는 NRZ 비트 패턴 및 비트 속도에 둔감한 PLL 루프 이득을 가질 뿐만 아니라 주파수 변화 범위가 큰 VCO를 사용한 고속비트 동기장치에서도 안정되게 데이터와 클럭을 복구할 수 있도록 한 것으로 종래의 비트 동기 장치와 대체할 수 있으며 다음과 같은 특유한 효과를 것으로 종래의 비트 동기 장치와 대체할 수 있으며 다음과 같은 특유한 효과를 갖는다.
첫째, 입력되는 NRZ 데이터 비트 패턴에 따라 비트 동기 회로의 PLL 루프 이득이 둔감하여 변하기 때문에 선로 부호(line code)를 사용하지 않는 NRZ 비트 동기에 사용할 경우 뛰어난 비트 동기 성능을 발휘한다.
둘째, PC에서 출력되는 펄스의 폭을 자유롭게 조절할 수 있기 때문에 고속(500Mbps 이상) 데이터 전송의 비트 동기에서도 안정적으로 동작한다.
셋째, 주파수 변화 범위가 큰 VCO를 사용해도 안정적으로 비트 동기 기능을 발휘할 뿐만 아니라 free run시 VCO의 주파수 안정도를 외부 기준 클럭 펄스로 조정이 가능하다.
넷째, N분주된 N분주기의 클럭 펄스의 주기를 일정하게 하면 입력되는 NRZ 데이터의 비트 속도 및 패턴에 관계하지 않는 일정한 시정수를 갖는 저역 여파기나 적분기로 안정된 비트 동기를 설현할 수 있다.

Claims (1)

  1. 입력되는 NRZ 데이터의 천이 밀도의 변화가 광범위하고, 매우 불안정한 주파수 안정도를 갖는 VCO를 사용하는 고속의 NRZ 데이터 비트 동기 장치에 있어서, 상기 입력되는 NRZ 데이터의 눈모양의 중앙과 출력단측의 전압제어발진기(27 ; 이하, VCO라 한다)의 클럭 펄스의 상승 천이와의 위상 관계를 비교하여 VCO(27)의 클럭 펄스의 상승 천이가 상기 입력되는 NRZ 데이터의 눈모양의 중앙보다 앞에서 발생하는 또는 뒤에서 발생하는지를 구분하여 그 결과를 논리레벨(UD, /UD) 논리레벨을 래치하기 위한 래치클럭펄스(UDCP)로 출력하고 NRZ 데이터에서 천이가 없을 때는 놀리레벨을 래치하기 위한 래치클럭펄스를 출력하지 않고 상기 입력되는 NRZ 데이터를 비트 동기된 클럭 펄스로 리타이밍하여 출력한 위상 비교 수단(21), 상기 위상 비교 수단(21)에 연결되어 상기 위상 비교 수단(21)에서 출력되는 래치클럭펄스의 주기가 미리 설정된 값보다 작게되면 상기 위상 비교 수단(21)의 출력을 설정된 주기로 처리하여 출력하고, 상기 위상 비교 수단(21)에서 출력되는 래치클럭펄스의 주기가 미리 설정된 값보다 크게되면 상기 위상 비교 수단(21)에서 출력이 발생할 때마다 상기 위상 비교 수단(21)의 출력을 처리하며, 출력되는 펄스 파형도 입력되는 NRZ 데이터의 비트 단위간격보다 큰 펄스 폭을 갖는 펄스 파형으로 정형하여 출력단자(UP, DP)로 출력하는 제1위상 및 주파수 비교 이득 제한 수단(22), 동기될 VCO(27)의 클럭 펄스의 주기에 K(K는 자연수)배 되면서 외부에서 입력되는 기준 클럭 펄스의 주기의 n+1(n은 정수) 배수와 VCO(27)의 클럭 펄스 주기의 배수와의 관계를 비교하여 외부에서 입력되는 기준 클럭 펄스의 주기의 n(n은 정수) 배가 VCO(27)의 클럭 펄스 주기에 대해서 nK+(K/2)+1배에서 nk+k-2배 사이에 있는지, nk+k+2배에서 nk+(3k/2)-1배 사이에 있는지를 구분하여 그 결과를 논리레벨(UDF/UDF)는 논리레벨을 래치하기 위한 래치클럭펄스(UDFCP)로 출력하고 그외의 경우에는 래치클럭펄스(UDFCP)를 출력하지 않는 주파수 비교 수단(23), 상기 주파수 비교 수단(23)에 연결되어 상기 주파수 비교 수단(23)에서 출력되는 래치클럭펄스의 주기가 미리 설정된 값보다 작게되면 주파수 비교 수단(23)의 출력을 설정된 주기로 처리하여 출력하고, 상기 주파수 비교 수단(23)에서 출력되는 래치클럭펄스의 주기가 미리 설정된 값보다 크게 되면 상기 주파수 비교 수단에서 출력이 발생할 때마다 상기 주파수 비교 수단의 출력을 처리하며, 출력되는 펄스 파형도 입력되는 VCO(27) 클럭 펄스의 주기보다 큰 펄스 폭을 갖는 펄스 파형으로 정형하여 출력단자(UF, DF)로 출력하는 제2위상 및 주파수 비교 이득 제한수단(24), 상기 제1 및 제2위상 및 주파수 비교 이득 제한수단(22, 24), 연결되어 상기 제1 및 제2위상 및 주파수 비교 이득 제한수단(22, 24)에서 각각 출력되는 출력(UP, DP, UF, DF)을 저역 여파 및 적분하여 직류를 포함하는 저역 주파수 성분만을 전압(VF)으로 출력하는 저역 여파 및 적분 수단(26), 상기 저역 여파 및 적분 수단(26)의 출력 전압(VF)에 따라 위상 및 주파수가 변경되는 클럭 펄스(RCP)를 구동하여 상기 위상 비교 수단(21)과 주파수 비교 수단(23)으로 출력하는 VCO(27), 상기 VCO(27)에서 구동되는 클럭 펄스(RCP)를 N(N은 자연수)분주하여 N분주클럭펄스(NCP)를 상기 제1 및 제2위상 및 주파수 이득 제한수단에 각각 공급하는 N분주 수단(25), 상기 N분주 수단(25)에 연결되어 상기 N분주 수단(25)에서 출력하는 N분주클럭펄스(NCP)를 다시 M분주(M은 자연수)하여 상기 VCO(27)에서 구동된 클럭 펄스(RCP)를 NM 분주한 MN분주클럭펄스(MNCP)를 출력하는 M분주 수단(28), 상기 제1 및 제2위상 및 주파수 비교 이득 제한수단에서 적어도 한 출력(UP 또는 DP, UF 또는 DF)에서 펄스가 출력되면 MN분주된 클럭펄스의 한 주기 이상에서 MN분주된 클럭 펄스 두 주기 이내동안 상기 저역 여파 및 적분 수단(26)으로 출력하여 저역 여파 및 직분 수단(26)에서 큰 직류 이득을 선택하게 하고, 상기 제1 및 제2위상 및 주파수 비교 이득 제한 수단에서의 출력(UP, DP, UF, DF) 모두에서 출력(펄스)이 MN분주된 클럭 펄스의 한 주기 이상 동안 한번도 출력되지 않으면 논리레벨 '0'또는 '1'을 상기 저역 여파 및 적분 수단(26)으로 출력하여 저역 여파 및 적분 수단(26)에서 작은 직류이득을 선택하여 저역 여파 및 적분 수단(26)에서 출력되는 전압(VF)이 최대 또는 최소 값을 갖지 않고 중간 값을 갖도록 하는 직류이동 선택 수단(29)을 구비하는 것을 특징으로 하는 고속비트 동기 장치.
KR1019930021038A 1993-10-11 1993-10-11 불안정한 전압제어 발진기(vco)를 사용할 수 있는 고속비트 동기 장치 KR950009408B1 (ko)

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