KR100299881B1 - 윈도우형위상비교기를이용한데이터및클럭재생pll회로 - Google Patents

윈도우형위상비교기를이용한데이터및클럭재생pll회로 Download PDF

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Abstract

본 발명에 따른, 데이터 및 클럭 재생 위상동기회로는 무작위 입력데이터의 변화를 검출하여 윈도우 신호를 발생시키는 데이터 변화 검출기블럭을 포함한다. 지연회로는 그 무작위 입력데이터를 지연시켜 지연된 무작위 입력데이터를 발생시킨다. 그 지연회로에 위상 비교기 블럭이 접속되며, 그 지연된 무작위 입력데이터의 위상과 피드백 신호의 위상을 비교하여, 위상비교신호를 발생시킨다. 그 위상 비교기 블럭에 전하펌프 블럭이 접속되며, 그 위상비교신호에 대응하는 출력전압을 발생시킨다. 그 전하펌프 블럭에는 필터블럭이 접속되어, 그 출력전압을 DC 전압으로 필터링한다. 그 필터블럭에는 전압제어형 발진기가 접속되어, 그 DC 전압에 의존하는 주파수를 갖는 클럭신호를 발생시킨다. 그 전압제어형 발진기, 데이터 변화검출기 블럭 및 위상비교기 블럭에는 멀티플렉서 블럭이 접속되며, 소정의 논리레벨과 클럭신호 중의 하나를 선택하여 그 선택된 신호를 위상비교기 블럭에 피드백신호로서 인가한다.

Description

윈도우형 위상 비교기를 이용한 데이터 및 클럭 재생 ＰＬＬ 회로{DATA AND CLOCK RECOVERY PLL CIRCUIT USING A WINDOWED PHASE COMPARATOR}
본 발명은 데이터 전송 시스템 등에서 무작위 입력데이터로부터 클럭신호를 추출하기 위하여 윈도우형 위상 비교기를 이용하는 데이터 및 클럭 재생 PLL (phase locked loop) 회로에 관한 것이다.
위상동기루프 회로는 데이터 전송 시스템에 있어 매우 중요한 구성요소이다. 이들은 많은 다른 응용들에 이용되는데, 예를들어, 통신 칩들간의 왜곡을 제거하여 무작위 입력 데이터로부터 클럭신호를 재생하는데 이용되고 있다.
종래 위상동기루프 회로는 길버트 배율기형 위상검출기와 이미터 결합 멀티바이브레이터 VCO (voltage controlled oscillator) 를 포함한다. 종래 위상동기루프 회로는 (저역필터의 RC 시상수를 증가시키기 위하여) 큰 외부 캐패시터를 요하지 않고 수십개의 연속적인 동일 비트에 대해 안정한 동기를 유지할 수 있다.
그러나, 이 위상동기루프 회로는 연속적인 동일 비트들이 수백에 달하는 경우에 동기를 상실한다. 또한, 이 위상동기루프 회로는 입력 데이터 주파수가 위상동기루프의 공주 (free-running) 주파수 (또는 t = 0 에서의 초기 발진주파수) 와 상당히 다른 경우에 함께 동기하는 것이 실패할 수도 있다. 더욱이, 위상동기루프 회로는 고조파 동기를 겪는다.
따라서, 본 발명의 목적은 동작시에 안정한 데이터 및 클럭 재생 PLL 회로를 제공하는데 있다.
또한, 본 발명의 다른 목적은 인입동작 (pull-in) 을 보장할 수 있는 데이터 및 클럭 재생 PLL 회로를 제공하는데 있다.
본 발명의 또다른 목적은 고조파 동기 (harmonic lock) 에 문제점이 없는 데이터 및 클럭 재생 PLL 회로를 제공하는데 있다.
본 발명의 다른 목적들은 설명을 진행함에 따라서 더욱 명확하게 될 것이다.
이하, 본 발명의 과제의 설명을 통하여, 데이터 및 클럭 재생 위상동기루프회로가 무작위 입력 데이터로부터 클럭신호를 추출하는 것을 이해하도록 한다.
본 발명의 과제에 따르면, 데이터 및 클럭 재생 위상동기루프 회로는 무작위 입력데이터를 지연시켜 지연된 무작위 입력 데이터를 발생시키는 지연 블럭을 포함한다. 데이터 변화 검출기 블럭은 무작위 입력 데이터의 변화를 검출하여 윈도우 신호를 발생한다. 위상비교기 블록은 이 지연블럭에 접속되어, 그 지연된 무작위 입력데이터의 위상과 피드백신호의 위상을 서로 비교하여, 지연된 무작위 입력데이터의 위상과 피드백신호의 위상과의 차이를 나타내는 위상 비교신호를 발생한다. 전하 펌프 (charge pump) 블럭은 이 위상 비교기 블럭에 접속되어, 그 위상비교신호에 응답하여 출력전압을 발생한다. 필터블럭은 이 전하펌프블럭에 접속되어, 그 출력전압을 필터링하여 DC 전압으로 만든다. 전압제어형 발진기는 이 필터블럭에 접속되어, 그 DC 전압에 의존하는 주파수를 갖는 클럭신호를 발생시킨다. 멀티플렉서 블럭은 이 전압제어형 발진기, 데이터 변화검출기 블럭 및 위상 비교기 블럭에 접속되어, 소정의 논리레벨과 클럭신호 중 하나를 선택하여 선택된 신호를 위상비교기 블럭에 피드백 신호로서 제공한다.
본 발명의 다른 과제에 따르면, 데이터 및 클럭 재생 위상동기루프 회로는 무작위 입력데이터를 지연시켜 지연된 무작위 입력데이터를 발생시키는 지연블럭을 포함한다. 데이터변화 검출기 블럭은 그 무작위 입력데이터의 변화를 검출하여 윈도우 신호를 발생시킨다. 시프트 블록은 이 데이터 변화검출기 블럭에 접속되어, 그 윈도우 신호를 시프트시켜 스프트된 윈도우신호를 발생시킨다. 위상비교기 블록은 지연블럭과 시프트 블럭에 접속되어, 지연된 무작위 입력데이터의 위상과 시프트된 윈도우 신호의 위상을 비교하여, 지연된 무작위 입력데이터의 위상과 시프트된 윈도우 신호의 위상의 차이를 나타내는 위상비교신호를 발생시킨다. 전하 펌프블럭은 이 위상비교기 블럭에 접속되어, 그 위상 비교신호에 응답하여 출력전압을 발생시킨다. 필터블럭은 전하펌프 블럭에 접속되어, 그 출력전압을 필터링하여 DC 전압을 생성한다. 전압제어형 발진기는 필터블럭에 접속되어, DC 전압에 의존하는 주파수를 갖는 클럭신호를 발생시킨다.
도 1 은 종래의 데이터 및 클럭 재생 PLL 회로의 블럭도.
도 2 는 도 1 의 종래 데이터 및 클럭 재생 PLL 회로의 파형도.
도 3 은 도 1 의 종래 데이터 및 클럭 재생 PLL 회로에 사용되는 위상 비교기의 회로도.
도 4 는 도 1 의 종래 데이터 및 클럭 재생 PLL 회로에 사용되는 전압제어형 발진기의 회로도.
도 5 는 도 1 의 종래 데이터 및 클럭 재생 PLL 회로의 시뮬레이션 결과를 나타낸 그래프.
도 6 은 본 발명의 제 1 실시예에 따른 데이터 및 클럭 재생 PLL 회로의 블럭도.
도 7 은 도 6 의 데이터 및 클럭 재생 PLL 회로의 일예의 블럭도.
도 8 은 도 6 의 데이터 및 클럭 재생 PLL 회로의 또다른 예의 블럭도.
도 9 는 본 발명의 제 2 실시예의 데이터 및 클럭 재생 PLL 회로의 블럭도.
도 10 은 본 발명의 제 1 예에 따른 데이터 및 클럭 재생 PLL 회로의 블럭도.
도 11 은 본 발명의 제 2 예에 따른 데이터 및 클럭 재생 PLL 회로의 블럭도.
도 12 는 도 11 의 데이터 및 클럭 재생 PLL 회로의 일예의 블럭도.
도 13 은 도 12 의 PLL 회로의 타이밍 챠트.
도 14 는 도 12 의 데이터 및 클럭 재생 PLL 회로의 시뮬레이션 결과를 나타낸 그래프.
도 15 는 본 발명의 제 3 예에 따른 데이터 및 클럭 재생 PLL 회로의 블럭도.
도 16 은 본 발명의 제 4 예에 따른 데이터 및 클럭 재생 PLL 회로의 블럭도.
도 17 은 도 16 의 데이터 및 클럭 재생 PLL 회로의 일예의 블럭도.
도 18 은 본 발명의 제 5 예에 따른 데이터 및 클럭 재생 PLL 회로의 블럭도.
도 19 는 데이터 변화검출기의 일예의 회로도.
도 20 은 데이터 변화검출기의 다른 예의 회로도.
도 21 은 데이터 변화검출기의 또다른 예의 회로도.
도 22 는 데이터 변화검출기의 또다른 예의 회로도.
※ 도면의 주요부분에 대한 부호의 설명
31, 41 및 42 : 플립플롭 61 : 데이터 입력단자
63 : 데이터 변화 검출기 (DTD) 회로블럭
62 : 지연블럭 64 : 위상 비교기 블럭
65 : 전하펌프 회로블럭 66 : 저역필터 블럭
67 : 전압제어형 발진기 (VCO) BG : 바이어스 발생기
CCO : 전류제어형 발진기 68 : 멀티플렉서 블럭
71 : 위상 주파수 검출기 블럭 91 : 윈도우 시프트 회로블럭
101 : 지연회로 102 : 데이터 변화검출기
103 : 위상 주파수 검출기 104 : 전하 펌프회로
105 : 저역필터 106 : VCO
107 : 멀티플렉서
이하, 더 이상의 본 발명의 이해를 위하여, 먼저, 도 1 내지 5 를 참조하여, 종래의 데이터 및 클럭 재생 PLL 회로에 대하여 설명하기로 한다.
도 1 에서, 종래의 데이터 및 클럭 재생 PLL 회로는 데이터 입력단자 (12) 와 데이터 출력단자 (13) 의 사이에 접속되어진 결정회로 (11) 를 갖는다. 이 결정회로 (11) 는 데이터 입력단자로부터 데이터 입력신호 (12A) 를 수신하고, 그 입력데이터신호 (12A) 의 논리상태를 결정하여 출력단자 (13) 에 출력 데이터신호 (13A) 를 제공한다. 더블러 (doubler, 14) 는 데이터 입력단자에 접속되어, 그 입력데이터 신호 (12A) 를 더블하여 더블된 입력데이터 신호 (14A) 를 발생한다. 전압제어형 발진기 (VCO) 는 클럭신호 (15A) 를 발생하여 그 클럭신호 (15A) 를 클럭 출력단자 (16) 와 결정회로 (11) 양자에 인가한다. 더블러 (14) 와 VCO (15) 에 위상 비교기 (17) 가 접속되어, 더블된입력데이터 신호 (14A) 와 클럭신호 (15A) 를 비교하여 비교신호 (17A) 를 출력한다. 그 위상 비교기 (17) 에 샘플 및 홀드 (sample and hold) (S/H) 스위치회로 (18) 가 접속되며, 그 비교신호를 샘플 및 홀드하여 S/H 신호 (18A) 를 발생한다. 제어회로 (19) 는 데이터 입력단자 (12) 및 S/H 스위치회로 (18) 에 접속되며, S/H 스위치회로 (18) 을 제어하기 위하여 입력 데이터 신호 (12A) 에 따라서 제어신호 (19A) 를 발생한다. 저역필터 (LPF) 는 S/H 스위치회로 (18A) 및 VCO (15) 에 접속되며, S/H 신호 (18A) 를 필터링하여, 그 필터링된 신호 (20A) 를 VCO (15) 에 인가한다.
도 2 는 도 1 에 나타낸 PLL 회로의 주 노드의 동작 파형을 나타낸 것이다. 더블러 (14) 는 도 2 의 상부선상에 나타낸 입력데이터 (12A) 를 도 2 의 세번째 선상에 나타낸 더블된 입력데이터 신호 (14A) 로 변환한다. 위상 비교기 (17) 는 그 더블된 입력데이터 신호 (14A) 를 도 2 의 네번째 선상에 나타낸 클럭신호 (15A) 와 비교하여, 도 2 의 다섯번째 내지 일곱번째 선상에 나타낸 비교신호 (17A) 를 발생한다. 이 비교신호 (17A) 는 그 더블된 입력데이터 신호 (14A) 와 클럭신호 (15A) 사이의 위상차를 나타낸다. 클럭신호 (15A) 의 위상이 그 더블된 입력데이터 신호 (14) 를 앞서는 경우에, 위상 비교기 (17) 는 펄스폭이 도 2 의 다섯번째 선상에 나타낸 위상차와 동일한 양의 펄스의 펄스 트레인 (train) 을 발생한다. 이와 반대로, 클럭신호 (15A) 의 위상이 더블된 입력데이터 신호 (12A) 의 위상의 뒤에 지연되는 경우에, 위상 비교기 (17) 는 펄스폭이 도 2 의 일곱번째 선상에 나타낸 위상차와 동일한 음의펄스의 펄스 트레인 (train) 을 발생한다. 그 2개의 신호들간에 위상차가 없는 경우에는, 도 2 의 여섯번째 선상에 나타낸 바와 같이, 위상 비교기 (17) 에 의한 펄스 출력이 발생되지 않는다.
비교신호 (17A) 는 S/H 스위치회로 (18) 에 연속적으로 인가된다. 더욱이, 도 2 의 여덟번째 선상에 나타낸 제어신호 (19A) 가 제어회로 (19) 로부터 S/H 스위치회로 (18) 에 인가된다. 제어신호 (19A) 는 그 S/H 스위치회로 (18) 를 온상태 또는 오프상태로 전환한다. S/H 스위치회로가 온상태에 있을 때, PLL 회로는 "샘플링 모드"에 있는 것으로 되는, 즉 위상비교가 일어나 PLL 이 정상적으로 동작한다. 이와 반대로, S/H 스위치회로가 오프상태에 있을 때에는, PLL 회로는 "유지모드" 에 있게 되어, 위상비교가 일어나지 않는다. 이 "유지모드" 는 PLL 이 장기간의 연속적인 동일 비트 (0 또는 1) 동안에 안정한 동작을 유지하는 것을 가능하도록 한다.
LPF 는 S/H 신호 (18A) 를 필터링된 신호 (20A) 로서 DC (직류) 전압으로 변환한다. PLL 의 음의 피드백 동작으로 더블된 입력데이터 신호 (14A) 및 클럭신호 (15A) 가 최소로 되는, 소위 "위상동기 상태" 가 된다.
결정회로 (11) 는 클럭신호 (15A) 를 이용하여 입력데이터 신호 (12A) 의 논리상태를 검출한다. 결정회로 (11) 는 그 입력데이터 신호 (12A) 를 다시 타이밍시켜 도 2 의 두번째 선상에 나타낸 출력데이터 신호 (13A) 를 발생한다.
위상 비교기 (17) 는 실제로 길버트 배율기형 위상검출기이다. 이 길버트 배율기형 위상검출기는 도 3 에 도시되어 있다.
도 3 을 참조하면, 이 길버트 배율기형 위상검출기는 2개의 배율기회로의 결합체를 포함한다. 제 1 배율기 회로는 트랜지스터 (Q1-Q6) 및 저항기 (R1 및 R2) 로 구성된다. 제 1 배율기 회로는 그 입력데이터 신호 (12A) 의 위상과 마스터 플립플롭 (31) 의 출력위상과 비교한다. 마스터 플립플롭 (31) 은 결정회로 (11) 의 구성요소로서, 그 출력신호 (31A) 가 클럭신호 (15A) 를 대치한다. (미국 특허 제 5557648호에 자세히 개시되어 있음.)
제 2 배율기회로는 Q1, Q2 및 Q5-Q8, 및 저항기 (R1 및 R2) 로 구성된다. 제 2 배율기 회로는 입력데이터 신호 (12A) 의 위상과 90 도 지연된 입력데이터 신호의 위상을 비교한다. 제 2 배율기의 평균 DC 출력레벨은, 위상차가 90 도인 2개의 신호를 제 2 배율기가 비교하기 때문에, 단지 입력 데이터신호의 마크비 (mark ratio) 에만 의존한다. 그러므로, 제 1 배율기의 출력으로부터 제 2 배율기의 출력의 감산이 마크비의 효과를 상쇄시키게 된다. 그 결과, 마크비에 독립적인 마스터 플립플롭 출력 데이터와 90도 지연된 입력데이터 사이의 위상차 출력이 얻어질 수가 있게 된다. 이 위상차 출력을 이용함으로써 VCO 주파수가 안정적으로 제어될 수가 있다.
도 4 는 전압제어형 발진기 (15) 로서 사용되는 이미터 결합 멀티바이브레이터 VCO 를 나타낸 것이다.
이미터 결합 멀티바이브레이터 VCO 는 트랜지스터 (Q1-Q6) 및 저항기 (R1-R6) 로 구성된 히스테리시스 비교기를 포함한다. 이 히스테리시스 비교기는양의 피드백 기술을 이용한다. 이 구조에 있어서, 트랜지스터 (Q3 및 Q4) 의 베이스는 미분 입력단자들이다. 히스테리시스 비교기의 출력신호는 입력신호가 소정 전압에 걸쳐 스윙하는 경우에 반전된다. 지연회로는 트랜지스터 (Q7-Q8) 및 캐패시터 (C) 로 구성된다. 캐패시터 (C) 로 흐르는 충전전류 (Ic) 는 지연회로의 지연시간을 제공한다. VCO (15) 의 발진은 지연회로를 통하여 히스테리시스 비교기의 출력에서 입력까지의 양의 피드백에 의해 얻어진다. 지연회로의 지연시간과 히스테리시스 비교기의 히스테리시스 특성은 발진 주파수를 결정한다. 따라서, 이 발진 주파수가 충전전류 (Ic) 를 제어함으로써 변화될 수 있게 된다. 이미터 결합 멀티바이브레이터 VCO (15) 는 2개의 플립플롭 (41 및 42) 클럭단자에 출력신호를 제공한다. 이 플립플롭 (41 및 42) 은 결정회로 (11) 의 구성요소들이다. 플립플롭 (41 및 42) 중의 하나는 도 3 에 도시된 마스터 플립플롭 (31) 에 대응한다.
이와 같은 데이터 및 클럭 재생 PLL 회로는 미국 특허 제 5557648호에 개시되어 있다.
그러나, 이러한 종래 PLL 회로는 여러가지 문제점을 갖고 있다.
먼저, 이 회로가 큰 외부 캐패시터를 요하지 않고 수십개의 연속적인 동일 비트 동안에 안정한 동기를 유지할 수는 있으나, 연속 비트의 갯수가 수백에 달하는 경우에는 곧 동기를 잃어버리게 된다.
도 4 에 도시된 이미터 결합 멀티바이브레이터 VCO 의 입력노드에서의 바이폴라 베이스 전류는 S/H 신호 (18A) 의 주파수 (Fclk) 를 시간에 따라서 강하시키게 된다. 이는 도 5 에 도시된 시뮬레이션 결과에 명확히 나타나 있다. 이 시뮬레이션 결과는 워크스테이션상의 혼합모드 특성 시뮬레이션, 즉 SABER (TM) 을 이용하여 입증되었다. 이 특정 시뮬레이션에서는, 1.25 Gbps 의 입력데이터 전송율을 가정하였다. 장치변수들은 L=0.35㎛, 에피텍셜이 없는 BiCMOS 공정, Vcc = 1 V 에서 fT= 20 GHz 를 기초로 하였다. 자연 주파수 ωn = 12.6×106rads/sec 및 댐핑 인자 (damping factor) ζ = 1.0 으로 가정하였다.
PLL 회로는 데이터 프리엠블 (data preamble) (100% 데이터 밀도) 동안에 Fclk 1.25 GHz 에서 안정한 동기를 달성하나, 데이터 밀도가 0 이 되는 경우에 (t ＞ 6㎲), Fclk 가 시간에 따라서 하강한다. 궁극적으로 이러한 하강은 재타이밍 에러가 발생하기 전의 변화 간의 최대 허용가능한 비트의 갯수를 결정한다. 이 재타이밍 에러는, 단지 0 의 124 비트 스트링 (string) 이 진행한 후에, 도 5 에서 발생한다.
두번째로, 종래 PLL 회로는, 입력데이터 주파수가 PLL 의 공주 주파수 (t=0 에서의 초기 발진 주파수) 와 상당히 다른 경우에, 함께 동기시키는 것이 실패한다. 즉, 종래 PLL 회로의 제한된 인입동작 범위로 인해, 소정 목표 주파수에서의 동기를 달성하는데 실패하게 된다.
인입동작 범위는 인입 동작이 가능한 PLL 의 공주 주파수와 목표주파수 사이에서 최대 주파수 오프셋을 정의한다. 이 범위내에서, PLL 은 항상동기하게 될 것이다. 그러나, 인입 동작은 다소 낮게 될 수도 있다. 도 5 에서, PLL 회로는, PLL 의 공주주파수가 1GHz 와 같을 경우에, 정확한 주파수 (Fclk=1.25GHz) 를 획득하나, PLL 의 공주주파수가 800MHz 와 같을 경우에는, 잘못된 주파수를 획득한다. 동작의 변화는 PLL 의 공주주파수의 일부에서 일부로의 변화 (1GHz에서 800MHz) 를 야기한다.
종래 PLL 회로가 갖는 세번째 문제점으로는, 고조파 동기이다. 그 동기전압이 입력 데이터 신호의 듀티 (duty) 싸이클에 의해 결정되므로, 고조파로 동기한다. 길버터 배율기 위상검출기의 위상차 출력은 그 트랜지스터의 평균 온 시간에 의해 결정된다. 트랜지스터의 평균 온시간은 예를들어, 위상비교입력신호의 주파수가 (f 및 f) 및 (f 및 2f) 인 경우에 동일하다.
다른 종래의 PLL 회로가 1988 IEEE International Solid-State Circuits Conference 의 "DIGEST OF TECHNICAL PAPER" 와 미국 특허 제 5097489호 및 제 5374860호에 개시되어 있다.
그러나, 이 PLL 회로들도 상술한 바와 같은 단점을 갖고 있다.
이하, 도 6 내지 8 을 참조하여, 본 발명의 제 1 실시예에 따른 데이터 및 클럭 재생 PLL 회로에 대하여 계속 설명한다.
도 6 에서, 제 1 실시예에 따른 데이터 및 클럭 재생 PLL 회로는 길이가 n ( = 2N-1) 비트인 디지털 데이터 스트림 (Fdata) 을 제공하기 위한 데이터 입력단자 (61) 를 포함한다.
분기된 지연블럭 (62) 은 데이터 입력단자에 접속되며, 디지털 데이터 스트림을 지연시키는 지연회로로 구성된다. 데이터 변화 검출기 블럭 (63) 은 데이터 입력단자 (61) 에 접속되며, 입력 데이터 스트림의 변화를 검출하여, 데이터 변화 검출기 블럭 (63) 이 변화를 검출할 때에는 언제나 하나의 비트 동안에 "하이" 레벨을 각각 유지하는 윈도우 신호들을 발생시킨다. 위상 비교기 블럭 (64) 은 지연블럭 (62) 에 접속되며, 다수의 위상 비교기로 구성된다. 각 위상 비교기는 지연블럭 (62) 으로부터 제공된 지연된 데이터 스트림 신호와 피드백 신호 (Ffbk) 사이의 위상차를 검출한다. 위상 비교기 (64) 는 그 위상차에 응답하여 출력신호를 출력한다. 전하펌프 회로블럭 (65) 은 위상 비교기 블럭 (64) 에 접속되어 그 입력들 (예를들어, 위상비교기 블럭 (64) 의 출력신호) 사이의 위상차에 따라서 충전/방전 전압을 발생시킨다. 저역필터 블럭은 전하펌프 회로블럭 (65) 에 접속되며, 전하펌프 회로블럭 (65) 로부터 인가된 충전/방전 전압에 의해 충방전된다. 전압제어형 발진기 (VCO) (67) 는 저역필터 블럭 (66) 에 접속되며, 저역필터 블럭 (66) 의 출력에 의해 주파수가 결정되는 일련의 클럭신호 (Fclk) 를 발생시키기 위하여 바이어스 발생기 (BG) 및 전류제어형 발진기 (CCO) 로 구성된다. 멀티플렉서 블럭 (68) 은 VCO (67), 데이터 변화 검출기 (63) 및 위상비교기 블럭 (64) 에 접속되며, 정수개의 멀티플렉서로 구성된다. 각 멀티플렉서는 클럭신호와 디지털 논리레벨을 수신하여, 데이터 변화 검출기 블럭으로부터의 멀티플렉서의 선택입력에 인가된 윈도우 신호의 값에 응답하여, 그들로부터 하나를 선택한다. 각 멀티플렉서는 그 선택된 신호를 위상비교기 블럭 (64) 에 피드백 신호 (Ffbk) 로서보낸다.
이하, 도 6 의 PLL 회로의 동작을 설명한다.
그 위상 비교기 블럭 (64) 은, 예를들면, 도 7 에 도시된 바와 같은 위상 주파수 검출기 블럭 (71) 이다. 이 위상 주파수 검출기 블럭 (71) 은 위상 주파수 검출기 (PFD) 를 포함한다.
이 PFD 는, 그 입력신호 (Fref) 의 변화 에지 (edge) 의 갯수가 그 피드백 신호 (Ffbk) 에서의 에지의 갯수와 동일한 경우에, 정확한 주파수를 획득하는 것은 널리 알려져 있는 사실이다. 그러나, 데이터 및 클럭 재생 PLL 응용에 있어서는, 입력신호는 무작위 입력 데이터이고, 그 재생된 클럭 (Fclk) 은 피드백 신호 (Ffbk) 로서 사용된다. 그 결과, 입력신호 (Fref) 에서의 에지의 갯수가 항상 PLL 회로의 피드백 신호 (Ffbk) 에서의 에지의 갯수와 항상 다르게 될 것이다. 그러므로, 입력데이터 (Fref) 의 입력에 응답하여 피드백 신호 (Ffbk) 에서의 에지의 갯수를 제어하는 어떤 수단이 요구되게 된다. 데이터 변화 ("0" 에서 "1" 또는 "1" 에서 "0") 가 검출되는 경우에는, VCO 출력클럭신호 (Fclk) 는 PFD 로 피드백시킬 필요가 있다. 다른 방법으로는, 변화/에지 (즉, 디지털 논리레벨) 을 갖지 않는 신호를 귀환시킬 필요가 있다.
피드백 신호를 제어하는 가장 손쉬운 수단은 하나의 입력에 인가된 디지털 논리레벨과 다른 입력에 인가된 클럭신호 (Fclk) 를 갖는 멀티플렉서 블럭 (68) 을 이용하는 것으로 생각되었다. 위상 동기상태를 유지하기 위하여, 제어신호가 멀티플렉서 블럭 (68) 의 선택입력에 인가된다. 이들 제어신호는Fclk 펄스가 멀티플렉서 블럭 (68) 을 통하여 PFD 블럭 (71) 으로 다시 전송되는 "윈도우" 를 정의한다. 이들 제어신호를 윈도우 신호라 지칭한다. 이들 윈도우 신호는 입력데이터 변화에 응답하여야 하므로, 데이터 변화를 검출하는 어떤 수단이 필요하게 된다. 데이터 변화 검출기 (DTD) 회로 블럭 (63) 은 입력데이터의 변화를 검출하여 그 검출된 변화에 대한 윈도우 신호를 출력하도록 기능한다.
PFD 의 Fref 와 Ffbk 에서의 에지의 갯수가 같아야 하므로, DTD 블럭 (63) 도 또한 모든 검출된 데이터 변화에 걸쳐서 단지 하나의 Fclk 펄스만을 허용하도록 기능한다. PFD 블럭 (71) 은 그 입력데이터 (Fref 또는 Fclk) 의 특정 에지 (상승 또는 하강에지) 상의 위상을 비교하는 것으로 가정하면, Fclk 의 반대 에지 (각각 하강 또는 상승에지) 상에 윈도우 신호가 발생되어야 한다. 그러므로, 이 DTD 블럭 (63) 은 클럭신호 (Fclk) 에 의해 클럭되게 된다. PLL 회로의 음의 피드백 동작은 위상 동기상태가 얻어질 때까지 윈도우신호의 위치를 조절한다.
PFD 블럭 (71) 의 피드백 신호를 제어하는 윈도우 신호를 발생하는데 시간이 요구되므로, 입력데이터 (Fref 입력신호) 를 지연시키는 수단이 요구되어진다. 지연블럭 (62) 은 입력데이터를 지연시키도록 기능한다.
그러므로, 이 PLL 회로는 안정한 동기가 수백개의 연속적인 비트 동안에 일관되게 유지되어, 인입 동작이 자동적으로 발생되는 것을 보장하고, PLL 회로가 고조파 상에서 동기되지 않음을 보장하게 된다.
지연회로 블럭 (62) 은 도 8 에 도시된 바와 같은 지연시간을 조절하기 위하여 바이어스 발생기 (BG) 의 출력으로 인가될 수도 있다. 이 구조로서, PLL 회로가 동기된 상태에 있는 것이 더 짧아지게 된다.
위상 주파수 검출기 (PFD) 는 McGRAW-HILL BOOK COMPANY 에 의해 간행된 "PHASE-LOCKED LOOPS Theory, Design, and Applications" 의 8 페이지, 표 2-1 에서 PD4형으로서 나타낸 디지털 주파수 검출기일 수도 있다.
이하, 도 9 를 참조하여, 본 발명의 제 2 실시예를 설명한다.
도 9 에서, PLL 회로는 도 6 의 멀티플렉서 블럭 (68) 대신에 윈도우 시프트 회로블럭 (91) 을 갖는다. 이 윈도우 시프트 회로블럭 (91) 은 데이터 변화검출기 블럭 (63) 으로 부터 변화된 윈도우 신호를 클럭신호 (Fclk) 에 동기하여 인가한다. 이 구성에서는, 윈도우 시프트 회로 블럭 (91) 에 의해 발생된 시프트된 윈도우신호를 이용함으로써, 위상동기가 유지되어진다. 이 실시예는 (VCO 클럭신호의 펄스 피드백신호보다) 더 넓은 펄스 피드백 신호가 위상 비교기 블럭 (64) 또는 그 피드백 신호경로상에 위치된 레벨 변환기에 의해 요구되어지는 응용에 권장된다.
도 10 에서, 제 1 실시예의 제 1 예에 따른 PLL 회로는 지연회로 (101), 데이터 변화검출기 (102), 위상 주파수 검출기 (103), 전하 펌프회로 (104), 저역필터 (105), VCO (106), 및 2-1 멀티플렉서 (107) 를 갖는다. 이 PLL 회로는 도 6 의 PLL 회로 처럼 동작한다. 이 PLL 회로는 하나의 주파수 검출기 (103), 단일 전하펌프회로 (104), 및 단일 멀티플렉서 (107) 를 가지기 때문에, 더욱 낮은 주파수 응용에 권장된다. 더욱이, 0에서 1로의 변화 또는 1에서 0으로의 변화가 PLL 회로를 구동하므로, 이 회로도 또한 입력 싸이클 듀티변화가 문제점으로 고려되는 응용에 권장된다.
이하, 도 11 내지 14 를 참조하여, 제 2 실시예를 설명한다.
도 11 에서, PLL 회로는 지연회로 (1101), 제 1 및 제 2 데이터 변화검출기 (1102 및 1103), 제 1 및 제 2 위상 주파수 검출기 (PFD1 및 PFD2) (1104 및 1105), 제 1 및 제 2 전하펌프 회로 (CP1 및 CP2) (1106 및 1107), 루프필터 (LPF) (1108), VCO (1109), 및 제 1 및 제 2 멀티플렉서 (1110 및 1111) 를 포함한다. 여기서, 무작위 입력 데이터 스트림은 미리 2개의 분할된 무작위 입력 데이터 스트림으로 분할되며 이들 중의 하나는 반전된다. PLL 회로의 상세한 내용은 도 12 에 도시되어 있다.
이하, 도 12 및 13 을 참조하여 PLL 회로의 동작을 설명한다.
도 13 은 위상 동기과정 동안에 도 12 에 도시된 PLL 회로의 주요 노드에 대한 타이밍 챠트를 나타낸 것이다. 도 13 은 입력 데이터 (1200A 및 1200B), 지연회로 (1101) 에 의해 발생되어진 지연된 입력데이터 (1201A 및 1201B), VCO (1109) 에 의해 발생되어진 VCO 클럭신호 (Fclk) (1202), 제 1 데이터 변화검출기 (1102) 에 의해 제공된 재타이밍된 데이터 (1203), 제 1 및 제 2 데이터 변화검출기 (1102 및 1103) 에 의해 각각 발생된 윈도우 신호 (1204A 및 1204B), 제 1 및 제 2 멀티플렉서 (1110 및 1111) 에 의해 각각 발생된 피드백 신호 (1205A 및 1205B), 제 1 및 제 2 위상주파수 검출기 (1104 및 1105) 에 의해각각 발생된 위상비교신호 (1206A, 1207B) 및 루프필터 (1108) 에 의해 발생된 DC 클럭 전압 (1208) 의 파형을 나타낸 것이다. 위상비교신호는 위상 선행 및 위상 지연이라는 용어로 설명되어진다.
지연회로 (1101) 는 입력데이터 (1200A 및 1200B) 를 "td" 양만큼 지연시켜 그 지연된 입력데이터 (1200A 및 1200B) 를 발생시킨다. 그 지연된 입력데이터 (1201A 및 1201B) 는 PFD1 및 PFD2 의 Fref 입력에 각각 인가된다. 도 12 에 도시된 PLL 회로는 0.5 비트 ＜ td ＜ 1.5 비트의 범위에 대해 정확히 동작한다. 도 12 에서, "td" = 1 비트인 지연이 직렬로 접속된 버퍼를 이용하여 지연회로 (1101) 에서 발생된다.
데이터 변화검출기 (DTD1 및 DTD2) 는 각각 입력데이터 (1201A 및 1201B) 의 변화를 검출하는데 사용된다. DTD1 에는 입력데이터 (1200A) 와 클럭신호 (1202) 가 제공되어, 윈도우 신호 (1204A) 가 발생한다. DTD1 은 입력데이터 (1200A) 에서 상승에지 ("0" 에서 "1" 로의 변화) 를 검출한다. 윈도우 신호 (1204A) 는 멀티플렉서 (1110) 선택단자에 제공된다.
이와 유사하게, DTD2 에는 입력데이터 (1200B) 와 클럭신호 (1202) 가 제공되어, 윈도우 신호 (1204B) 가 발생한다. 윈도우 신호 (1204B) 는 멀티플렉서 (1111) 선택단자에 제공된다.
DTD1 및 DTD2 에 대하여 상세히 설명한다.
DTD1 은 2개의 플립플롭 (1301a 및 1301b) 및 하나의 AND 게이트 (1302) 로 구성된다. 이 플립플롭 (1301a 및 1301b) 은, (PFD1 가 입력데이터 신호(1201A) 와 피드백 신호 (1205A) 의 상승에지에서 위상을 비교하는 것으로 가정하면) 윈도우 신호 (1204A) 에는 VCO 클럭신호 (1202) 의 상승에지를 추출하는 것이 필요하기 때문에, 클럭신호 (1202) 의 하강에지에서 클럭된다. 플립플롭 (1301a 및 1301b) 및 AND 게이트 (1302) 는 단지 발생된 윈도우 신호 (1204A) 가 모든 검출된 데이터 변화에 대해 정확히 하나의 데이터 비트동안에 하이를 유지하도록 접속된다. 이는 지연입력신호 (1201A) 에서의 변화 에지의 갯수가 피드백 신호 (1205A) 의 변화 에지의 갯수와 동일함을 보장하게 된다. 플립플롭 (1301a) 은 VCO 클럭신호 (1202) 의 하강에지를 이용하여 입력데이터 (1200A) 의 논리상태를 검출하여, 도 13 에 나타낸 바와 같이 재타이밍된 데이터 (1203) 를 발생시킨다.
한편, DTD2 는 2개의 플립플롭 (1303a 및 1303b) 및 하나의 AND 게이트 (1304) 로 구성된다. 이 플립플롭 (1303a 및 1303b) 은, (PFD2 가 입력데이터 신호 (1201B) 와 피드백 신호 (1205B) 의 상승에지에서 위상을 비교하는 것으로 가정하면) 윈도우 신호 (1204B) 에는 VCO 클럭신호 (1202) 의 상승에지를 추출하는 것이 필요하기 때문에, 클럭신호 (1202) 의 하강에지에서 클럭된다. 플립플롭 (1303a 및 1303b) 및 AND 게이트 (1304) 는 단지 윈도우 신호 (1204B) 만이 모든 검출된 데이터 변화에 대해 정확히 하나의 데이터 비트동안에 하이를 유지하도록 접속된다. 이는 지연입력신호 (1201B) 에서의 변화에지의 갯수가 피드백 신호 (1205B) 의 변화에지의 갯수와 동일함을 보장하게 된다.
다시 도 12 를 참조하면, 널리 공지된 위상주파수 검출기 (PFD1 및 PFD2)가 매우 높은 입력데이터 주파수에서 회로동작을 보장할 수 있게 삽입되어진다. 이 PFD1 은 지연된 입력데이터 (1201A) 와 피드백 신호 (1205A) 를 수신하여, 위상비교신호 (1206A 및 1207B) 를 발생시킨다.
입력데이터 (1200A) 의 지연된 형태가 PFD1 의 기준단자에 제공된다. 윈도우 신호 (1204A) 가 속하는 VCO 클럭신호 (1202) 가 PFD1 의 피드백 단자에 제공된다. PFD1 은, 지연된 입력데이터 신호 (1201A) 의 위상이 피드백 신호 (1205A) 의 위상 보다 선행하게 될 때, 펌프-업 (pump-up) 된 출력신호 (1206A) 가 발생되어지도록 기능한다. 이와 유사하게, PFD1 은, 지연된 입력데이터 신호 (1201A) 의 위상이 피드백 신호 (1205A) 의 위상보다 지연되게 될 때, 펌프-다운 (pump-down) 된 출력신호 (1206A) 가 발생되어지도록 기능한다. "무효영역 (dead-zone)" 즉, 낮은 이득 근처의 위상동기 영역을 제거하기 위하여 지연소자 (도시되지 않음) 가 PFD1 에 부가될 수도 있다. 이 PFD1 은 입력데이터신호 (1201A) 와 피드백신호 (1205A) 의 양의 진행에지에 의해 활성화된다.
이와 유사하게, PFD2 는 지연된 입력데이터 신호 (1201B) 와 피드백 신호 (1205B) 를 수신하여, 위상비교신호 (1206B 및 1207B) 를 발생시킨다. 입력데이터 (1200B) 의 지연된 형태가 PFD2 의 기준단자에 제공된다. 윈도우 신호 (1204B) 내에 속하는 VCO 클럭신호 (1202) 가 PFD2 의 피드백 단자에 제공된다. 이 PFD2 는, 지연된 입력데이터 신호 (1200B) 의 위상이 피드백 신호 (1205B) 의 위상 보다 선행할 때, 펌프업된 출력신호 (1206B) 를 발생하도록기능한다. 이와 유사하게, PFD2 는, 지연된 입력데이터 신호 (1201B) 의 위상이 피드백 신호 (1205B) 의 위상 보다 지연될 때, 펌프다운된 출력신호 (1207B) 를 발생하도록 기능한다. "무효영역 (dead-zone)", 즉, 낮은 이득 근처의 위상동기 영역을 제거하기 위하여, 지연소자 (도시되지 않음) 가 PFD2 에 부가될 수도 있다. 이 PFD2 은 입력데이터신호 (1200B) 와 피드백신호 (1205B) 의 양의 진행에지에 의해 활성화된다.
그러므로, 도 12 에 도시된 PLL 회로가 에지 트리거되므로, 이 PLL 회로는 입력데이터 신호의 듀티 싸이클에 민감하지 않아, 고조파 동기되지 않게 된다.
전하펌프 (CP1) 는 펌프업된 신호 (1206A) 와 펌프다운된 신호 (1207A) 를 수신하는 반면, 전하펌프 (CP2) 는 펌프업된 신호 (1206B) 와 펌프다운된 신호 (1207B) 를 수신한다. 이 두개의 전하펌프 (CP1 및 CP2) 의 출력은 전하펌프 출력신호 (1209) 에 합성된다. 전하펌프 출력신호 (1209) 는 루프필터 (1108) 에 의해 필터링되어, DC (직류) 출력전압 (1208) 을 발생시킨다. 루프 필터 (1108) 는 PLL 의 응답특성, 즉 고유 주파수 (ωn) 및 댐핑인자 (ζ) 를 결정한다.
VCO (1109) 는 DC 출력전압 (1208) 을 수신하여, VCO 클럭신호 (1202) (Fclk) 를 수신한다. VCO (1109) 는 바이어스 발생기 (1109A) 및 전류제어형 발진기 (CCO) (1109B) 로 구성된다. 이 DC 출력전압 (1208) 은 VCO 클럭신호 (1202) 의 주파수를 결정한다. VCO 출력신호 (1202) 는 가변제어전압신호 (1208) 에 응답하여 입력 데이터 신호 (1200A 및 1200B) 의 평균데이터 전송율의 범위내에서 변화한다. 클럭신호 (1202) 는 2개의 멀티플렉서 (1110 및 1111) 의 B 입력단자에 제공된다. VCO 출력신호 (1202) 의 반대위상이 재생된 클럭신호 (1210) 로서 사용된다.
DC 전압 (1208) 은 바이어스 발생기 (1109A 및 1109B) 의 MOS 입력 트랜지스터 (도시되지 않음) 에 제공된다. 전하 펌프 (CP1 및 CP2) 양자는 MOS 기술로 실시된다. 따라서, 전하펌프 (CP1 및 CP2) 의 출력단자는 매우 높은 임피던스 노드들이다.
도 12 의 시뮬레이션 결과가 도 14 에 도시되어 있다. 도 14 에 대한 검토로부터, CP1 및 CP2 의 고임피던스가, PLL 을 기초로 한 윈도우형 PFD 가 시간에 따라서 클럭시간 (Fclk) 이 약해짐이 없이 수백개의 연속적인 동일 비트 동안에 안정한 동기를 유지시키는 것을 가능케 함을 쉽게 이해할 수 있다. 이 시뮬레이션 결과는 혼합모드 특성 시뮬레이터, 워크스테이션상의 SABERTM을 이용하여 입증되었다. 1.25Gbps 의 데이터 전송율을 가정하였다. 장치변수는 L=0.35㎛, 에피텍셜이 없는 BiCMOS 공정, Vcc = 1V 에서 fT=20GHz 를 기초로 하였다. 고유 주파수 (ωn) = 12.6×106rads/sec 이고 댐핑인자 (ζ) = 1.0 으로 가정하였다. 어떠한 윈도우 신호를 이용하지 않는 PLL 회로를 기초로 한 PFD 는, 입력주파수가 하강됨에 따라서 손실된 데이터 펄스를 해석할 때에, 데이터 밀도가 0 으로 되는 (t＞6㎲) 경우에, 신속하게 동기를 상실한다는 것을주의하여야 한다.
다시 도 12 및 도 13 을 참조하면, 멀티플렉서 (1110 및 1111) 는 VCO (1109) 와 위상 주파수 검출기 (1104 및 1105) 의 사이에 각각 위치된다. 멀티플렉서 (1110 및 1111) 는 피드백 신호 (1205A 및 1205B) 를 각각 발생한다. 이 멀티플렉서 (1110 및 1111) 의 선택 입력단자에 윈도우 신호 (1204A 및 1204B) 가 각각 제공된다. 이 멀티플렉서 (1110 및 1111) 는, 피드백 신호 (1205A 및 1205B) 의 변화에지의 갯수가 지연된 입력신호 (1201A 및 1201B) 의 갯수가 동일함을 보장함으로써, 위상동기상태를 유지하도록 동작한다.
DTD1 이 입력데이터 신호 (1200A) 에서 데이터 변화 ("0" 에서 "1"로) 를 검출하는 경우에, 윈도우 신호 (1204A) 는 정확히 하나의 데이터 비트 동안에 하이 (즉, 윈도우 개방) 로 진행한다. 이때, MUX1 은 VCO 클럭 신호 (1202) 를 선택하여, PFD1 에 피드백 신호 (1205A) 로서 제공한다. 그후, PFD1 은 지연된 입력데이터 (1201A) 의 위상과 피드백 신호 (1205A) 의 위상을 비교한다. 피드백 신호 (1205A) 의 상승에지의 전(또는 후) 에 지연된 입력신호 (1201A) 의 상승에지가 발생하게 되면, 그 지연된 입력신호 (1201A) 는 피드백 신호 (1205A) 를 앞서는 (또는 지연되는) 것으로 간주된다. 그후, PFD1 는 업 (또는 다운) 출력 펄스 (1206A) (또는 1207A) 를 발생하여, 전하펌프 (CP1) 로 연속적으로 제공한다.
이와는 반대로, DTD1 이 입력데이터 (1200A) 에서 데이터 변화 (연속적인 1 또는 0 의 스트링) 을 검출하지 않는 경우에는, 윈도우 신호 (1204A) 는 로우(즉, 윈도우 폐쇄) 로 진행한다. MUX2 는 윈도우 신호 (1204A) 에 응답하여 "0" 의 디지털 논리레벨을 피드백 신호 (1205A) 로서 선택한다.
이와 유사하게, MUX2 는 입력단자 (A 및 B), 선택입력단자 (SEL) 및 출력단자 (F) 를 갖는다. MUX2 의 A 입력단자에는 "0" 의 디지털 논리레벨 (1211) 이 인가된다. MUX2 의 B 입력단자에는 VCO 클럭신호 (1202) 가 인가된다. 선택단자 (SEL) 에는 윈도우 신호 (1204A) 가 인가된다. MUX2 는 윈도우 신호 (1204B) 에 응답하여 클럭신호 (1202) 또는 디지털 논리레벨 (1211) 이 PFD2 에 피드백 신호로서 인가되는지의 여부를 결정한다.
DTD2 가 지연된 입력신호 (1201B) 에서 ("0" 에서 "1" 로) 데이터 변화를 검출하는 경우, 윈도우 신호 (1204B) 는 정확히 하나의 데이터 비트 동안에 하이로 진행한다. 이때, MUX2 는 윈도우 신호 (1204B) 에 응답하여 VCO 클럭 신호 (1202) 를 선택한다. 그후, PFD2 는 지연된 입력신호 (1201B) 의 위상과 클럭신호 (1202) 의 위상을 비교한다. 만약, 클럭신호 (1202) 의 상승에지 전(또는 후) 에 지연된 입력데이터 (1201B) 의 상승에지가 발생하게 되면, 그 지연된 입력신호 (1201B) 는 1205B 를 선행 (또는 지연) 하는 것으로 간주된다. PFD2 는 업 (다운) 출력 펄스 (1206B) (또는 1207B) 를 발생하여, 전하펌프 (CP2) 로 연속적으로 제공한다.
이와는 반대로, DTD2 가 입력데이터 (1200B) 에서 (연속적인 1 또는 0 의 스트링) 데이터 변화를 검출하지 않는 경우에는, 윈도우 신호 (1204B) 는 로우 (윈도우 폐쇄) 로 진행한다. 이때, MUX2 는 윈도우신호 (1204B) 에 응답하여 클럭신호 (1202) 대신에 "0" 의 디지털 논리레벨을 피드백 신호 (1205B) 로서 선택한다.
입력 데이터 (1200A 및 1200B) 에서 어떠한 데이터 변화도 검출되지 않는 경우, PFD1 또는 PFD2 중의 어느 하나에서도 위상비교가 이루어지지 않게 되며, PLL 회로는 후속 데이터 비트가 검출될 때까지 유지모드를 유지한다. 그 결과, PLL 회로가 장기간의 연속적인 동일 비트 (0 또는 1) 동안에 안정한 동기를 유지할 수가 있게 된다.
도 14 에 나타낸 시뮬레이션 결과도 또한, PLL 의 공주 주파수가 800MHz 와 동일한 경우에도 데이터 플리엠블 (preamble) 동안에 이 회로가 정확한 Fclk = 1.25GHz 의 주파수를 획득함을 나타낸다. 이는 PLL 회로를 기초로 한 길버트 배율기가 정확히 동일한 공주 주파수에 대해 인입동작할 수 없었던 도 5 에서 이미 설명하였다. 그러므로, 이 PLL 회로가 입입동작을 실제로 보장하는 것으로 결론지을 수 있다.
이하, 도 15 를 참조하여, 제 2 예를 설명한다.
도 15 에서, PLL 회로는 제 1 및 제 2 지연회로, 제 1 내지 제 4 위상 주파수 검출기 (PDF1-PDF4), 제 1 내지 제 4 전하펌프 회로 (CP1-CP4), 루프필터, VCO, 및 제 1 내지 제 4 멀티플렉서를 갖는다. PLL 회로에서, 이상 주파수 비교기, 멀티플렉서 및 전하 펌프의 삽입은 고조파 동작을 달성하기 위하여 채용된다.
이하, 도 16 을 참조하여, 제 4 예를 설명한다.
도 16 에서, 데이터 및 클럭 재생 PLL 회로는 입력데이터 신호에서 상승에지와 하강에지를 검출하기 위하여 PLL 회로의 입력과 지연회로의 입력 사이에 에지 검출기를 갖는다. 제 1 데이터 변화검출기는 입력데이터 신호의 상승에지를 검출하여 제 1 윈도우 신호를 발생한다. 제 2 데이터 변화검출기는 입력데이터 신호의 하강에지를 검출하여 제 2 윈도우 신호를 발생한다. OR 게이트는 제 1 및 제 2 데이터 변화검출기 및 2-1 멀티플렉서에 접속되어, 2-1 멀티플렉서에 제 1 및 제 2 윈도우 신호를 인가한다.
그러므로, 0에서 1 로의 변화 및 1에서 0으로의 변화 양자로서 PLL 회로를 구동시키므로, 이 예는 입력 데이터 듀티 싸이클 변화가 문제점으로 고려되지 않는 저주파수 응용에 권장된다.
에지 검출기는, 예를들어, 도 17 에 도시된 바와 같이, 배타적 OR 게이트 및 지연소자를 포함한다.
이하, 도 18 을 참조하여, 본 발명의 제 5 예에 따른 데이터 및 클럭 재생 회로에 대해 설명한다.
이 PLL 회로는 도 9 에 도시된 제 2 실시예에 대응한다.
도 18 에서, PLL 회로는 지연회로, PFD, 전하펌프 회로, 저역필터, VCO, DTD, 및 D 플립플롭을 갖는다. D 플립플롭은 도 10 에 도시된 2-1 멀티플렉서 (107) 의 대체물이다. 즉, 이 PLL 회로는 멀티플렉서 블럭을 사용하지 않는다. D 플립플롭은 DTD 로부터 전송된 윈도우 신호를 지연시켜 PFD 에 인가한다. 그러므로, 이 PLL 은 상술한 바와 같이 위상동기를 유지하게 된다.
이 예는 위상 비교기 블럭 또는 피드백 신호경로에 위치된 레벨 변환기에 (VCO 클럭신호의 펄스 피드백 신호보다) 더 넓은 펄스 피드백신호가 요구되는 응용에 권장된다.
도 19 내지 도 22 의 각각은 이상 설명한 데이터 및 클럭 재생 PLL 회로에 이용되는 데이터 변화검출기를 나타낸 것이다.
데이터 변화검출기는 2개의 D 플립플롭 및 AND 게이트를 포함한다. 도 19 및 도 20 에 도시된 데이터 변화검출기는 VCO 클럭신호의 하강에지에서 트리거되는 반면, 도 21 및 도 22 에 도시된 데이터 변화검출기는 VCO 클럭신호의 상승에지에서 트리거된다.
본 발명에 따르면, LPF 의 RC 시정수를 증가시키기 위한 큰 외부 캐패시터를 필요로 하지 않고, 동일 부호가 수백비트 연속되는 경우라도, 안정한 동기를 유지할 수 있는 위상동기회로를 얻을 수 있다.
또한, 본 발명에 따르면, PLL 의 고유 주파수에 관계없이 확실하게 동기 인입동작이 자동적으로 발생되는 위상동기회로를 얻을 수 있다.
또한, 본 발명에 따르면, 고주파에서 동기를 확립할 필요가 없는 이동동기회로를 얻을 수 있다.

Claims (20)

  1. 무작위 입력데이터로부터 클럭신호를 추출하는 데이터 및 클럭 재생 위상동기루프회로에 있어서,
    무작위 입력데이터를 지연시켜 지연된 무작위 입력데이터를 발생시키는 지연수단;
    무작위 입력데이터의 변화를 검출하여 윈도우 신호를 발생시키는 데이터 변화검출수단;
    상기 지연수단에 접속되어, 지연된 무작위 입력데이터의 위상과 피드백 신호의 위상을 비교하여 그 지연된 무작위 입력데이터의 위상과 피드백 신호의 위상 간의 위상차를 나타내는 위상비교신호를 발생시키는 위상비교수단;
    상기 위상비교수단에 접속되어, 그 위상비교신호에 응답하여 출력전압을 발생시키는 전하펌프수단;
    상기 전하 펌프수단에 접속되어, 그 출력전압을 DC 전압으로 필터링하는 필터수단;
    상기 필터수단에 접속되어, 그 DC 전압에 의존하는 주파수를 갖는 클럭신호를 발생시키는 전압제어형 발진기; 및
    상기 전압제어형 발진기, 상기 데이터 변화검출수단 및 상기 위상비교수단에 접속되어, 소정의 논리레벨과 클럭신호 중의 하나를 선택하여 그 선택신호를 상기 위상비교수단에 피드백신호로서 제공하는 멀티플렉서 수단을 포함하는 것을 특징으로 하는 데이터 및 클럭 재생 위상동기루프회로.
  2. 제 1 항에 있어서,
    상기 위상비교수단은 디지털 위상주파수 검출기를 포함하는 것을 특징으로 하는 데이터 및 클럭 재생 위상동기루프회로.
  3. 제 2 항에 있어서,
    상기 지연수단은 클럭신호의 0.5 내지 1.5 배의 지연을 발생하는 것을 특징으로 하는 데이터 및 클럭 재생 위상동기루프회로.
  4. 제 1 항에 있어서,
    상기 전압제어형 발진기는 DC 전압에 따라서 바이어스 전류를 발생시키는 바이어스 발생기 및 그 바이어스 전류에 응답하여 클럭신호를 발생하는 전류제어형 발진기를 포함하며, 상기 바이어스 발진기는 상기 지연수단에 접속되어 상기 지연수단의 지연을 제어하는 것을 특징으로 하는 데이터 및 클럭 재생 위상동기루프회로.
  5. 제 1 항에 있어서,
    상기 데이터 변화 검출수단은 무작위 입력데이터를 수신하는 데이터 입력단자, 그 클럭신호를 수신하는 클럭입력단자 및 윈도우신호를 제공하기 위한출력단자를 갖는 하나의 데이터 변화검출기이고,
    상기 위상비교수단은 지연된 무작위 입력데이터를 수신하는 제 1 입력단자, 피드백 신호용 제 2 입력단자, 무작위 입력데이터가 피드백 신호를 선행하는 경우에 위상비교신호를 제공하는 제 1 출력단자, 및 무작위 입력데이터가 피드백 신호 보다 지연되는 경우에 위상비교신호를 제공하는 제 2 출력단자를 갖는 하나의 위상주파수 검출기이며,
    상기 전하펌프수단은 상기 위상주파수 검출기의 상기 제 1 출력단자에 접속된 상측 입력단자, 상기 위상주파수 검출기의 상기 제 2 출력단자에 접속된 하측 입력단자, 및 상기 필터수단에 접속된 출력단자를 갖는 하나의 전하펌프회로이고,
    상기 멀티플렉서 수단은 상기 전압제어형 발진기에 접속된 제 1 입력단자, 소정 논리레벨이 인가되는 제 2 입력단자, 상기 데이터 변화검출기의 상기 출력단자에 접속된 선택입력단자 및 상기 위상주파수 검출기의 상기 제 2 입력단자에 접속된 출력단자를 갖는 하나의 2-1 멀티플렉서인 것을 특징으로 하는 데이터 및 클럭 재생 위상동기루프회로.
  6. 제 1 항에 있어서,
    데이터 및 클럭 재생 위상동기루프회로는 무작위 입력데이터를 2개의 분할된 무작위 입력데이터로 분할하는 분할수단, 그 분할된 무작위 입력데이터를 반전된 무작위 입력데이터로 반전시키는 위상반전수단, 및 그 분할된 입력데이터와 반전된 무작위 입력데이터 중의 어느 하나이상에 따라서 무작위 입력데이터의 에지를 검출하는 에지 검출수단을 더 포함하고,
    상기 데이터 변화검출수단은 그 분할된 무작위 입력데이터의 상승에지와 하강에지를 검출하여 제 1 데이터 변화신호를 발생시키는 제 1 데이터변화 검출기, 반전된 입력데이터의 상승에지 또는 하강에지를 검출하여 제 2 데이터 변화신호를 발생시키는 제 2 데이터 변화검출기, 및 그 제 1 데이터 변화신호와 제 2 데이터 변화신호로부터 윈도우 신호를 발생시키는 OR 게이트를 포함하는 것을 특징으로 하는 데이터 및 클럭 재생 위상동기루프회로.
  7. 제 6 항에 있어서,
    에지 검출수단은 무작위 입력데이터를 2개의 분할된 무작위 입력데이터로 분할하는 분할기, 그 분할된 무작위 입력데이터를 지연된 무작위 입력데이터로 지연시키는 지연소자, 및 상기 분할기 및 상기 지연소자에 접속되어 분할된 무작위 출력데이터 및 지연된 무작위 입력데이터에 응답하여 출력신호를 발생시키는 배타적 OR 게이트를 포함하는 것을 특징으로 하는 데이터 및 클럭 재생 위상동기루프회로.
  8. 제 1 항에 있어서,
    상기 데이터 및 클럭 재생 위상동기루프회로는 무작위 입력데이터를 2개의 분할된 무작위 입력데이터로 분할시키는 분할수단 및 그 분할된 무작위 입력데이터를 반전된 무작위 입력데이터로 반전시키는 위상반전수단을 더 포함하고,
    상기 데이터 변화검출수단은 무작위 입력데이터를 수신하는 데이터 입력단자 및 그 무작위 입력데이터에 기초하여 제 1 윈도우 신호를 제공하는 출력단자를 갖는 제 1 데이터 변화검출기, 및 반전되 무작위 입력데이터를 수신하는 데이터 입력단자, 클럭신호를 수신하는 클럭입력단자 및 그 반전된 무작위 입력데이터에 기초하여 제 2 윈도우 신호를 제공하는 출력단자를 갖는 제 2 데이터 변화검출기를 가지며,
    상기 멀티플렉서 수단은 상기 전압제어형 발진기에 접속된 제 1 입력단자, 소정의 논리레벨이 제공되는 제 2 입력단자, 상기 데이터 변화검출기의 상기 출력단자에 접속된 선택입력단자 및 제 1 윈도우 신호에 응답하여 제 1 피드백 신호가 인가되는 출력단자를 갖는 제 1 의 2-1 멀티플렉서, 및 상기 전압제어형 발진기에 접속된 제 1 입력단자, 소정 논리레벨이 인가되는 제 2 입력단자, 상기 제 2 데이터 변화검출기의 상기 출력단자에 접속된 선택입력단자 및 제 2 윈도우 신호에 응답하여 제 2 피드백 신호가 인가되는 출력단자를 갖는 제 2 의 2-1 멀티플렉서를 갖고,
    상기 위상비교수단은 지연된 무작위 입력데이터를 수신하는 제 1 입력단자, 제 1 피드백 신호를 수신하는 제 2 입력단자, 그 지연된 무작위 입력데이터가 제 1 피드백 신호 보다 선행하는 경우에 제 1 위상비교신호를 인가하는 제 1 출력단자 및 그 지연된 무작위 입력데이터가 제 1 피드백 신호보다 지연되는 경우에 제 1 위상비교신호를 인가하는 제 2 출력단자를 갖는 제 1 위상주파수 검출기,및 반전된 무작위 입력데이터를 수신하는 제 1 입력단자, 제 2 피드백 신호를 수신하는 제 2 입력단자, 그 반전된 무작위 입력데이터가 제 2 피드백 신호보다 선행하는 경우에 제 2 위상비교신호를 인가하는 제 1 출력단자 및 그 반전된 무작위 입력데이터가 제 2 피드백 신호보다 지연되는 경우에 제 2 위상비교신호를 인가하는 제 2 출력단자를 갖는 제 2 위상주파수 검출기를 가지며,
    상기 전하 펌프수단은 상기 제 1 위상주파수 검출기의 상기 제 1 출력단자에 접속된 상측 입력단자, 상기 제 1 위상주파수 검출기의 상기 제 2 출력단자에 접속된 하측 입력단자 및 상기 필터수단에 접속된 출력단자를 갖는 제 1 전하펌프회로, 및 상기 제 2 위상주파수 검출기의 상기 제 1 출력단자에 접속된 상측 입력단자, 상기 제 2 위상주파수 검출기의 상기 제 2 출력단자에 접속된 하측 입력단자 및 상기 필터수단에 접속된 출력단자를 갖는 제 2 전하펌프회로를 갖는 것을 특징으로 하는 데이터 및 클럭 재생 위상동기루프회로.
  9. 제 1 항에 있어서,
    상기 데이터 및 클럭 재생 위상동기루프 회로는 무작위 입력데이터를 2개의 분할된 무작위 입력데이터로 분할시키는 분할수단 및 그 분할된 무작위 입력데이터를 반전된 무작위 입력데이터로 반전시키는 위상반전수단을 더 포함하고,
    상기 지연수단은 무작위 입력데이터와 반전된 무작위 입력데이터를 지연시켜 제 1 지연된 무작위 입력데이터와 제 1 지연 반전된 무작위 입력데이터를발생시키는 제 1 지연회로, 및 제 1 지연된 무작위 입력데이터와 제 1 지연반전된 무작위 입력데이터를 지연시켜 제 2 지연된 입력데이터와 제 2 지연반전된 무작위 입력데이터를 발생시키는 제 2 지연회로를 갖고,
    상기 데이터 변화검출수단은 무작위 입력데이터를 수신하는 데이터 입력단자, 클럭신호를 수신하는 클럭입력단자 및 무작위 입력데이터에 기초하여 제 1 윈도우 신호가 인가되는 출력단자를 갖는 제 1 데이터 변화검출기, 반전된 무작위 입력데이터를 수신하는 데이터 입력단자, 클럭신호를 수신하는 클럭입력단자 및 반전된 무작위 입력데이터를 수신하는 데이터 입력단자, 클럭신호를 수신하는 클럭입력단자 및 그 반전된 무작위 입력데이터를 기초로 하여 제 2 윈도우 신호를 인가하는 출력단자를 갖는 제 2 데이터 변화검출기, 제 1 지연된 무작위 입력데이터를 수신하는 데이터 입력단자, 클럭신호를 수신하는 클럭입력단자 및 제 1 지연된 무작위 입력데이터에 기초하여 제 3 윈도우 신호를 인가하는 출력단자를 갖는 제 3 데이터변화 검출기, 및 제 1 지연반전된 무작위 입력데이터를 수신하는 데이터 입력단자, 클럭신호를 수신하는 클럭입력단자 및 제 1 지연반전된 무작위 입력데이터에 기초하여 제 4 윈도우 신호를 출력하는 출력단자를 갖는 제 4 데이터 변화 검출기를 가지며,
    상기 멀티플렉서 수단은 상기 전압제어형 발진기에 접속된 제 1 입력단자, 소정 논리레벨을 인가하는 제 2 입력단자, 상기 제 1 데이터 변화검출기의 상기 출력단자에 접속된 선택입력단자 및 제 1 윈도우 신호에 응답하여 제 1 피드백 신호를 인가하는 출력단자를 갖는 제 1 의 2-1 멀티플렉서, 상기 전압제어형발진기에 접속된 제 1 입력단자, 소정 논리레벨을 인가하는 제 2 입력단자, 상기 제 2 데이터 변화검출기의 상기 출력단자에 접속된 선택입력단자 및 제 2 윈도우 신호에 응답하여 제 2 피드백 신호를 인가하는 출력단자를 갖는 제 2 의 2-1 멀티플렉서, 상기 전압제어형 발진기에 접속된 제 1 입력단자, 소정 논리레벨이 인가되는 제 2 입력단자, 상기 제 3 데이터 변화검출기의 상기 출력단자에 접속된 선택 입력단자 및 제 3 윈도우 신호에 응답하여 제 3 피드백 신호를 인가하는 출력단자를 갖는 제 3 의 2-1 멀티플렉서, 및 상기 전압제어형 발진기에 접속된 제 1 입력단자, 소정 논리레벨이 인가되는 제 2 입력단자, 상기 제 4 데이터 변화검출기의 상기 출력단자에 접속된 선택 입력단자 및 제 4 윈도우신호에 응답하여 제 4 피드백 신호를 인가하는 출력단자를 갖는 제 4 의 2-1 멀티플렉서를 갖고,
    상기 위상비교수단은 제 1 지연된 무작위 입력데이터를 수신하는 제 1 입력단자, 제 1 피드백 신호를 수신하는 제 2 입력단자, 제 1 지연된 무작위 입력데이터가 제 1 피드백 신호 보다 선행하는 경우에 제 1 위상비교신호를 인가하는 제 1 출력단자 및 제 1 지연된 무작위 입력데이터가 제 1 피드백 신호 보다 지연되는 경우에 제 1 위상비교신호를 인가하는 제 2 출력단자를 갖는 제 1 위상주파수 검출기, 제 1 지연반전된 무작위 입력데이터를 수신하는 제 1 입력단자, 제 2 피드백 신호를 수신하는 제 2 입력단자, 제 1 지연반전된 무작위 입력데이터가 제 2 피드백 신호보다 선행하는 경우에 제 2 위상비교신호를 인가하는 제 1 출력단자 및 제 1 지연반전된 무작위 입력데이터가 제 2 피드백 신호 보다지연되는 경우에 제 2 위상비교신호를 인가하는 제 2 출력단자를 갖는 제 2 위상주파수 검출기, 제 2 지연된 무작위 입력데이터를 수신하는 제 1 입력단자, 제 3 피드백 신호용 제 2 입력단자, 제 2 지연된 무작위 입력데이터가 제 3 피드백 신호 보다 선행하는 경우에 제 3 위상비교신호를 인가하는 제 1 출력단자 및 제 2 지연된 무작위 입력데이터가 제 3 피드백 신호 보다 지연되는 경우에 제 3 위상비교신호를 인가하는 제 2 출력단자를 갖는 제 3 위상주파수 검출기, 및 제 2 지연반전된 무작위 입력데이터를 수신하는 제 1 입력단자, 제 2 지연반전된 무작위 입력데이터가 제 4 피드백 신호 보다 선행하는 경우에 제 4 위상비교신호를 인가하는 제 1 출력단자 및 제 2 지연반전된 무작위 입력데이터가 제 4 피드백 신호 보다 지연되는 경우에 제 4 위상비교신호를 인가하는 제 2 출력단자를 갖는 제 4 위상주파수 검출기를 가지며,
    상기 전하펌프 수단은 상기 위상 주파수 검출기의 상기 제 1 출력단자에 접속된 상측 입력단자, 상기 제 1 위상 주파수 검출기의 상기 제 2 출력단자에 접속된 하측 입력단자 및 상기 필터수단에 접속된 출력단자를 갖는 제 1 전하펌프 회로, 상기 제 2 위상 주파수 검출기의 상기 제 1 출력단자에 접속된 상측 입력단자, 상기 제 2 위상주파수 검출기의 상기 제 2 출력단자에 접속된 하측 입력단자 및 상기 필터수단에 접속된 출력단자를 갖는 제 2 전하 펌프회로, 상기 제 3 위상주파수 검출기의 상기 제 1 출력단자에 접속된 상측 입력단자, 상기 제 3 위상주파수 검출기의 상기 제 2 출력단자에 접속된 하측 입력단자 및 상기 필터수단에 접속된 출력단자를 갖는 제 3 전하 펌프회로, 및 상기 제 4 위상주파수 검출기의 상기 제 1 출력단자에 접속된 상측 입력단자, 상기 제 4 위상주파수 검출기의 상기 제 2 출력단자에 접속된 하측 입력단자 및 상기 필터수단에 접속된 출력단자를 갖는 제 4 전하펌프회로를 갖는 것을 특징으로 하는 데이터 및 클럭 재생 위상동기루프회로.
  10. 제 1 항에 있어서,
    상기 소정의 논리레벨은 논리 로우 레벨이고, 상기 데이터 변화검출수단은 클럭신호의 하강에지에 의해 클럭되며, 상기 위상비교수단은 지연된 무작위 입력데이터의 상승에지에 의해 트리거되는 것을 특징으로 하는 데이터 및 클럭 재생 위상동기루프회로.
  11. 제 1 항에 있어서,
    소정의 논리레벨은 논리 하이 레벨이고, 상기 데이터 변화검출수단은 클럭신호의 상승에지에 의해 클럭되며, 상기 위상비교수단은 지연된 무작위 입력데이터의 하강에지에 의해 트리거되는 것을 특징으로 하는 데이터 및 클럭 재생 위상동기루프회로.
  12. 무작위 입력데이터로부터 클럭신호를 추출하는 데이터 및 클럭 재생 위상동기루프회로에 있어서,
    무작위 입력데이터를 지연시켜 지연된 무작위 입력데이터를 발생시키는지연수단;
    무작위 입력데이터의 변화를 검출하여 윈도우 신호를 발생시키는 데이터 변화검출수단;
    상기 데이터 변화검출수단에 접속되어, 윈도우 신호를 시프트시켜 시프된 신호를 발생시키는 시프트 수단;
    상기 지연수단과 상기 시프트 수단에 접속되어, 지연된 무작위 입력데이터의 위상과 시프트된 윈도우 신호의 위상을 비교하여 그 지연된 무작위 입력데이터의 위상과 시프트된 윈도우 신호의 위상 간의 위상차를 나타내는 위상비교신호를 발생시키는 위상비교수단;
    상기 위상비교수단에 접속되어, 그 위상비교신호에 응답하여 출력전압을 발생시키는 전하펌프수단;
    상기 전하 펌프수단에 접속되어, 그 출력전압을 DC 전압으로 필터링시키는 필터수단; 및
    상기 필터수단에 접속되어, 그 DC 전압에 의존하는 주파수를 갖는 클럭신호를 발생시키는 전압제어형 발진기를 포함하는 것을 특징으로 하는 데이터 및 클럭 재생 위상동기루프회로.
  13. 제 12 항에 있어서,
    상기 데이터 변화검출수단은 무작위 입력데이터를 수신하는 데이터 입력단자, 클럭신호를 수신하는 클럭입력단자 및 윈도우 신호를 인가하는 출력단자를 갖는 하나의 데이터 변화검출기이고,
    상기 시프트 수단은 윈도우 신호를 수신하는 D 입력단자, 클럭신호를 수신하는 클럭단자 및 시프트된 윈도우 신호를 인가하는 Q 출력단자를 갖는 하나의 D 플립플롭을 가지며,
    상기 위상 비교수단은 지연된 무작위 입력데이터를 수신하는 제 1 입력단자, 시프트된 윈도우 신호를 수신하는 제 2 입력단자, 지연된 무작위 입력데이터가 시프트된 윈도우 신호 보다 선행하는 경우에 위상비교신호를 인가하는 제 1 출력단자 및 시프트된 윈도우 신호를 수신하는 제 2 입력단자, 지연된 무작위 입력데이터가 시프트된 윈도우 신호 보다 선행하는 경우에 위상비교신호를 인가하는 제 1 출력단자 및 지연된 무작위 입력데이터가 시프트된 윈도우 신호 보다 지연되는 경우에 위상비교신호를 인가하는 제 2 출력단자를 갖는 하나의 위상주파수 검출기이고,
    상기 전하펌프 수단은 상기 위상주파수 검출기의 상기 제 1 출력단자에 접속된 상측 입력단자, 상기 위상 주파수 검출기의 상기 제 2 출력단자에 접속된 하측 입력단자 및 상기 필터수단에 접속된 출력단자를 갖는 출력단자를 갖는 하나의 전하펌프 회로인 것을 특징으로 하는 데이터 및 클럭 재생 위상동기루프회로.
  14. 제 12 항에 있어서,
    상기 데이터 변화검출기수단은 상승에지 또는 하강에지에 의해 클럭되며,상기 시프트 수단은 하강에지 또는 상승에지에 의해 클럭되는 것을 특징으로 하는 데이터 및 클럭 재생 위상동기루프회로.
  15. 제 1 항에 있어서,
    상기 데이터변화 검출수단은,
    제 1 입력단자, 제 1 클럭단자 및 제 1 출력단자를 갖는 제 1 D 플립플롭, 제 2 입력단자, 제 2 클럭단자 및 반전 출력단자를 갖는 제 2 D 플립플롭, 및 제 3 입력단자, 제 4 입력단자 및 제 2 출력단자를 갖는 AND 게이트로 구성된 하나의 데이터변화 검출기를 포함하며, 상기 제 1 출력단자는 제 2 입력단자와 제 3 입력단자 양자에 접속되며, 상기 반전 출력단자는 제 4 입력단자에 접속되고, 상기 제 1 입력단자는 상기 데이터 변화검출기의 데이터 입력 단자용으로 사용되며, 상기 제 1 클럭단자와 상기 제 2 클럭단자는 상기 데이터 변화검출기의 클럭단자용으로 사용되고, 제 2 출력단자는 상기 변화검출기의 출력단자용으로 사용되는 것을 특징으로 하는 데이터 및 클럭 재생 위상동기루프회로.
  16. 제 15 항에 있어서,
    상기 제 1 D 플립플롭은 리셋 입력단자를 갖는 것을 특징으로 하는 데이터 및 클럭 재생 위상동기루프회로.
  17. 제 15 항에 있어서,
    상기 제 1 D 플립플롭 및 상기 제 2 D 플립플롭은 클럭신호의 상승에지에 의해 클럭되는 것을 특징으로 하는 데이터 및 클럭 재생 위상동기루프회로.
  18. 제 1 항에 있어서,
    상기 데이터변화 검출수단은,
    제 1 입력단자, 제 1 반전클럭단자 및 제 1 출력단자를 갖는 제 1 D 플립플롭, 제 2 입력단자, 제 2 반전클럭단자 및 반전출력단자를 갖는 제 2 D 플립플롭, 및 제 3 입력단자, 제 4 입력단자 및 제 2 출력단자를 갖는 AND 게이트로 구성된 하나의 데이터변화 검출기를 포함하고, 상기 제 1 출력단자는 제 2 입력단자와 제 3 입력단자 양자에 접속되며, 상기 반전출력단자는 제 4 입력단자에 접속되고, 상기 제 1 입력단자는 상기 데이터변화 검출기의 데이터 입력단자용으로 사용되며, 상기 제 1 반전클럭단자와 상기 제 2 반전클럭단자는 상기 데이터변화 검출기의 클럭단자용으로 사용되고, 제 2 출력단자는 상기 변화검출기의 출력단자용으로 사용되는 것을 특징으로 하는 데이터 및 클럭 재생 위상동기루프회로.
  19. 제 18 항에 있어서,
    상기 제 1 D 플립플롭은 리셋 입력단자를 갖는 것을 특징으로 하는 데이터 및 클럭 재생 위상동기루프회로.
  20. 제 18 항에 있어서,
    상기 제 1 D 플립플롭과 상기 제 2 D 플립플롭은 클럭신호의 하강에지에 의해 클럭되는 것을 특징으로 하는 데이터 및 클럭 재생 위상동기루프회로.
KR1019980011049A 1997-03-31 1998-03-30 윈도우형위상비교기를이용한데이터및클럭재생pll회로 KR100299881B1 (ko)

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JP97-81521 1997-03-31
JP8152197A JP2993559B2 (ja) 1997-03-31 1997-03-31 位相同期回路

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