FR3068193A1 - Dispositif de synchronisation d'horloge - Google Patents

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STMicroelectronics Grenoble 2 SAS
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Abstract

L'invention concerne un circuit de synchronisation d'horloge comprenant : un premier circuit (20) adapté à détecter les fronts montants et/ou descendants d'un signal de données (DATA) ; un générateur d'un signal d'horloge à fréquence réglable ; un comparateur de phase (22, 24) adapté à comparer, après détection d'un front du signal de données, un front du signal de données avec un front du signal d'horloge ; et un second circuit adapté à modifier la fréquence du signal d'horloge en fonction du signal de sortie du comparateur de phase.

Description

La présente demande concerne la transmission de données binaires et plus particulièrement la synchronisation d'un signal d'horloge sur un signal de données par le système de réception.
Exposé de l'art antérieur
Des données binaires peuvent être transmises par un système d'émission à un système de réception par une transmission synchrone ou asynchrone. Lorsque la transmission est synchrone, le signal de données et le signal d'horloge correspondant sont transmis au système de réception. Lorsque seul le signal de données est transmis, la transmission est dite asynchrone.
Dans le cas d'une transmission asynchrone, il est nécessaire de reconstituer le signal d'horloge correspondant au signal de données de manière à pouvoir récupérer les données exactes émises par le système d'émission.
Toutefois, il est difficile de prévoir un dispositif de synchronisation d'un signal d'horloge permettant d'obtenir la fréquence correspondant au signal de données rapidement et en consommant peu d'énergie.
B16103 - 17-GR2-0209
Résumé
Ainsi, un mode de réalisation prévoit un circuit de synchronisation d'horloge comprenant : un premier circuit adapté à détecter les fronts montants et/ou descendants d'un signal de données ; un générateur d'un signal d'horloge à fréquence réglable ; un comparateur de phase adapté à comparer, après détection d'un front du signal de données, un front du signal de données avec un front du signal d'horloge ; et un second circuit adapté à modifier la fréquence du signal d'horloge en fonction du signal de sortie du comparateur de phase.
Selon un mode de réalisation, le premier circuit est une première bascule dont l'entrée de données est couplée à un rail de tension haute et dont l'entrée d'horloge est couplée à une ligne du signal de données.
Selon un mode de réalisation, le comparateur de phase comprend des deuxième et troisième bascules, l'entrée de données de chacune des deuxième et troisième bascules étant couplée à la sortie du premier circuit, l'entrée d'horloge de la deuxième bascule étant couplée à la sortie d'un circuit retardant le signal d'horloge à fréquence réglable, l'entrée d'horloge de la troisième bascule étant couplée à la sortie d'un circuit retardant de même le signal de données, les sorties des deuxième et troisième bascules étant couplées au second circuit
Selon un mode de réalisation, le comparateur de phase comprend une porte ET dont les entrées sont couplées aux sorties des deuxième et troisième bascules et dont la sortie est couplée à des entrées de réinitialisation des deuxième et troisième bascules et du premier circuit.
Selon un mode de réalisation, les signaux retardés sont retardés d'une durée comprise entre 2 % et 50 % du taux de données.
Selon un mode de réalisation, le premier circuit est adapté à détecter les fronts montants du signal de données.
Un mode de réalisation prévoit un dispositif électronique comprenant : un circuit de transmission de
B16103 - 17-GR2-0209 données ; et un circuit de réception de données comprenant le circuit de synchronisation d'horloge ci-dessus.
Brève description des dessins
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
la figure 1 est un schéma sous forme de blocs d'une boucle à verrouillage de phase ;
la figure 2 représente schématiquement un détecteur de
Hogge ;
la figure 3 est un chronogramme illustrant le fonctionnement du détecteur de la figure 2 ;
la figure 4 représente schématiquement un mode de réalisation d'un comparateur de phase ; et les figures 5A et 5B sont des chronogrammes représentant le fonctionnement d'une boucle à verrouillage comprenant le comparateur de phase de la figure 4.
Description détaillée
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Par souci de clarté, seuls les éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, le fonctionnement des éléments d'une boucle à verrouillage de phase autre que le comparateur de phase n'est pas décrit en détail.
Sauf précision contraire, l'expression de l'ordre de signifie à 10 % près, de préférence à 5 % près.
Les valeurs 0 et 1 de signaux correspondent respectivement à un niveau de tension bas et à un niveau de tension haut.
La figure 1 représente schématiquement un exemple de boucle à verrouillage de phase ou PLL (de l'anglais PhaseLocked Loop) permettant au système de réception de synchroniser
B16103 - 17-GR2-0209 un signal d'horloge CLK, généré par un oscillateur contrôlé en fréquence faisant partie de la PLL, sur un signal de données DATA. Un exemple d'un tel circuit est décrit sur le site Wikipedia dans l'article Phase-locked Loop.
La PLL comprend un comparateur de phase 2 (PFD de l'anglais Phase Frequency Detector). Le comparateur 2 reçoit le signal de données DATA et un signal d'horloge à fréquence divisée CLK-div.
Le comparateur de phase 2 fournit deux signaux UP et DN représentatifs de la différence de phase entre le signal de données DATA et le signal d'horloge CLK-div. Par exemple, le comparateur 2 détecte une différence de phase positive lorsque la durée durant laquelle le signal UP prend la valeur 1 est plus longue que la durée durant laquelle le signal DN prend la valeur 1 et le comparateur 2 détecte une différence de phase négative lorsque la durée durant laquelle le signal DN prend la valeur 1 est plus longue que la durée durant laquelle le signal UP prend la valeur 1.
Les signaux UP et DN commandent un convertisseur à pompe de charge 4 (CP, de l'anglais Charge Pump). La tension de sortie du convertisseur est fonction du signal UP et du signal DN, c'est-à-dire de la différence de phase entre le signal de données DATA et le signal d'horloge CLK-div. Plus précisément, le signal de sortie du convertisseur 4 est une tension dont la valeur augmente lorsque le signal UP est à 1 et diminue lorsque le signal DN est à 1.
La sortie du convertisseur 4 est couplée à un filtre passe-bas 6 permettant de stabiliser le système et de filtrer le bruit présent sur le signal de sortie du convertisseur 4. La sortie VCNTR du filtre passe-bas 6 est appliquée à une entrée de commande d'un oscillateur commandé en tension 8 (VCO, de l'anglais Voltage Controlled Oscillator).
L'oscillateur 8 fournit un signal périodique constituant un signal d'horloge CLK dont la fréquence est fonction de son signal d'entrée VCNTR. La sortie de
B16103 - 17-GR2-0209 l'oscillateur est couplée au comparateur de phase 2 par un diviseur de fréquence 10 (/N) . Le diviseur de fréquence 10 divise la fréquence du signal d'horloge CLK par un entier N supérieur ou égal à 1 pour créer le signal d'horloge CLK-div d'entrée du comparateur de phase 2.
Si les signaux UP et DN sont identiques, le système est synchronisé, et la tension de sortie du convertisseur 4 et la fréquence du signal d'horloge CLK ne varient pas.
La fréquence CLK converge donc vers une fréquence correspondant à la fréquence du signal de données.
La figure 2 représente schématiquement un détecteur de Hogge utilisé comme comparateur de phase 2 (PFD). Le détecteur comprend deux bascules 12 et 14 de type D, ayant chacune une entrée D de données, une entrée d'horloge et une sortie Q prenant la valeur de l'entrée D à chaque front montant du signal d'horloge. La bascule 12 reçoit sur son entrée D le signal de données DATA et sur son entrée le signal CLK-div. La bascule 14 reçoit sur son entrée D le signal de sortie B de la bascule 12 et sur son entrée le signal inverse du signal CLK-div. Ainsi, la sortie Q de la bascule 14 prend la valeur de l'entrée D à chaque front descendant du signal d'horloge CLK-div.
Le détecteur comprend aussi deux portes OU Exclusif 16 et 18. Les entrées de la porte 16 sont respectivement couplées à l'entrée D et à la sortie Q de la bascule 12. La sortie de la porte 16 constitue le signal UP. Les entrées de la porte 18 sont respectivement couplées à la sortie de la bascule 14 et à la sortie de la bascule 12. Le signal de sortie de la porte 18 constitue le signal DN.
La figure 3 est un chronogramme illustrant le fonctionnement du détecteur de Hogge décrit en relation avec la figure 2. Le chronogramme représente : le signal de données DATA, le signal d'horloge CLK-div, le signal B de sortie de la bascule 12, le signal A de sortie de la bascule 14 et les signaux de sortie UP et DN du comparateur de phase. Le
B16103 - 17-GR2-0209 chronogramme présente dix instants remarquables référencés chronologiquement tl à tlO.
Si le signal de données DATA correspond aux valeurs 1 10100, le signal DATA prend la valeur 1 entre les instants tl et t4 et entre les instants t6 et t8, et prend la valeur 0 en dehors de ces intervalles.
On considère à titre d'exemple le cas où la fréquence du signal CLK-div est initialement inférieure à la fréquence du signal d'horloge correspondant au signal de données DATA. Le signal CLK-div a la valeur 0 entre les instants t2 et t3, entre les instants t4 et t5, entre les instants t6 et t7, entre les instants t8 et t9, et après tlO. Le signal CLK-div a la valeur 1 en dehors de ces intervalles. Le signal B est le signal de sortie de la bascule 12. Si le signal DATA a la valeur 0 au moment du front montant du signal CLK-div précédant 1'instant tl, le signal B a la valeur 0 jusqu'à l'instant t3, qui correspond au premier front montant du signal CLK-div. A l'instant t3, le signal CLK-div présente un front montant et le signal DATA est à 1, le signal B prend donc la valeur 1. A l'instant t5, le signal CLK-div présente un front montant et le signal DATA est à 0, le signal B prend donc la valeur 0. Pour les mêmes raisons, le signal B prend la valeur 1 à l'instant t7 et prend la valeur 0 à l'instant t9.
Le signal A est le signal de sortie de la bascule 14. Si le signal B a la valeur 0 au moment du front descendant, non représenté, du signal CLK-div précédant l'instant tl, le signal A a la valeur 0 jusqu'à l'instant t4. A l'instant t4, le signal B a la valeur 1 et le signal CLK-div présente un front descendant, le signal A prend donc la valeur 1. A l'instant t6, le signal CLK-div présente un front descendant et le signal B est à 0, le signal A prend donc la valeur 0. Pour les mêmes raisons, le signal A prend la valeur 1 à l'instant t8 et prend la valeur 0 à l'instant tlO.
Le signal UP correspond à la sortie de la porte OU Exclusif 16. Le signal UP prend la valeur 1 lorsque les signaux
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DATA et B ont des valeurs opposées. Ainsi, le signal UP est à la valeur 1 entre les instants tl et t3, entre les instants t4 et t5, entre les instants t6 et t7, et entre les instants t8 et t9, et est à la valeur 0 en dehors de ces intervalles.
Le signal DN correspond à la sortie de la porte OU Exclusif 18. Le signal DN prend la valeur 1 lorsque les signaux A et B ont des valeurs opposées. Ainsi, le signal DN est à la valeur 1 entre les instants t3 et t4, entre les instants t5 et t6, entre les instants t7 et t8 et entre les instants t9 et tlO, et est à la valeur 0 en dehors de ces intervalles.
Chaque impulsion du signal UP est suivie d'une impulsion du signal DN. La tension VCNTR commandant le VCO, et donc la fréquence du signal d'horloge CLK-div, augmente ou diminue en fonction du rapport entre la durée des impulsions du signal UP et la durée des impulsions du signal DN. Ainsi, dans le cas illustré par la figure 3, l'impulsion du signal UP comprise entre l'instant tl et l'instant t3 est plus longue que l'impulsion du signal DN comprise entre l'instant t3 et l'instant t4, la fréquence est donc plus augmentée que diminuée. La fréquence du signal d'horloge CLK-div après l'instant t4 est donc supérieure à celle avant l'instant t4. Dans l'exemple illustré, la fréquence du signal d'horloge CLK-div après l'instant t4 est la fréquence recherchée, les impulsions des signaux UP et DN sont donc de même longueur. Il n'y a donc pas de variations de fréquence.
Un inconvénient de ce comparateur est que les bascules sont déclenchées uniquement par le signal d'horloge CLK-div. En effet, si la fréquence du signal CLK-div est proche de la fréquence du signal de données DATA, il est possible que tous les fronts montants de l'horloge correspondent à des instants au cours desquels le signal de données a une même valeur. Une telle situation peut ralentir la synchronisation du signal d'horloge.
De plus, le détecteur de Hogge permet d'obtenir un signal d'horloge ayant la même fréquence que le signal d'horloge correspondant au signal de données transmis. Cependant, le cas
B16103 - 17-GR2-0209 décrit en relation avec la figure 3 montre qu'il est possible de converger vers un signal déphasé de n par rapport au signal d'horloge correspondant au signal de données transmis. Le résultat est donc obtenu à n près, ce qui ne permet pas de connaître exactement le signal d'horloge ayant généré le signal de données.
La figure 4 représente schématiquement un mode de réalisation d'un comparateur de phase. Le comparateur de phase de la figure 4 correspond par exemple au comparateur de phase 2 compris dans une boucle à verrouillage de phase telle que celle décrite en relation avec la figure 1.
Le comparateur de phase a trois entrées et deux sorties. Une entrée du comparateur est une entrée d'initialisation recevant un signal INIT. Le comparateur 2 est actif lorsque le signal INIT a la valeur 1 et est inactif lorsque le signal INIT a la valeur 0. Une autre entrée du comparateur est une entrée de données recevant le signal DATA de données asynchrone sur lequel on cherche à synchroniser un signal d'horloge. Une autre entrée du comparateur est une entrée d'horloge recevant le signal d'horloge CLK-div dont la fréquence est réglable par la PLL. Les deux sorties fournissent les signaux UP et DN commandant un convertisseur 4.
Le comparateur de phase comprend trois bascules 20, 22 et 24, par exemple de type D. Chaque bascule comprend une entrée D de données, une entrée C d'horloge, une entrée RESET de réinitialisation et une sortie Q prenant la valeur du signal d'entrée à chaque front, montant ou descendant, du signal d'horloge reçu par l'entrée C.
La bascule 20 reçoit le signal d'initialisation INIT sur son entrée D et le signal de données DATA sur son entrée C. La sortie Q de la bascule 20 est couplée aux entrées D des deux autres bascules 22 et 24. L'entrée C de la bascule 22 est couplée à la sortie d'un circuit 26 retardant le signal CLK-div d'un retard Δ. Le retard Δ est par exemple connu et défini par construction. Le retard Δ est par exemple compris entre 2 % et
B16103 - 17-GR2-0209 % du taux de données. L'entrée C de la bascule 24 est couplée à la sortie d'un circuit 28 retardant le signal DATA du même retard Δ. La sortie Q de la bascule 22 constitue la sortie UP du comparateur et la sortie Q de la bascule 24 constitue la sortie DN du comparateur. Les sorties Q des bascules 22 et 24 sont couplées aux entrées d'une porte logique ET 30. La sortie de la porte ET est couplée aux entrées RESET des trois bascules 20, 22 et 24.
Les figures 5A et 5B sont des chronogrammes décrivant le fonctionnement du comparateur de phase de la figure 4 dans une PLL telle que celle décrite en relation avec la figure 1. Plus précisément, les figures 5A et 5B décrivent l'évolution du signal de données DATA, du signal d'horloge CLK-div, de signaux Cl et C2 correspondant respectivement au signal de données retardé et au signal d'horloge retardé, des signaux Ql, Q2 et Q3 correspondant respectivement aux signaux fournis par les sorties
Q des bascules 20, 22 et 24, ainsi que les variations de la
tension VCNTR de commande du VCO et de la fréquence fCLK du
signal d'horloge CLK.
Le chronogramme de la figure 5A présente dix-sept
instants remarquables référencés chronologiquement tll à t27.
Le signal de données DATA prend la valeur 1 entre les instants tll et tl6 et entre les instants t20 et t26. Le signal de données DATA transmet les valeurs successives 10110.
Le signal d'horloge CLK-div a la valeur 1 jusqu'à l'instant tl3 puis entre les instants tl7 et tl9 et entre les instants t21 et t25.
Les signaux Cl et C2 sont les signaux DATA et CLK-div retardés de la même durée Δ. Le signal Cl prend la valeur 1 entre les instants tl4 et tl8 et à partir de l'instant t22. Le signal C2 prend la valeur 1 entre les instants tl2 et tl7, entre les instants tl9 et t21 et entre les instants t23 et t27.
Le signal Ql est le signal de sortie de la bascule 20. Lorsque le comparateur est actif, le signal INIT conserve la valeur 1 de manière constante. Le signal Ql prend donc la valeur
B16103 - 17-GR2-0209 au premier front du signal DATA et conserve cette valeur jusqu'à ce que l'entrée RESET de la bascule 20 reçoive un front montant. Le signal QI prend ici la valeur 1 entre les instants tll et tl5 et entre les instants t20 et t24.
Le signal Q2, qui est le signal UP de commande du convertisseur 4, prend la valeur 1 au premier front montant du signal C2 suivant un front montant du signal DATA. Le signal Q2 prend la valeur 0 lorsque l'entrée RESET de la bascule 22 reçoit un front montant. Ainsi, le signal Q2 prend la valeur 1 entre les instants tl2 et tl5 et entre les instants t23 et t24.
Le signal Q3, qui est le signal DN de commande du convertisseur 4, prend la valeur 1 au premier front montant du signal Cl suivant un front montant du signal DATA. Le signal Q3 prend la valeur 0 lorsque l'entrée RESET de la bascule 24 reçoit un front montant. Ainsi, le signal Q3 prend la valeur 1 entre les instants tl4 et tl5 et entre les instants t22 et t24.
Aux instants tl4 et t23, les signaux Q2 et Q3 ont tous les deux la valeur 1. Le signal de sortie de la porte 30, correspondant au signal RESET des bascules 20, 22 et 24, prend la valeur 1 et provoque la réinitialisation des bascules 20, 22 et 24. La durée entre les instants tl4 et tl5 et entre les instants t23 et t24 correspond à la durée de fonctionnement de la porte 30 et à la durée de réinitialisation des bascules.
La tension VCNTR de commande du VCO et la fréquence fCLK du signal d'horloge CLK-div sont constantes jusqu'à l'instant tl2, entre les instants tl4 et t22 et à partir de l'instant t23.
Entre les instants tl2 et tl4, le signal Q2, c'est-àdire le signal UP, est à 1 et le signal Q3, c'est-à-dire le signal DN, est à 0. Le comparateur détecte une différence de phase. La tension VCNTR augmente, de même que la fréquence fCLK du signal d'horloge CLK-div.
Entre les instants t22 et t23, le signal Q3, c'est-àdire le signal DN, est à 1 et le signal Q2, c'est-à-dire le
B16103 - 17-GR2-0209 signal UP, est à 0. La tension VCNTR diminue, de même que la fréquence fCLK.
Le retard Δ est choisi de telle manière qu'il soit possible pour un front montant du signal Cl de se situer entre le front montant du signal Q1 signifiant la détection d'un front du signal de données DATA et le front montant du signal C2.
Le chronogramme de la figure 5B présente instants remarquables référencés par ordre chronologique t31 à t39.
Le signal de données DATA prend la valeur 1 entre les instants t31 et t35 et entre les instants t36 et t39 et prend la valeur 0 en dehors de ces intervalles.
Le signal d'horloge CLK-div a la valeur 1 jusqu'à l'instant t32, a la valeur 0 entre les instants t32 et t35 et est le signal d'horloge correspondant au signal DATA après l'instant t35.
Le signal Q1 prend la valeur 1 aux instants t31 et t36 correspondant aux fronts montants du signal DATA, le signal Q2 prend la valeur 1 aux instants t32 et t37 correspondant aux fronts montants du signal C2 suivants un font montant du signal DATA et le signal Q3 prend la valeur 1 aux instants t33 et t37 correspondant aux fronts montants de Cl suivants un font montant du signal DATA. Aux instants t33 et t37, les signaux Q2 et Q3 ont la valeur 1, ce qui provoque la réinitialisation des bascules 20, 22 et 24 et la remise à 0 des signaux Ql, Q2 et Q3 aux instants t34 et t38.
Entre les instants t32 et t33, le signal Q2 a la valeur 1 et le signal Q3 a la valeur 0. La tension VCNTR et la fréquence fCLK du signal CLK-div augmentent donc. A l'instant t37, le signal d'horloge et le signal de données sont déjà synchronisés, les signaux Cl et C2 présentent donc des fronts montants au même instant. Les signaux Q2 et Q3 prennent la valeur 1 au même instant ce qui provoque directement la réinitialisation des bascules 20, 22 et 24. Ainsi, la fréquence fCLK du signal CLK-div a convergé vers une fréquence qui ne varie pas.
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Un avantage de ce mode de réalisation est que la durée de synchronisation est courte, par exemple de l'ordre de 200 ns.
Un avantage de ce mode de réalisation est qu'il n'y a pas d'incertitude au niveau de la synchronisation.
Un autre avantage de ce mode de réalisation est que le comparateur consomme peu d'énergie. En effet, une seule bascule est déclenchée par les fronts du signal d'horloge, les autres étant déclenchées par les fronts du signal de données et sont déclenchées uniquement quand un front utile survient.
Un autre avantage de ce mode de réalisation est que le circuit est peu sensible aux bruits basse fréquence.
Un mode de réalisation particulier a été décrit. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, la bascule 20 adaptée à détecter les fronts montants du signal de données peut être remplacée par un autre circuit similaire.
Le mode de réalisation des figures 4, 5A et 5B synchronise le signal d'horloge sur les fronts montants du signal de données. Le circuit peut néanmoins être facilement adapté à synchroniser le signal d'horloge sur les fronts descendants du signal de données ou sur les fronts montants et descendants du signal de données.

Claims (7)

1. Circuit de synchronisation d'horloge comprenant : un premier circuit (20) adapté à détecter les fronts montants et/ou descendants d'un signal de données (DATA) ;
un générateur (8) d'un signal d'horloge (CLK) à fréquence réglable ;
un comparateur de phase (22, 24) adapté à comparer, après détection d'un front du signal de données, un front du signal de données avec un front du signal d'horloge ; et un second circuit (4, 6, 8) adapté à modifier la fréquence du signal d'horloge en fonction du signal de sortie du comparateur de phase.
2. Circuit selon la revendication 1, dans lequel le premier circuit (20) est une première bascule dont l'entrée de données (D) est couplée à un rail de tension haute et dont l'entrée d'horloge (C) est couplée à une ligne du signal de données.
3. Circuit selon la revendication 1 ou 2, dans lequel le comparateur de phase (22, 24) comprend des deuxième et troisième bascules (22, 24), l'entrée de données de chacune des deuxième et troisième bascules (22, 24) étant couplée à la sortie du premier circuit (20), l'entrée d'horloge de la deuxième bascule (22) étant couplée à la sortie d'un circuit (26) retardant le signal d'horloge à fréquence réglable, l'entrée d'horloge de la troisième bascule (24) étant couplée à la sortie d'un circuit (28) retardant de même le signal de données, les sorties des deuxième et troisième bascules (22, 24) étant couplées au second circuit (4, 6, 8) .
4. Circuit selon la revendication 3, dans lequel le comparateur de phase comprend une porte ET (30) dont les entrées sont couplées aux sorties des deuxième et troisième bascules (22, 24) et dont la sortie est couplée à des entrées de réinitialisation des deuxième et troisième bascules (22, 24) et du premier circuit (20) .
B16103 - 17-GR2-0209
5. Circuit selon la revendication 3 ou 4, dans lequel les signaux retardés sont retardés d'une durée (Δ) comprise entre 2 % et 50 % du taux de données.
6. Circuit selon l'une quelconque des revendications 1 à 5, dans lequel le premier circuit (20) est adapté à détecter les fronts montants du signal de données.
7. Dispositif électronique comprenant :
un circuit de transmission de données ; et un circuit de réception de données comprenant le circuit de synchronisation d'horloge selon l'une quelconque des revendications 1 à 6.
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