JP2009077134A - データリカバリ方法およびデータリカバリ回路 - Google Patents
データリカバリ方法およびデータリカバリ回路 Download PDFInfo
- Publication number
- JP2009077134A JP2009077134A JP2007243903A JP2007243903A JP2009077134A JP 2009077134 A JP2009077134 A JP 2009077134A JP 2007243903 A JP2007243903 A JP 2007243903A JP 2007243903 A JP2007243903 A JP 2007243903A JP 2009077134 A JP2009077134 A JP 2009077134A
- Authority
- JP
- Japan
- Prior art keywords
- data
- phase
- unit
- edge
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
【解決手段】入力データから位相データを検出する選択信号生成部を備え、選択信号生成部が検出した位相データに基づいて入力データをサンプリングするデータリカバリ回路において、選択信号生成部は、入力データの位相と検出済みの位相データが表す位相との位相差を検出する位相差検出部530a〜530dと、位相差の絶対値が位相補正用規定値を超える場合に、位相差の絶対値が位相補正用規定値にクリップするよう位相データを補正するクリップ回路531a〜531dとを備える。
【選択図】図5
Description
B.Kim et.al."A 30-MHz Hybrid Analog/Digtal Clock Recovery Circuit in 2-um CMOS", IEEE JSSC, December 1990, pp1385-1394
図1は、本発明のデータリカバリ回路の第1の実施形態を適用したシリアル転送部の物理層部を示す概略構成図である。図1に示す物理層部100は、データの送信を行う送信部101と、データの受信を行う受信部102とを有する。
Medge[15:0] = {
(ShDatD[3]|ShDatC[7]), (ShDatD[2]|ShDatC[6]), (ShDatD[1]|ShDatC[5]),
(ShDatD[0]|ShDatC[4]), (ShDatC[3]|ShDatB[7]), (ShDatC[2]|ShDatB[6]),
(ShDatC[1]|ShDatB[5]), (ShDatC[0]|ShDatB[4]), (ShDatB[3]|ShDatA[7]),
(ShDatB[2]|ShDatA[6]), (ShDatB[1]|ShDatA[5]), (ShDatB[0]|ShDatA[4]),
(ShDatA[3]|dShDatD[3]), (ShDatA[2]|dShDatD[2]), (ShDatA[1]|dShDatD[1]),
(ShDatA[0]|dShDatD[0])}
図22は、本発明のデータリカバリ回路の第2の実施形態を構成する選択信号生成部を示すブロック図である。以下では、すでに説明を行った構成要素と同じ構成要素には同一符号をつけ説明を省略する。
図24は、本発明のデータリカバリ回路の第3の実施形態を構成する選択信号生成部を示すブロック図である。以下では、すでに説明を行った構成要素と同じ構成要素には同一符号をつけ説明を省略する。
(第4の実施形態)
図26は、本発明のデータリカバリ回路の第4の実施形態を構成する選択信号生成部を示すブロック図である。以下では、すでに説明を行った構成要素と同じ構成要素には同一符号をつけ説明を省略する。
2、900 多相クロック生成部
3 シンボルデータ復元部
4、901 F/F回路
5 並列化部
6 データ選択部
7 選択信号生成部
8 デシリアライザ
9 コンマ検出部
20 両エッジ検出部
21、321 比較部
36 シフトレジスタ
37 シンボル変換部
38 シンボル同期制御部
40、574、581、602、700 F/F
41 マルチプレクサ
50、58 分周器
51 位相周波比較器
52 ローパスフィルタ
53 電圧制御発振器
54a〜54c 差動バッファ
55 分周回路
56a〜56f 2分周器
57 リセット回路
100、120 物理層部
101、122 送信部
102、121 受信部
103 エンコーダ部
104 シリアライザ
105 送信出力部
106、107 伝送路
108 受信入力部
109 データリカバリ部
110 デシリアライザ
111 エラスティックバッファ
112 デコーダ
113、123、150 PLL
151 第1レーン物理層部
152 第2レーン物理層部
300a〜300d、600a〜600d シフト量生成部
310 選択回路
331a〜331d、531a〜531d クリップ回路
360、560 エッジ補正部
530a、530c 第1位相差検出部
530b、530d 第2位相差検出部
532 加算回路
562 ループフィルタ
563 デジタルVCO
564 エッジ補正データ生成部
566、902 DPLL
567 オフセット加算部
570、571 乗算器
572、575、580 加算器
573 リミット回路
601a〜601d シフト演算部
603 OR回路
701 データ生成部
702 データ状態信号生成部
Claims (9)
- 入力データの位相情報を検出し、前記位相情報に基づいて前記入力データをサンプリングするデータリカバリ方法であって、
前記入力データの位相と検出済みの位相情報が表す位相との位相差を検出する工程と、
前記位相差の絶対値が位相補正用規定値を超える場合に、前記位相差の絶対値が小さくなるように前記位相情報を補正する工程と、を含むことを特徴とするデータリカバリ方法。 - 前記位相差の絶対値がエッジ補正用規定値を超える場合に、前記位相差の絶対値が小さくなるように前記入力データのエッジ位置を補正する工程を含むことを特徴とする請求項1に記載のデータリカバリ方法。
- 入力データの位相情報を検出し、前記位相情報に基づいて前記入力データをサンプリングするデータリカバリ方法であって、
前記入力データの位相と検出済みの位相情報が表す位相との位相差を検出する工程と、
前記位相差の絶対値がエッジ補正用規定値を超える場合に、前記位相差の絶対値が小さくなるように前記入力データのエッジ位置を補正する工程と、を含むことを特徴とするデータリカバリ方法。 - 入力データから位相情報を検出する位相情報検出回路を備え、前記位相情報検出回路が検出した位相情報に基づいて前記入力データをサンプリングするデータリカバリ回路であって、
前記位相情報検出回路は、
前記入力データの位相と検出済みの位相情報が表す位相との位相差を検出する位相差検出部と、
前記位相差の絶対値が位相補正用規定値を超える場合に、前記位相差の絶対値が前記位相補正用規定値にクリップするように前記位相情報を補正するクリップ回路と、を備えたことを特徴とするデータリカバリ回路。 - 前記位相情報検出回路は、
前記位相差がエッジ補正用規定値を超える場合に、前記位相差の絶対値が小さくなるように前記入力データのエッジ位置を補正するエッジ補正部を備えたことを特徴とするデータリカバリ回路。 - 前記クリップ回路は、前記位相補正用規定値を変更することができることを特徴とする請求項4または請求項5に記載のデータリカバリ回路。
- 前記位相情報検出回路には、2つの位相補正用規定値が入力され、
前記位相情報検出回路は、前記位相情報検出回路によって検出された位相情報が表す位相と前記入力データの位相とが同期したか否かに応じて前記2つの位相補正用規定値から1つの位相補正用規定値を選択する選択回路を備え、
前記クリップ回路は、前記選択回路によって選択された位相補正用規定値に前記位相差の絶対値がクリップするように前記位相情報を補正することを特徴とする請求項6に記載のデータリカバリ回路。 - 入力データから位相情報を検出する位相情報検出回路を備え、前記位相情報検出回路が検出した位相情報に基づいて前記入力データをサンプリングするデータリカバリ回路であって、
前記位相情報検出回路は、
前記入力データの位相と検出済みの位相情報が表す位相との位相差を算出する位相差検出部と、
前記位相差の絶対値がエッジ補正用規定値を超える場合に、前記位相差の絶対値が小さくなるように前記入力データのエッジ位置を補正するエッジ補正部と、を備えたことを特徴とするデータリカバリ回路。 - 前記エッジ補正部は、前記エッジ補正用規定値を変更することができることを特徴とする請求項5乃至請求項8の何れかに記載のデータリカバリ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007243903A JP5086014B2 (ja) | 2007-09-20 | 2007-09-20 | データリカバリ方法およびデータリカバリ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007243903A JP5086014B2 (ja) | 2007-09-20 | 2007-09-20 | データリカバリ方法およびデータリカバリ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009077134A true JP2009077134A (ja) | 2009-04-09 |
JP5086014B2 JP5086014B2 (ja) | 2012-11-28 |
Family
ID=40611693
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007243903A Expired - Fee Related JP5086014B2 (ja) | 2007-09-20 | 2007-09-20 | データリカバリ方法およびデータリカバリ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5086014B2 (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009219021A (ja) * | 2008-03-12 | 2009-09-24 | Ricoh Co Ltd | データリカバリ回路 |
CN102122956A (zh) * | 2010-11-16 | 2011-07-13 | 钰创科技股份有限公司 | 相位选择器与相位选择方法以及时钟脉冲数据恢复电路 |
JP2011193039A (ja) * | 2010-03-11 | 2011-09-29 | Fujitsu Ltd | 受信回路及びサンプリングクロック制御方法 |
JP2012209795A (ja) * | 2011-03-30 | 2012-10-25 | Mitsubishi Electric Corp | バーストcdr回路およびバースト信号から入力データ信号を再生する方法 |
JP5883101B1 (ja) * | 2014-09-29 | 2016-03-09 | ファナック株式会社 | データ再生回路 |
US9703735B2 (en) | 2013-06-24 | 2017-07-11 | Denso Corporation | Data communication system, slave, and master |
FR3068193A1 (fr) * | 2017-06-23 | 2018-12-28 | Stmicroelectronics (Grenoble 2) Sas | Dispositif de synchronisation d'horloge |
CN112532239A (zh) * | 2020-11-24 | 2021-03-19 | 珠海泰芯半导体有限公司 | 一种usb数据恢复系统 |
CN113886315B (zh) * | 2021-09-23 | 2024-05-03 | 珠海一微半导体股份有限公司 | 一种时钟数据恢复系统、芯片及时钟数据恢复方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56160157A (en) * | 1980-04-22 | 1981-12-09 | Sony Corp | Bit clock reproducing circuit |
JPS62260407A (ja) * | 1986-05-06 | 1987-11-12 | Fujitsu Ltd | 位相検出回路 |
JPH06237246A (ja) * | 1993-02-12 | 1994-08-23 | Fujitsu Ltd | 自動入力位相調整回路 |
JP2004015112A (ja) * | 2002-06-03 | 2004-01-15 | Mitsubishi Electric Corp | クロック抽出回路 |
-
2007
- 2007-09-20 JP JP2007243903A patent/JP5086014B2/ja not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56160157A (en) * | 1980-04-22 | 1981-12-09 | Sony Corp | Bit clock reproducing circuit |
JPS62260407A (ja) * | 1986-05-06 | 1987-11-12 | Fujitsu Ltd | 位相検出回路 |
JPH06237246A (ja) * | 1993-02-12 | 1994-08-23 | Fujitsu Ltd | 自動入力位相調整回路 |
JP2004015112A (ja) * | 2002-06-03 | 2004-01-15 | Mitsubishi Electric Corp | クロック抽出回路 |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009219021A (ja) * | 2008-03-12 | 2009-09-24 | Ricoh Co Ltd | データリカバリ回路 |
JP2011193039A (ja) * | 2010-03-11 | 2011-09-29 | Fujitsu Ltd | 受信回路及びサンプリングクロック制御方法 |
US8299948B2 (en) | 2010-03-11 | 2012-10-30 | Fujitsu Limited | Receiving circuit and sampling clock control method |
CN102122956A (zh) * | 2010-11-16 | 2011-07-13 | 钰创科技股份有限公司 | 相位选择器与相位选择方法以及时钟脉冲数据恢复电路 |
JP2012209795A (ja) * | 2011-03-30 | 2012-10-25 | Mitsubishi Electric Corp | バーストcdr回路およびバースト信号から入力データ信号を再生する方法 |
US9703735B2 (en) | 2013-06-24 | 2017-07-11 | Denso Corporation | Data communication system, slave, and master |
JP5883101B1 (ja) * | 2014-09-29 | 2016-03-09 | ファナック株式会社 | データ再生回路 |
FR3068193A1 (fr) * | 2017-06-23 | 2018-12-28 | Stmicroelectronics (Grenoble 2) Sas | Dispositif de synchronisation d'horloge |
US10530563B2 (en) | 2017-06-23 | 2020-01-07 | Stmicroelectronics (Grenoble2) Sas | Clock synchronization device |
CN112532239A (zh) * | 2020-11-24 | 2021-03-19 | 珠海泰芯半导体有限公司 | 一种usb数据恢复系统 |
CN112532239B (zh) * | 2020-11-24 | 2024-01-02 | 珠海泰芯半导体有限公司 | 一种usb数据恢复系统 |
CN113886315B (zh) * | 2021-09-23 | 2024-05-03 | 珠海一微半导体股份有限公司 | 一种时钟数据恢复系统、芯片及时钟数据恢复方法 |
Also Published As
Publication number | Publication date |
---|---|
JP5086014B2 (ja) | 2012-11-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5086014B2 (ja) | データリカバリ方法およびデータリカバリ回路 | |
JP4676792B2 (ja) | データリカバリ方法、データリカバリ回路、データ送受信装置及び情報処理装置 | |
JP4480536B2 (ja) | データリカバリ方法およびデータリカバリ回路 | |
JP5463246B2 (ja) | 位相同期回路、cdr回路及び受信回路 | |
US7366270B2 (en) | PLL/DLL dual loop data synchronization utilizing a granular FIFO fill level indicator | |
JP5286845B2 (ja) | データリカバリ回路 | |
US9036755B2 (en) | Circuits and methods for time-average frequency based clock data recovery | |
JP2008066879A (ja) | オーバーサンプリング回路及びオーバーサンプリング方法 | |
JP4533715B2 (ja) | 位相比較器 | |
JP2014222872A (ja) | クロック・データ・リカバリ回路で受信データ信号をトラッキングするためのシステム及び方法 | |
JP2012244537A (ja) | データリカバリ方法およびデータリカバリ装置 | |
US8331514B2 (en) | Digital second-order CDR circuits | |
JP5610540B2 (ja) | シリアル通信用インターフェース回路及びパラレルシリアル変換回路 | |
KR102509984B1 (ko) | 클락 신호의 주파수 및 위상을 감지하는 집적 회로 및 이를 포함하는 클락 및 데이터 복원 회로 | |
JPWO2009069244A1 (ja) | 送信方法および送信装置 | |
JP2006109082A (ja) | データ送受信方法、及びデータ送受信装置 | |
JP3705273B2 (ja) | クロック抽出回路およびクロック抽出方法 | |
JP3973149B2 (ja) | データリカバリ回路とデータリカバリ方法 | |
JP2006166229A (ja) | データリカバリ方法及びデータリカバリ回路及びこれを用いたデータ受信装置 | |
JP2010016545A (ja) | 多相クロック生成回路、オーバーサンプリング回路及び位相シフト回路 | |
JP2004208222A (ja) | クロック復元回路およびデータ受信回路 | |
KR102342830B1 (ko) | 다중-위상 멀티플라잉 지연고정루프 기반 디지털 클락 데이터 복구 장치 및 방법 | |
KR20080051662A (ko) | 데이터 속도의 1/4 주파수 클럭을 사용하는 고속의 클럭 및데이터 복원 회로 및 방법 | |
JP6500584B2 (ja) | デジタルフィルタ回路、受信回路、及び半導体集積回路 | |
JP5515920B2 (ja) | Dpll回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100601 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120612 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120619 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120809 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120828 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120906 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5086014 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150914 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |