JPH06237246A - 自動入力位相調整回路 - Google Patents

Abstract

(57)【要約】 【目的】 装置間で電気信号の授受を行う回路に関し、
データとクロックの位相に関係なくデータを取り込む回
路を提供することを目的とする。 【構成】 入力データを均等な位相差をもつｎ個のデー
タに変換する位相変換部１と、該位相変換部１が出力す
るｎ個のデータの各々についてのフリップフロップ演算
を行う回路を含み、かつ前記ｎ個のデータに対応した数
の出力をもつフリップフロップ部２と、該フリップフロ
ップ部２が出力するｎ個のデータの多数決判定を行い、
当該判定結果をもとにｎ個のデータ中から最適位相のデ
ータを選択するための判定信号を出力する判定部３と、
該判定信号をもとに、入力クロックの立ち上がりタイミ
ングで前記フリップフロップ部２から出力されるデータ
をセレクトデータとして選ぶセレクト部４とを設けるよ
うに構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、装置間で電気信号の授
受を行う回路に関するものである。

【０００２】

【従来の技術】図５は従来の一実施例回路の動作を示す
図であり、（Ａ）は回路構成、（Ｂ）はタイムチャート
である。

【０００３】なお、図５（Ａ）において、10a,10b は送
り出し側に備えたバッファであり、10a はデータ用、10
b はクロック用である。また、20a は受け取り側に備え
たフリップフロップ（ＦＦ）である さらに、図５（Ｂ）において、(a) は送り出し側（例え
ば第１プリント板）のバッファ10a と受け取り側（例え
ば第２プリント板）のフリップフロップ20a 間で授受さ
れるデータである。

【０００４】なお、(b) は送り出し側（第１プリント板
または装置）のバッファ10b と受け取り側（第２プリン
ト板または装置）のフリップフロップ20a 間で授受され
るクロックである。また、データ(a) とクロック(b) と
はペア（対）接続がされているとする。

【０００５】図５（Ａ）に示す回路において、ＦＦ20a
において受け取られたデータ(a) はクロック(b) で叩か
れ、ＦＦ20a からデータが送出される。このようにデー
タ(a) の授受が行われる場合、図５（Ｂ）の(a) に示す
ようにＦＦ20a では、１データ区間の始まりにセットア
ップ時間（Ｔｓ）、および１データ区間の終わりにホー
ルド時間（Ｔｈ）が必要である。

【０００６】このセットアップ時間（Ｔｓ）とホルド時
間（Ｔｈ）の関係からデータの取り込み範囲である有効
時間（Ｔａ）が決まり、クロック(b) の立ち上がりタイ
ミングは有効時間（Ｔａ）のほぼ中央に設定されること
が望ましい。

【０００７】このため、当該有効時間（Ｔａ）に合わせ
て送り出し側で、データ(a) の変化点とクロック(b) の
エッジ（例えば立ち上がり）との関係を厳密に規定して
おく必要がある。

【０００８】しかし、例えば第１プリント板および第２
プリント板の各回路における電源変動や温度変化等によ
りバッファ10a,10b で遅延量の変動が生じると、この時
間関係が維持出来なくなってくる。

【０００９】従って、製品出荷時において、データ(a)
とクロック(b) が正しい位相関係で出力されているの
か、また、取り込み範囲が正常であるかの確認を行い、
満足していなければ両者間の遅延量の調整が必要にな
る。

【００１０】

【発明が解決しようとする課題】従って、従来例の技術
においては、製品出荷時にデータとクロックとの遅延量
の調整が必要になるという課題がある。

【００１１】本発明は、データとクロックの位相に関係
なく、確実にデータを取り込むことを可能にする回路を
提供することを目的とする。

【００１２】

【課題を解決するための手段】上記の目的を達成するた
め、図１に示すごとく、入力データを均等な位相差をも
つｎ個のデータに変換する位相変換部１と、該位相変換
部１が出力するｎ個のデータの各々についてのフリップ
フロップ演算を行う回路を含み、かつ前記ｎ個のデータ
に対応した数の出力をもつフリップフロップ部２と、該
フリップフロップ部２が出力するｎ個のデータの多数決
判定を行い、当該判定結果をもとにｎ個のデータ中から
最適位相のデータを選択するための判定信号を出力する
判定部３と、該判定信号をもとに、入力クロックの立ち
上がりタイミングで前記フリップフロップ部２から出力
されるデータをセレクトデータとして選ぶセレクト部４
とを設けるように構成する。

【００１３】

【作用】本発明は図１に示すように、位相変換部１にお
いて入力データを均等な位相差をもつｎ個のデータに変
換し、フリップフロップ部２において該位相変換部１が
出力するｎ個のデータのフリップフロップ演算を行い、
さらに、判定部３において前記フリップフロップ部２が
出力するｎ個のデータの多数決判定を行い、当該判定結
果をもとにｎ個のデータ中から最適位相のデータを選択
するための判定信号を出力するようにする。

【００１４】従って、セレクト部４では当該判定信号を
もとにして、入力クロックの立ち上がりタイミングで前
記フリップフロップ部２から出力されるデータをセレク
トデータとして選ぶことが可能になる。

【００１５】

【実施例】以下、図２〜図４により本発明の実施例を説
明する。図２は本発明の一実施例回路の構成を示す図で
あり、図３は本発明の一実施例回路における判定部の構
成を示す図である。また、図４は本発明の一実施例回路
の動作を示す図である。

【００１６】図２において、1a〜1dは図１に示す位相変
換部１に対応した第１遅延部〜第４遅延部であり、第１
遅延部1aは入力データの１／５周期を遅延したデータφ
２を出力するもの、第２遅延部1bは入力データの２／５
周期を遅延したデータφ３を出力するもの、第３遅延部
1cは入力データの３／５周期を遅延したデータφ４を出
力するもの、第４遅延部1dは入力データの４／５周期を
遅延したデータφ５を出力するものである。

【００１７】2a〜2eは図１に示すフリップフロップ部
（ＦＦ部）２に対応した第１ＦＦ〜第５ＦＦであり、各
ＦＦ2a〜ＦＦ2eでは入力される信号φ１〜信号φ５を入
力クロックの立ち上がりで取り込み、ラッチされたデー
タ1(D1) 〜データ5(D5) をＦＦ2a〜ＦＦ2eより出力す
る。

【００１８】３は判定部であり、データ1(D1) 〜データ
5(D5) による多数決判定の結果をもとに、データ1(D1)
〜データ5(D5) の中で最適位相にあるセレクトデータを
選択するための判定信号〜判定信号を出力するもの
である。なお、判定信号〜判定信号の中の一つは
‘１’となり、他の二つは‘０’になるように演算され
る。

【００１９】４は２入力論理積演算のＡＮＤゲート4a〜
ＡＮＤゲート4cと３入力論理和演算のＯＲゲート4dより
なるセレクト部である。なお、該セレクト部４は、例え
ば第２ＦＦ2b〜第４ＦＦ2dからのデータD2〜データD4と
判定部３からの判定信号〜判定信号間の演算により
最適のセレクトデータを出力する。

【００２０】図４（Ａ）は図２で扱われるデータを示
し、(a) は入力データ、(b) は入力クロック（出力クロ
ック）である。なお、(c) 〜(g) は入力データを所定の
時間だけ遅延させたデータである。なお、(c) は入力デ
ータ(a) そのまま（遅延量＝０）のデータ、(d) は第１
遅延部1aから出力されるデータ、(e) は第２遅延部1bか
ら出力されるデータ、(f) は第３遅延部1cから出力され
るデータ、(g) は第４遅延部1dから出力されるデータで
ある。

【００２１】また、(h) 〜(l) は第１ＦＦ2a〜第５ＦＦ
2eから出力されるデータ(D1)〜データ(D5)であり、(m)
はＯＲゲート4dからの出力されるセレクトデータであ
る。図２と図４に示すように、まず、入力データ(a) の
１周期の１／５の遅延量をつくる第１遅延部1aを挿入し
てデータφ2(d)をつくり、以下同様にして第２遅延部1
b, 第３遅延部1c、第４遅延部1dをそれぞれ挿入し、互
いに入力データの１周期の１／５だけ位相の異なったデ
ータφ１(c) 〜データφ５(g) の５種つくる。

【００２２】この５種のデータφ１(c) 〜φ５(g) を入
力クロック(b) で第１ＦＦ2a〜第５ＦＦ2eに取り込み、
出力されたデータD1(h) 〜データD5(l) を判定部３に対
して加える。本例では、入力クロック(b) の立ち上がり
とデータφ１の切り替わりの両タイミングが一致してい
るため、データD1(h) は不定になる。

【００２３】判定部３は図４（Ｂ）に示すように、５本
のデータD1(h) 〜データD5(l) の各々を互いに比較し、
同一データが３本以上ある組を探し（一致）、その組に
対応するデータ位置を選択し、判定部３から図２に示す
ように判定信号〜判定信号を送出する。

【００２４】セレクト部４において、ＡＮＤゲート4aで
は判定信号と第２ＦＦ2bからのデータD2(i) の間にお
いて論理積を求め、得られた結果をＯＲゲート4dに加え
る。ＡＮＤゲート4bでは判定信号と第３ＦＦ2cからの
データD3(j) の間において論理積を求め、得られた結果
をＯＲゲート4dに加える。なお、ＡＮＤゲート4cでは判
定信号と第４ＦＦ2dからのデータD4(k) の間において
論理積を求め、得られた３つの結果をＯＲゲート4dに加
える。

【００２５】ＯＲゲート4dでは、3 つのＡＮＤゲート4a
〜ＡＮＤゲート4cの中、判定信号〜判定信号の中で
‘１’である例えばＡＮＤゲート4cに入力するデータD3
(j)をセレクトデータ(m) として出力する。

【００２６】即ち、入力データ(a) が入力クロック(b)
に対して位相ずれを生じても、必ず入力クロック(b) の
立ち上がりタイミングに固定され、かつ位相の異にする
複数データの中から最適位相のデータを選択しセレクト
データ(m) として出力する。

【００２７】以下、図３により判定部３の動作を詳細に
説明する。図３において、3a〜3eは３データ乃至５デー
タの排他的否定論理和のＥＮＯＲゲートであり、3f〜3h
は２入力論理和のＯＲゲートである。また、3iと3jは２
入力論理積（反転入力の端子に○印を付与）のＡＮＤゲ
ートである。

【００２８】いま一例として、第１ＦＦ2aの出力D1と第
２ＦＦ2bの出力D2はともに‘０’であり、第３ＦＦ2cの
出力D3と第４ＦＦ2dの出力D4および第５ＦＦ2eの出力D5
はともに‘１’であるとする。

【００２９】この場合、ＥＮＯＲゲート3cの出力のみが
‘１’になり、他のＥＮＯＲゲート3a,3b,3d,3e の出力
は‘０’になる。また、ＯＲゲート3fから出力される判
定信号は‘０’になり、ＯＲゲート3gの出力もまた
‘０’なので、ＯＲゲート3hの出力は‘０’になり、Ａ
ＮＤゲート3jから出力される判定信号は‘０’にな
る。

【００３０】従って、ＡＮＤゲート3jにはＥＮＯＲゲー
ト3cから出力される‘１’とＯＲゲート3hから出力され
る‘０’の反転の‘１’が加わり、ＡＮＤゲート3jは
‘１’になる判定信号を出力する。

【００３１】この判定信号が図２のＡＮＤゲート4cの
みをオンにし、図４（Ｂ）に示すように、データD4(k)
を最適なるセレクトデータ(m) として選びＡＮＤゲート
4dから出力する。

【００３２】

【発明の効果】以上の説明から明らかなように本発明に
よれば、部品が搭載されたプリント板または装置の単体
試験において、授受されるデータとクロック間の位相調
整が不要になるという効果を奏する。

【図面の簡単な説明】

【図１】 本発明の原理構成の回路を示す図である。

【図２】 本発明の一実施例回路の構成を示す図であ
る。

【図３】 本発明の一実施例回路における判定部の構成
を示す図である。

【図４】 本発明の一実施例回路の動作を示す図であ
る。

【図５】 従来の一実施例回路の動作を示す図である。

【符号の説明】

１は位相変換部 ２はフリップフロップ部（ＦＦ部） ３は判定部 ４はセレクト部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入力データを均等な位相差をもつｎ個の
   データに変換する位相変換部(1) と、 該位相変換部(1) が出力するｎ個のデータの各々につい
   てのフリップフロップ演算を行う回路を含み、かつ前記
   ｎ個のデータに対応した数の出力をもつフリップフロッ
   プ部(2) と、 該フリップフロップ部(2) が出力するｎ個のデータの多
   数決判定を行い、当該判定結果をもとにｎ個のデータ中
   から最適位相のデータを選択するための判定信号を出力
   する判定部(3) と、 該判定信号をもとに、入力クロックの立ち上がりタイミ
   ングで前記フリップフロップ部(2) から出力されるデー
   タをセレクトデータとして選ぶセレクト部(4)とを備え
   たことを特徴とした自動入力位相調整回路。