JP2730517B2 - 高速データ受信回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速データ受信回路に
関し、特に送信側から送り出されたクロックと周波数同
期がとれているパラレルデータを受信して、クロックに
位相同期したパラレルデータを得る高速データ受信回路
に関するものである。

【０００２】

【従来の技術】従来より、高速のシリアルデータ伝送方
式として、シリアルデータとシリアルデータよりも高速
のクロックを別々に伝送し、受信した高速クロックから
シリアルデータを最適のタイミングで取り込むビット位
相を受信側回路で検出し、正しくシリアルデータを受信
する方式がある。これに対し高速伝送クロックの上限を
抑えるために、シリアルデータと同じ速度のクロックを
多相化して複数のクロックを生成し、これらの中から最
適のタイミングでデータを取り込むことができるクロッ
クを検出して、シリアルデータを正しく受信する方法が
提案されている（特開昭６１−１２７２４３号公報）。

【０００３】図３はこのような従来の高速データ受信回
路のブロック図である。１１は受信したクロック信号Ｃ
ＬＫに１周期のＫ分の１の遅延時間を段階的に与えて多
相クロックを生成するクロック多相化部、１２は多相化
部１１から出力された多相クロックの中から１つを選択
する多相クロック選択部、１３は多相クロック選択部１
２から出力された受信データリタイミングクロックと受
信データＤに基づいて、選択部１２に最適のリタイミン
グクロックを選択させる信号を出力すると共に、受信デ
ータＤを所定時間遅延させる多相クロック選択決定部、
１４は選択部１２から出力されたリタイミングクロック
の位相を微調整する位相微調整部、１５は多相クロック
選択決定部１３から出力されたデータを位相微調整部１
４からのリタイミングクロックでラッチするフリップフ
ロップである。

【０００４】この高速データ受信回路は、受信データＤ
の変化点と選択部１２からのクロックとを多相クロック
選択決定部１３で比較し、アクティブ期間（クロックが
「Ｈ」の期間）に受信データＤの変化点が位置していな
い位相状態にあるクロックを見つけて、このクロックを
選択するように多相クロック選択部１２を制御するもの
である。

【０００５】このような高速データ受信回路は、シリア
ルデータ伝送には適用可能であるが、伝送データがパラ
レルデータの場合、このデータの各ビットごとに図３の
ような多相クロック選択部１２を設ける必要がある。ま
た、受信データが有する位相ジッタ（位相の揺らぎ）に
対して許容量を大きくとるためには、多相度Ｋを大きく
すればよいが、Ｋが大きくなるほど回路規模及びクロッ
ク配線長が増大する。

【０００６】

【発明が解決しようとする課題】以上のように従来の高
速データ受信回路をパラレルデータ伝送に適用しようと
すると、パラレルデータの各ビットごとに多相クロック
選択部を設ける必要があり、この回路を正しく動作させ
るためには、これら多相クロック選択部に対して多相ク
ロックを限られたクロックスキュー（位相ずれ）時間内
に供給しなければならないという問題点があった。ま
た、受信データが有する位相ジッタに対して許容量を大
きくとるために多相度Ｋを大きくすると、回路規模及び
クロック配線長が増大してクロックスキューが大きくな
るため、クロックの高速化が困難になるという問題点が
あった。本発明は、上記課題を解決するためになされた
もので、クロックスキューに対する許容量が大きく、か
つ大きなクロックスキューを発生させることなしに、受
信データが有する位相ジッタに対して許容量を大きくと
ることができる高速データ受信回路を提供することを目
的とする。

【０００７】

【課題を解決するための手段】本発明の高速データ受信
回路は、ｎビットのパラレルデータの各ビットごとに設
けられた、各ビットを正しく受信するためのｎ個の受信
データ位相調整部と、これら受信データ位相調整部から
出力されたｎビットの出力データを取り込み、クロック
信号に同期したｎビットのパラレルデータとして出力す
る並列エラスティックストア部とを備え、受信データ位
相調整部は、入力された各ビットのデータをクロック信
号の周期のｋ分の１（ｋ≧５）の時間だけ段階的に遅延
させたｍ個のデータを生成し、これらのデータから選択
調整値に基づき１つを選択して出力する受信データ位相
選択部と、この受信データ位相選択部からのデータをク
ロック信号の周期のｋ分の１の時間だけ段階的に遅延さ
せたｋ−２個の遅延データを生成し、これらのデータを
クロック信号でサンプリングする遅延データサンプリン
グ部と、この遅延データサンプリング部でサンプリング
されたｋ−２個のデータに基づいて、正しいタイミング
でサンプリングできるような選択調整値を出力する選択
制御部とからなり、選択調整値の出力により遅延データ
サンプリング部で正しくサンプリングすることができた
１つのデータをこの受信データ位相調整部の出力データ
とするものである。

【０００８】また、選択制御部は、受信データ位相選択
部がｍ個のデータのうち最小遅延時間のデータを選択し
ていて更に遅延時間の小さいデータに変更させることが
できないとき、又は最大遅延時間のデータを選択してい
て更に遅延時間の大きいデータに変更させることができ
ないときに、パラレルデータの各ビットの位相変化に対
する追従が限界に達したことを示すアラーム信号を出力
するものである。

【０００９】

【作用】本発明によれば、受信データ位相選択部が入力
ビットデータを段階的に遅延させたｍ個のデータから１
つを選択し、遅延データサンプリング部が受信データ位
相選択部からのデータを段階的に遅延させたｋ−２個の
遅延データをサンプリングし、選択制御部がｋ−２個の
データに基づき正しいタイミングでサンプリングできる
ような選択調整値を出力して、受信データ位相選択部の
データ選択を変更させる。これにより、ｎ個の受信デー
タ位相調整部から正しくサンプリングすることができた
ｎビットの出力データが出力され、並列エラスティック
ストア部によりクロック信号に同期したｎビットのパラ
レルデータとして出力される。また、選択制御部は、パ
ラレルデータの各ビットの位相変化に対する受信データ
位相選択部の追従が限界に達したときにアラーム信号を
出力する。

【００１０】

【実施例】図１は本発明の１実施例を示す高速データ受
信回路のブロック図である。１−1 、１−n はｎビット
のパラレルデータ中の最下位ビットＲＤ１、最上位ビッ
トＲＤｎに対応して設けられた、これらビットを正しく
受信するための受信データ位相調整部、２はこれら受信
データ位相調整部から出力されたｎビットの出力データ
を取り込み、クロック信号ＣＬＫに同期したｎビットの
パラレルデータとして出力する並列エラスティックスト
ア部である。３は受信データ位相選択部であり、入力さ
れたビットデータをクロック信号ＣＬＫの周期のｋ分の
１（ｋ≧５）の時間だけ段階的に遅延させたｍ個のデー
タを生成し、これらのデータから後述する選択調整値に
基づき１つを選択して出力する。

【００１１】また、４は受信データ位相選択部３からの
データをクロック信号ＣＬＫの周期のｋ分の１の時間だ
け段階的に遅延させたｋ−２個のデータを生成し、これ
らのデータをクロック信号ＣＬＫでサンプリングする遅
延データサンプリング部、５は遅延データサンプリング
部４でサンプリングされたｋ−２個のデータに基づい
て、正しいタイミングでサンプリングされているかどう
かを判定する遅延選択調整部、６は上記判定により遅延
選択調整部５から出力された制御信号に基づいて、正し
いタイミングでサンプリングできるような選択調整値を
出力する選択調整値エンコード部である。

【００１２】また、７−1 、７−2 、７−m 、７−(m+
1) 、９ａ〜９ｃはクロック信号ＣＬＫの周期のｋ分の
１の時間の遅延量を有する単位時間遅延部、８は単位時
間遅延部７−1 〜７−m から出力されたデータから選択
調整値に基づいて１つを選択して出力する選択部、１０
ａ〜１０ｃは入力されたデータをクロック信号ＣＬＫで
サンプリングするフリップフロップ、Ｄ１、Ｄｎは並列
エラスティックストア部２から出力されるｎビットのパ
ラレルデータ中の最下位ビットデータ、最上位ビットデ
ータである。

【００１３】クロック信号ＣＬＫは、図示しない送信側
の送信クロックと同一のクロック源から伝送されるもの
であり、送信側から送り出されたｎビットのパラレルデ
ータと周波数同期がとれているものである。そして、遅
延選択調整部５及び選択調整値エンコード部６が選択制
御部を構成している。

【００１４】次に、このような高速データ受信回路の動
作を説明する。図示しない送信側の装置から送出された
ｎビットのパラレルデータ中の各ビットは、これらビッ
トに対応してそれぞれ設けられたｎ個の受信データ位相
調整部に入力される。ここでは、そのうちの最下位ビッ
トデータＲＤ１、つまり受信データ位相調整部１−1 の
動作について説明する。

【００１５】受信データ位相調整部１−1 内の受信デー
タ位相選択部３に入力された最下位ビットデータＲＤ１
は、ｍ個の単位時間遅延部７−1 〜７−m を順次通過す
る。なお、このｍにより、パラレルデータが有する位相
ジッタに対する許容量が決定される。

【００１６】単位時間遅延部７−1 〜７−m の各遅延時
間は、クロック信号ＣＬＫの周期のｋ分の１の時間（以
下、単位時間と呼ぶ）となっている。これにより、単位
時間遅延部７−1 〜７−m の出力からは、単位時間分だ
け順々に位相がずれているｍ個のデータが得られること
になる。この単位時間を決定する定数ｋは後述のように
５以上であればよいが、本実施例ではｋ＝５としてい
る。

【００１７】なお、単位時間遅延部７−(m+1) も、遅延
部７−1 〜７−m と同様の単位時間の遅延量を有するも
のであるが、この遅延部７−(m+1) は以下のような理由
から設けられたダミーである。遅延部７−1 、７−2 、
そして７−m の図示しない前段（つまり、７−(m-1)）
の各出力は、選択部８に接続されると共に次段の遅延部
に接続されている。ここで、遅延部７−(m+1) がない場
合、遅延部７−m の出力は選択部８のみに接続されるこ
とになる。

【００１８】本実施例のように、高速伝送されるパラレ
ルデータをビット位相レベルで自動調整する必要がある
高速の伝送周波数帯では、このような出力信号の接続先
の条件が異なると、出力負荷容量に大きな差が生じる。
遅延部７−(m+1) がないと、出力負荷容量の差のため
に、遅延部７−m の出力信号の負荷遅延が他の遅延部７
−1 〜７−(m-1) ）の出力負荷遅延よりも小さい値にな
る。これを防ぐために、遅延部７−m の出力に同程度の
負荷容量を持たせる意味で遅延部７−(m+1) を接続して
いる。

【００１９】次に、選択部８は、こうして得られたｍ個
のデータから後述する選択調整値エンコード部６の制御
により１つのデータを選択して出力する。そして、遅延
データサンプリング部４に入力されたデータは、フリッ
プフロップ１０ａに入力されると共に、上記単位時間の
遅延量を有する単位時間遅延部９ａに入力される。

【００２０】この遅延部９ａの出力データは、フリップ
フロップ１０ｂに入力されると共に、単位時間の遅延量
を有する単位時間遅延部９ｂに入力され、更に遅延部９
ｂの出力データは、フリップフロップ１０ｃに入力され
ると共に、単位時間の遅延量を有する単位時間遅延部９
ｃに入力される。遅延部９ｃも遅延部７−(m+1) と同様
のダミーであり、遅延部９ｂの出力負荷容量を遅延部９
ａと揃えて遅延時間を同じにするためものである。

【００２１】こうして、単位時間だけ順々に位相がずれ
た３つのデータがフリップフロップ１０ａ〜１０ｃに入
力されることになる。そして、フリップフロップ１０ａ
〜１０ｃは、このようなデータをクロック信号ＣＬＫご
とにラッチする。なお、本実施例では、単位時間ずつ位
相がずれた３つの遅延データを生成し、これらをフリッ
プフロップ１０ａ〜１０ｃでそれぞれラッチしている。
これは、データＲＤ１から生成した遅延データをクロッ
ク信号ＣＬＫで最適にサンプリングしているかどうかを
後述のように判定するために、位相の異なる遅延データ
が最低３個必要だからである。

【００２２】したがって、これら遅延データの位相に確
実に相違を与えるためには、上記ｋは５以上必要とな
り、遅延データサンプリング部４でサンプリングする遅
延データの数はこの定数ｋによればｋ−２個となる。こ
れにより、例えばｋが６であれば、フリップフロップに
与える遅延データとフリップフロップの数を４とすれば
よい。

【００２３】次に、遅延選択調整部５は、フリップフロ
ップ１０ａ〜１０ｃでサンプリングされ出力されたデー
タに基づいて、データＲＤ１から生成した遅延データを
クロック信号ＣＬＫで最適にサンプリングしているかど
うかを判定する。図２はこの遅延選択調整部５の動作を
説明するために遅延データサンプリング部４で生成され
た３つの遅延データの様子を示す図であり、Ｔはクロッ
ク信号ＣＬＫの周期、τは単位時間である。

【００２４】データＲＤ１から生成された遅延データを
クロック信号ＣＬＫが十分なセットアップタイムとホー
ルドタイムを有して正しく捉えることは、３つの遅延デ
ータをフリップフロップ１０ａ〜１０ｃが図２のケース
１のタイミングでラッチすることに相当する。

【００２５】このとき、フリップフロップ１０ａ、１０
ｂ、１０ｃから出力されるデータは、図２（ａ）、
（ｂ）、（ｃ）に示すように同じ値をとる。よって、こ
のような場合、受信データ位相選択部３（選択部８）が
現在選択しているデータを変える必要がないので、遅延
選択調整部５は、選択調整値エンコード部６に対して何
も出力しない。

【００２６】そして、データＲＤ１から生成された遅延
データをクロック信号ＣＬＫが正しく捉えておらず、３
つの遅延データをフリップフロップ１０ａ〜１０ｃが図
２のケース２のタイミングでラッチした場合、フリップ
フロップ１０ａ、１０ｂの出力データは同じ値を示し、
フリップフロップ１０ｃの出力データは異なる値（１ク
ロック前の値）を示す。

【００２７】よって、このような場合、受信データ位相
選択部３が現在選択しているデータを変更して、遅延デ
ータサンプリング部４に入力されるデータが単位時間τ
の分だけ遅れるようにすれば、ケース１と同じになるの
で、遅延選択調整部５は、２つの信号のうち１単位時間
増加させる制御信号を選択調整値エンコード部６に出力
する。

【００２８】反対に、３つの遅延データをフリップフロ
ップ１０ａ〜１０ｃが図２のケース３のタイミングでラ
ッチした場合、フリップフロップ１０ｂ、１０ｃの出力
データは同じ値を示し、フリップフロップ１０ａの出力
データは異なる値（１クロック後の値）を示す。したが
って、このような場合、遅延データサンプリング部４に
入力されるデータが単位時間τの分だけ早くなるように
すれば、ケース１と同じになるので、遅延選択調整部５
は２つの信号のうち１単位時間減少させる制御信号を出
力する。

【００２９】続いて、選択調整値エンコード部６は、遅
延選択調整部５から出力された制御信号に基づいて受信
データ位相選択部３を制御するためのエンコード値、す
なわち選択調整値を出力する。表１に、受信データ位相
選択部３の遅延部７−1 〜７−m の個数ｍが１６個、つ
まり選択部８が選択する入力経路の本数ｍが１６本の場
合の単位遅延数と、初期値となる単位遅延数からの相対
遅延量と、選択調整値エンコード部６が出力する選択調
整値との関係を示す。なお、単位遅延数は遅延部７−1
の出力を基準値「０」としたときのものであり、選択調
整値の「Ｂ」は２進数であることを示すものである。

【００３０】

【表１】

【００３１】選択調整値エンコード部６が出力する選択
調整値の初期値は、ｍ個の単位時間遅延部のうち中央に
配置された遅延部からのデータを選択するような値（こ
こでは、遅延部７−1 からｍ／２個めの遅延部の出力を
選択する）になっており、本実施例では「１１１１Ｂ」
である。

【００３２】こうして、選択部８が図示しない単位時間
遅延部７−9 の出力を選択しているときに、遅延選択調
整部５から何も信号が出力されない場合、選択調整値エ
ンコード部６は、選択調整値「１１１１Ｂ」を出力し続
けるが、遅延選択調整部５から１単位時間増加させる制
御信号が出力された場合は、相対遅延量を１増やして
「＋１」にするために選択調整値「１１０１Ｂ」を出力
する。これにより、選択部８は、遅延部７−9 の次段の
図示しない単位時間遅延部７−10の出力を選択して出力
することになる。

【００３３】また、遅延選択調整部５から１単位時間減
少させる制御信号が出力された場合は、相対遅延量を１
減らして「−１」にするために選択調整値「０１１１
Ｂ」を出力する。これにより、選択部８は、遅延部７−
9 の前段の図示しない単位時間遅延部７−8 の出力を選
択して出力する。以上のような選択調整値の出力は、現
在の相対遅延量が「０」以外の場合でも同様である。そ
して、このような選択調整はクロック信号ＣＬＫの１周
期ごとに繰り返される。

【００３４】ただし、相対遅延量が「＋７」のときに遅
延選択調整部５から１単位時間増加させる制御信号が出
力された場合、あるいは相対遅延量が「−８」のときに
１単位時間減少させる制御信号が出力された場合は、ビ
ットデータＲＤ１の位相変化に対してこれ以上追従する
ことができないので、選択調整値「１１１１Ｂ」を出力
して相対遅延量を「０」に戻し、再び上記の選択調整を
行う。

【００３５】このように、受信データ位相選択部３でデ
ータＲＤ１に与える遅延量を変えることにより、このデ
ータＲＤ１から生成した遅延データを正しいタイミング
でサンプリングすることができる。そして、図２からも
明らかなように、３つのフリップフロップ１０ａ〜１０
ｃのうち、中央の１０ｂから出力されるデータが最適な
タイミングでサンプリングされたデータなので、本実施
例ではこれを受信データ位相調整部１−1 の出力として
いる。

【００３６】また、ｋが６以上で偶数の場合は、その中
央に配置された２つのフリップフロップのうちのどちら
かを出力とすればよい。ここまでの説明は、受信データ
位相調整部１−1 についてであるが、同様の動作が他の
受信データ位相調整部でも行われる。こうして、最適な
タイミングでサンプリングされたｎ個のデータが受信デ
ータ位相調整部１−1 〜１−n から出力され、並列エラ
スティックストア部２にクロック信号ＣＬＫのタイミン
グで取り込まれる。

【００３７】なお、フリップフロップ１０ａ〜１０ｃが
サンプリングし、並列エラスティックストア部２がデー
タを取り込むのは、クロック信号ＣＬＫの同一周期内で
はあるが、エラスティックストア部２で取り込むべきデ
ータは、最適なクロックタイミングで捉えられたデータ
なので、フリップフロップ１０ａ〜１０ｃによってサン
プリングが行われて上述のような選択調整が行われた後
に、並列エラスティックストア部２が受信データ位相調
整部１−1 〜１−n の出力データを取り込むようになっ
ている。

【００３８】こうして、並列エラスティックストア部２
によってｎ個のデータ間の微小な位相差が吸収されてｎ
ビットのパラレルデータＤ１〜Ｄｎとして出力される。
以上の実施例では、受信データ位相選択部３による選択
調整の限界を超えたときには、相対遅延量を「０」に戻
すとしているが、この場合、相対遅延量を元に戻したと
しても、パラレルデータの各ビットＲＤ１〜ＲＤｎの位
相変化に対して調整しきれないことが考えられる。

【００３９】そこで、本発明の他の実施例として、パラ
レルデータの各ビットの位相変化に対する追従が限界に
達したときに、選択調整値エンコード部６から図１のよ
うなアラーム信号ＡＬＭを出力して、本発明の高速デー
タ受信回路を監視する外部装置に通知することもでき
る。

【００４０】

【発明の効果】本発明によれば、選択制御部が遅延デー
タサンプリング部から出力されたデータに基づいて選択
調整値を出力し、受信データ位相選択部の選択を変更さ
せてパラレルデータ中のビットデータに与える遅延量を
変更させることにより、ｎ個の受信データ位相調整部か
ら正しくサンプリングすることができたｎビットの出力
データを得ることができるので、送信側から送り出され
たパラレルデータを１つのクロック信号で最適にリタイ
ミングすることができる。これにより、１つのクロック
信号で受信することができ、かつ受信データ位相選択部
によってパラレルデータが有する位相ジッタに対して許
容量を大きくとることができるので、従来のような多相
クロックを用いる回路と比べて、クロックスキューに対
する許容量が大きく、かつ発生するクロックスキュー自
体も小さく抑えることができ、クロックの高速化が容易
となり、高速のデータ伝送を実現することができる。

【００４１】また、選択制御部が、パラレルデータの各
ビットの位相変化に対する受信データ位相選択部の追従
が限界に達したときにアラーム信号を出力するので、追
従が限界に達したことを外部装置に通知することがで
き、伝送路上の温度や電圧の変動、及びノイズの影響等
の外的条件の変化によるパラレルデータの位相変化が継
続しているか否かの状況を把握することができる。

【図面の簡単な説明】

【図１】 本発明の１実施例を示す高速データ受信回路
のブロック図である。

【図２】 図１の遅延データサンプリング部で生成され
た３つの遅延データの様子を示す図である。

【図３】 従来の高速データ受信回路のブロック図であ
る。

【符号の説明】

１−1 、１−n …受信データ位相調整部、２…並列エラ
スティックストア部、３…受信データ位相選択部、４…
遅延データサンプリング部、５…遅延選択調整部、６…
選択調整値エンコード部、７−1 、７−2 、７−m 、７
−(m+1) 、９ａ〜９ｃ…単位時間遅延部、８…選択部、
１０ａ〜１０ｃ…フリップフロップ。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ｎビットのパラレルデータの各ビットご
   とに設けられた、各ビットを正しく受信するためのｎ個
   の受信データ位相調整部と、これら受信データ位相調整
   部から出力されたｎビットの出力データを取り込み、ク
   ロック信号に同期したｎビットのパラレルデータとして
   出力する並列エラスティックストア部とを備えた高速デ
   ータ受信回路であって、 前記受信データ位相調整部は、入力された各ビットのデ
   ータを前記クロック信号の周期のｋ分の１（ｋ≧５）の
   時間だけ段階的に遅延させたｍ個のデータを生成し、こ
   れらのデータから選択調整値に基づき１つを選択して出
   力する受信データ位相選択部と、 この受信データ位相選択部からのデータをクロック信号
   の周期のｋ分の１の時間だけ段階的に遅延させたｋ−２
   個の遅延データを生成し、これらのデータをクロック信
   号でサンプリングする遅延データサンプリング部と、 この遅延データサンプリング部でサンプリングされたｋ
   −２個のデータに基づいて、正しいタイミングでサンプ
   リングできるような前記選択調整値を出力する選択制御
   部とからなり、前記選択調整値の出力により遅延データ
   サンプリング部で正しくサンプリングすることができた
   １つのデータをこの受信データ位相調整部の出力データ
   とするものであることを特徴とする高速データ受信回
   路。
2. 【請求項２】 請求項１記載の高速データ受信回路にお
   いて、 前記選択制御部は、受信データ位相選択部がｍ個のデー
   タのうち最小遅延時間のデータを選択していて更に遅延
   時間の小さいデータに変更させることができないとき、
   又は最大遅延時間のデータを選択していて更に遅延時間
   の大きいデータに変更させることができないときに、前
   記パラレルデータの各ビットの位相変化に対する追従が
   限界に達したことを示すアラーム信号を出力するもので
   あることを特徴とする高速データ受信回路。