JP3299219B2 - ディジタルｐｌｌ回路 - Google Patents

ディジタルｐｌｌ回路

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はディジタルＰＬＬ回
路に関し、特にバースト状データ信号を受信する光通信
システムの受信装置等において、バースト状データ信号
のバースト間隔が非常に狭い場合でも、良好な受信特性
を確保することが可能なディジタルＰＬＬ回路に関す
る。
【０００２】
【従来の技術】バースト状データ信号を入力とする従来
のディジタルＰＬＬ回路は、周波数偏差，デューティ変
動およびジッタ等による大きな位相変動を有する入力に
対して位相引き込み時間が長くなり、抽出クロックによ
る受信データのリタイミングの際に識別誤りを生じると
いう問題があった。
【０００３】このような問題を解決するために、例え
ば、本願出願人はこの出願に先行する特許出願、特願平
０９−１４８４５８号「ディジタルＰＬＬ回路」を行っ
ている。
【０００４】この先行出願は、入力信号のバースト毎に
ジッタ量とデューティ変動量とが異なるバースト状のデ
ータ信号に対して、周期的な変化箇所でデータを取り込
みデューティ測定を行うデューティ判定回路を備え、デ
ューティ判定回路から出力されるデューティ情報と立上
りエッジ平均位相情報とからデータ選択相を決定する識
別データ選択回路により、その信号の先頭から数ビット
でクロックを抽出でき、ジッタに対してもデータ信号を
エラーなく識別でき、また、誤りなく識別リタイミング
を行ったデータを出力できるディジタルＰＬＬ回路を提
案したものである。
【０００５】
【発明が解決しようとする課題】しかし、先行出願に開
示された手法は、図９に示すように、１つの回路構成で
バースト状データ信号を順次処理するため、バースト状
データ信号に対する位相同期動作，データ識別動作の処
理時間が長くなる場合には、信号処理待ちが生じる。
【０００６】したがって本発明は、バースト状データ信
号を受信する光通信システム等の受信装置において、バ
ースト状データ信号のバースト間隔を狭くする要求に対
して、ディジタルＰＬＬ回路の内部回路を二面化し、各
バースト状データ信号を交互に処理することにより、良
好な受信特性を確保したディジタルＰＬＬ回路を提供す
ることを目的としている。
【０００７】
【課題を解決するための手段】本発明によるディジタル
ＰＬＬ回路は、入力データ信号と周波数がほぼ同一で位
相が順次３６０度／Ｎ（Ｎは２以上の整数）づつずれた
多相クロックとを入力し、前記入力データ信号を前記多
相クロックの各クロックによりサンプリングしてＮ個の
サンプリングデータを生成するサンプリング回路と、前
記サンプリング回路が出力するサンプリングデータと前
記多相クロックとを入力し切替信号１または２の切替制
御信号により切り替え動作する内部回路０面および内部
回路１面と、前記内部回路０面および前記内部回路１面
とのそれぞれの出力信号を入力し切替信号３の制御信号
により前記内部回路０面と前記内部回路１面との出力信
号を選択して出力する出力切替回路と、を備えたことを
特徴とする。
【０００８】また、前記内部回路０面および前記内部回
路１面が、同一回路構成からなる二面構成であって、両
面それぞれの入力端に切替手段を有し、切替信号１また
は２の制御信号により前記入力データ信号の単位毎に交
互に切り替え動作をすること、を特徴とする。
【０００９】また、前記出力切替回路が、前記内部回路
０面および前記内部回路１面の両面それぞれから出力さ
れる出力データを、前記切替信号３の制御信号により前
記入力データ信号の単位毎に交互に切り替えて出力する
こと、を特徴とする。
【００１０】さらに、前記内部回路０面および前記内部
回路１面が、前記多相クロックを入力し前記多相クロッ
クの内どの相のクロックを選択するかを示す立下り位相
平均情報に応じて前記多相クロックから択一的に選択し
た選択クロックを出力するクロック選択回路と、前記サ
ンプリング回路が出力するサンプリングデータを、前記
切替信号１または２の制御信号により切り替え出力する
切替回路と、前記切替回路が出力するサンプリングデー
タの位相と前記選択クロックの位相とを比較する位相比
較回路と、前記位相比較回路が出力する位相比較後デー
タを入力し、前記選択クロックを基準の第１相クロック
として以下順次第２相〜第Ｎ相クロックとし、前記第１
相〜第Ｎ相クロックに対応して前記Ｎ個のサンプリング
データを並び替えて第１相〜第Ｎ相サンプリングデータ
とし、並び替え後の前記第１相〜第Ｎ相サンプリングデ
ータを前記第１相クロックによりラッチし、各相のラッ
チ出力の互いに隣り合う相同士のレベルにより立下りエ
ッジが存在する相の位置を検出して立下りエッジ情報を
前記選択クロックの１周期毎に生成する立下りエッジ検
出回路と、前記立下りエッジ情報を入力し、立下りエッ
ジの個数の情報を前記１周期毎に生成し、この立下りエ
ッジの個数の過去から現在までの平均値を前記１周期毎
に算出して求めた立下り位相平均情報を出力する立下り
エッジ位相平均計算回路と、前記位相比較後データを入
力し、前記立下りエッジ検出回路と同様に動作して立上
りエッジ情報を生成する立上りエッジ検出回路と、前記
立上りエッジ情報を入力し、前記立下りエッジ位相平均
計算回路と同様に動作して立上り位相平均情報を出力す
る立上りエッジ位相平均計算回路と、前記位相比較後デ
ータを入力し、前記入力データ信号のデューティを判定
してデューティ情報を出力するデューティ判定回路と、
前記立上りエッジ位相平均情報と前記デューティ情報と
によりデータ選択相を決定し、決定した前記データ選択
相に近いデータを前記位相比較後データから選択し、選
択後データを出力する識別データ選択回路と、前記選択
後データを前記選択クロックによりリタイミングしてデ
ータを出力する識別回路と、を備えたことを特徴とす
る。
【００１１】また、前記内部回路０面および前記内部回
路１面が、前記多相クロックを入力し前記多相クロック
の内どの相のクロックを選択するかを示す立上り位相平
均情報に応じて前記多相クロックから択一的に選択した
選択クロックを出力するクロック選択回路と、前記サン
プリング回路が出力するサンプリングデータを、前記切
替信号１または２の制御信号により切り替え出力する切
替回路と、前記切替回路が出力するサンプリングデータ
の位相と前記選択クロックの位相とを比較する位相比較
回路と、前記位相比較回路が出力する位相比較後データ
を入力し、前記選択クロックを基準の第１相クロックと
して以下順次第２相〜第Ｎ相クロックとし、前記第１相
〜第Ｎ相クロックに対応して前記Ｎ個のサンプリングデ
ータを並び替えて第１相〜第Ｎ相サンプリングデータと
し、並び替え後の前記第１相〜第Ｎ相サンプリングデー
タを前記第１相クロックによりラッチし、各相のラッチ
出力の互いに隣り合う相同士のレベルにより立上りエッ
ジが存在する相の位置を検出して立上りエッジ情報を前
記選択クロックの１周期毎に生成する立上りエッジ検出
回路と、前記立上りエッジ情報を入力し、立上りエッジ
の個数の情報を前記１周期毎に生成し、この立上りエッ
ジの個数の過去から現在までの平均値を前記１周期毎に
算出して求めた立上り位相平均情報を出力する立上りエ
ッジ位相平均計算回路と、前記位相比較後データを入力
し、前記立上りエッジ検出回路と同様に動作して立下り
エッジ情報を生成する立下りエッジ検出回路と、前記立
下りエッジ情報を入力し、前記立上りエッジ位相平均計
算回路と同様に動作して立下り位相平均情報を出力する
立下りエッジ位相平均計算回路と、前記位相比較後デー
タを入力し、前記入力データ信号のデューティを判定し
てデューティ情報を出力するデューティ判定回路と、前
記立下りエッジ位相平均情報と前記デューティ情報とに
よりデータ選択相を決定し、決定した前記データ選択相
に近いデータを前記位相比較後データから選択し、選択
後データを出力する識別データ選択回路と、前記選択後
データを前記選択クロックによりリタイミングしてデー
タを出力する識別回路と、を備えたことを特徴とする。
【００１２】また、前記内部回路０面および前記内部回
路１面が、前記多相クロックを入力し前記多相クロック
の内どの相のクロックを選択するかを示す立下り位相平
均情報に応じて前記多相クロックから択一的に選択した
選択クロックを出力するクロック選択回路と、前記サン
プリング回路が出力するサンプリングデータを、前記切
替信号１または２の制御信号により切り替え出力する切
替回路と、前記切替回路が出力するサンプリングデータ
の位相と前記選択クロックの位相とを比較する位相比較
回路と、前記位相比較回路が出力する位相比較後データ
を入力し、前記選択クロックを基準の第１相クロックと
して以下順次第２相〜第Ｎ相クロックとし、前記第１相
〜第Ｎ相クロックに対応して前記Ｎ個のサンプリングデ
ータを並び替えて第１相〜第Ｎ相サンプリングデータと
し、並び替え後の前記第１相〜第Ｎ相サンプリングデー
タを前記第１相クロックによりラッチし、各相のラッチ
出力の互いに隣り合う相同士のレベルにより立下りエッ
ジが存在する相の位置を検出して立下りエッジ情報を前
記選択クロックの１周期毎に生成する立下りエッジ検出
回路と、前記立下りエッジ情報を入力し、立下りエッジ
の個数の情報を前記１周期毎に生成し、この立下りエッ
ジの個数の過去から現在までの平均値を前記１周期毎に
算出して求めた立下り位相平均情報を出力する立下りエ
ッジ位相平均計算回路と、前記位相比較後データを入力
し、前記立下りエッジ検出回路と同様に動作して立上り
エッジ情報を生成する立上りエッジ検出回路と、前記立
上りエッジ情報を入力し、前記立下りエッジ位相平均計
算回路と同様に動作して立上り位相平均情報を出力する
立上りエッジ位相平均計算回路と、前記立上りエッジ位
相平均情報によりデータ選択相を決定し、決定した前記
データ選択相に近いデータを前記位相比較後データから
選択し、選択後データを出力する識別データ選択回路
と、前記選択後データを前記選択クロックによりリタイ
ミングしてデータを出力する識別回路と、を備えたこと
を特徴とする。
【００１３】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。図１は、本発明のディジタルＰＬＬ
回路の実施形態を示すブロック図である。
【００１４】図１に示すように、切替回路４、位相比較
回路５、クロック選択回路８、立下りエッジ検出回路
６、立下りエッジ位相平均計算回路７、立上りエッジ検
出回路９、立上りエッジ位相平均計算回路１０、デュー
ティ判定回路１１、識別データ選択回路１２、識別回路
１３からなる内部回路０面２および内部回路１面３の二
面と、サンプリング回路１の出力サンプリングデータ１
０１を切替信号１ １１３または２ １１４で切り替え
るために両面の入力端に位置する切替回路４と対応し、
両面の出力端後段に接続されて切替信号３ １１５によ
り切り替えられる出力切替回路１４と、で構成されてい
る。
【００１５】この二面化されたディジタルＰＬＬ回路
は、バースト毎に位相，ジッタおよびデューティ歪みの
変動量が異なる受信バースト状データ信号が、内部回路
０面２または内部回路１面３に交互に振り分けられ、そ
れぞれで位相同期動作とデータ識別動作を実行する。
【００１６】通常、ディジタルＰＬＬ回路内部でバース
ト状データ信号に対する位相同期動作、データ識別動作
を行う処理時間が必要であるが、二面化により各バース
ト状データ信号に対する処理の重複が可能となり、処理
待ち状態の発生を防止できる。 結果として、受信特性
を損なうことなく、各バースト状データ信号の間隔を狭
くすることができる。
【００１７】図２は、本発明の第１の実施例の構成図が
示されている。 図２を参照すると、８個のフリップフ
ロップにより構成されたサンプリング回路１では、デー
タを入力し、多相クロック１０５を用いて位相サンプリ
ングを行う。
【００１８】サンプリング回路１より出力されるサンプ
リングデータ１１２は、内部回路０面２と内部回路１面
３とに入力される。
【００１９】内部回路０面２と内部回路１面３との切り
替えは、それぞれの内部回路の入力端に位置する切替回
路４と、内部回路２，３各面それぞれから出力された識
別データ１１６と１１８とを選択する出力切替回路１４
により行われる。
【００２０】次に８個のフリップフロップで構成された
位相比較回路５で、切替回路４から出力されるサンプリ
ングデータ１０１とクロック選択回路８が出力する選択
クロック１０６を入力して位相比較を行う。
【００２１】次に組み合わせ回路により構成される立下
りエッジ検出回路６で、位相比較回路５が出力する位相
比較後データ１０２と立下りエッジ位相平均計算回路７
が出力する立下りエッジ位相平均情報１１２とより、前
回までの立下りエッジ位相平均情報との差分を示す、立
下りエッジ情報１０３を検出する。
【００２２】次に組み合わせ回路による計算回路とフリ
ッププロップによる記憶回路で構成される立下りエッジ
位相平均計算回路７で、立下りエッジ検出回路６が出力
する立下りエッジ情報１０３より、立下りエッジ位相平
均情報１０４を算出する。
【００２３】セレクタ回路とリタイミング回路とにより
構成されるクロック選択回路８では、立下りエッジ位相
平均計算回路７が出力する立下りエッジ位相平均情報１
０４より、多相クロック１０５の内から選択クロック１
０６を選択する。
【００２４】組み合わせ回路により構成される立上りエ
ッジ検出回路９では、位相比較回路５が出力する位相比
較後データ１０２より、立上りエッジ情報１０７を検出
する。この実施例では、立下りエッジの位相を基準とし
て動作するため、立上りエッジの位相は、立下りエッジ
位相平均情報１１２との差分で示される。
【００２５】次に組み合わせ回路による計算回路とフリ
ッププロップによる記憶回路で構成される立上りエッジ
位相平均計算回路１０では、立上りエッジ検出回路９が
出力する立上りエッジ情報１０７より立上りエッジ位相
平均情報１０８を算出する。
【００２６】組み合わせ回路による計算回路とフリップ
プロップによる記憶回路で構成されるデューティ判定回
路１１では、位相比較回路５が出力する位相比較後デー
タ１０２よりデューティ情報１０９を検出する。
【００２７】セレクタ回路と条件判定回路により構成さ
れる識別データ選択回路１２では、立上りエッジ位相平
均計算回路１０が出力する立上りエッジ位相平均情報１
０８とデューティ判定回路１１が出力するデューティ情
報１０９とより、位相比較回路５が出力する位相比較後
データ１０２のうち、識別点として最適と思われる選択
後データ１１０を選択する。
【００２８】プリップフロップにより構成される識別回
路１３では、識別データ選択回路１２が出力する選択後
データ１１０を、クロック選択回路８が出力する選択ク
ロック１０６でリタイミングし、出力する。
【００２９】最後に、出力切替回路１４では、切替信号
３ １１５により識別データ１１６，１１８および選択
クロック１１７，１１９をバースト状信号毎に交互に選
択し、ＯＤＡＴＡとＯＣＬＫとに出力する。
【００３０】図３に本発明の切替回路の構成を示す。図
３を参照すると、切替回路は、８相に多相化したサンプ
リングデータ１１２の入力を、切替信号１ １１３また
は２１１４により制限するゲート回路３０１により構成
される。
【００３１】図４に本発明の出力切替回路の構成を示
す。図４を参照すると、出力切替回路１４は、識別デー
タ１１６と１１８、選択クロック１１７と１１９とを切
替信号３ １１５により切り替えるゲート回路４０１と
４０２とにより構成される。
【００３２】バースト状データ信号の各面への振り分け
は、図５に示すように切替信号１１１３と切替信号２
１１４とで内部回路２，３各面それぞれの入力端に位置
する切替回路４を制御することにより行われる。また内
部回路２，３各面から出力される識別データ１１６，１
１８の選択は、切替信号３ １１５を用いて出力切替回
路１４を制御することにより行われる。
【００３３】次に本発明の第１の実施例の動作について
図２を参照として詳細に説明する。
【００３４】本発明の特徴である二面構成の面切替は、
内部回路０面２と内部回路１面３との入力端に位置する
切替回路４と各面の識別回路１３の後段に位置する出力
切替回路１４で行われる。その動作を図５に示す。図５
に示すように、通常のディジタルＰＬＬ回路では、ＩＤ
ＡＴＡより入力したバースト状データの位相同期動作と
データ識別動作を行い、識別データ１１６，１１８を得
るまでの処理に時間が必要である。回路構成を二面化し
て面切替を用いない場合は、あるバースト状データ信号
を入力し、識別データを得るまでに処理待ち状態が生じ
る。しかし、本発明では、回路構成を二面化し各面にバ
ースト状データ信号を振り分け、位相同期動作とデータ
識別動作の処理を行い、各面から出力される識別データ
を交互に選択し出力することにより、処理待ちが生じる
ことがない。
【００３５】次に本発明のディジタルＰＬＬ回路の各部
の動作について説明する。まず、サンプリング回路１で
は、入力されたランダムな変化をするバースト状データ
ＩＤＡＴＡを周波数が同一で位相が順次３６０度／Ｎ
（Ｎは２以上の整数）づつずれた多相クロック信号１０
５を用いて８相に多相化したサンプリングデータ１１２
を生成し出力する。
【００３６】次に切替回路４では、切替信号１ １１３
または切替信号２ １１４により制御されてバースト状
データ毎に交互に切り替えを行う。この動作は、前述し
た通りである。
【００３７】次に位相比較回路５では、切替回路４から
出力される多相化したサンプリングデータ１０１とクロ
ック選択回路８が出力する選択クロック１０６を入力し
て位相比較を行い、現在の選択クロックの位相とＩＤＡ
ＴＡより入力したデータとの位相の差分を出力する。
【００３８】次に立下りエッジ検出回路６では、位相比
較回路５が出力する位相比較後データ１０２と立下りエ
ッジ位相平均計算回路７が出力する立下りエッジ位相平
均情報１１２より、立下りエッジ情報１０３を検出す
る。ここで検出された立下りエッジ情報１０３は、クロ
ック選択回路８が出力する選択クロック１０６とＩＤＡ
ＴＡより入力したデータの立下りエッジ位相の差分を示
す。
【００３９】次に立下りエッジ位相平均計算回路７で
は、立下りエッジ検出回路６が出力する立下りエッジ情
報１０３と立下りエッジ平均計算回路７の内部のフリッ
プフロップが記憶した直前までの立下りエッジ位相平均
情報１１２を用いて立下りエッジ位相平均情報１０４を
計算回路で算出する。
【００４０】クロック選択回路８では、立下りエッジ位
相平均計算回路７が出力する立下りエッジ位相平均情報
１０４より、入力データの立下り位相の位相平均に最も
近い位相のクロックを多相クロックの内から選択する。
【００４１】立上りエッジ検出回路９では、位相比較回
路５が出力する位相比較後データ１０２と立下りエッジ
位相平均計算回路７が出力する立下りエッジ位相平均情
報１１２とより立上りエッジ情報１０７を検出する。こ
こで検出された立上りエッジ情報１０７は、立下りエッ
ジ位相平均情報１１２を基準としてクロック選択回路８
が出力する選択クロック１０６とＩＤＡＴＡより入力し
たデータの立上りエッジ位相の差分を示す。
【００４２】次に立上りエッジ位相平均計算回路１０で
は、立上りエッジ検出回路９が出力する立上りエッジ情
報１０７と立上りエッジ平均計算回路１０の内部のフリ
ップフロップが記憶した直前までの立上りエッジ位相平
均情報を用いて立上りエッジ位相平均情報１０８を計算
回路で算出する。
【００４３】次に、デューティ判定回路１１では、位相
比較回路５が出力する位相比較後データ１０２とバース
ト状データの先頭を示すリセット１１１とにより、入力
データの先頭に位置する”１”，”０”交番データを抽
出し、計算回路で“１”である区間，“０”である区間
を計算し、入力データのデューティ情報１０９を検出す
る。ここで入力データのデューティの定義は、図６に示
すように、入力データ１が１００％の場合、入力データ
２が１００％を越す場合、入力データ３が１００％未満
の場合である。
【００４４】次に識別データ選択回路１２では、位相比
較回路５が出力する位相比較後データ１０２の内から選
択する相を決定し、選択後データ１１０を出力する。
【００４５】次に識別回路１３では、識別データ選択回
路１２が出力する選択後データ１１０を、クロック選択
回路８が出力する選択クロック１０６でリタイミングし
て出力する。
【００４６】最後に出力切替回路１４では、内部回路各
面から出力される識別データ１１６，１１８を切替信号
３ １１５により選択してＯＤＡＴＡに出力する。
【００４７】以上説明した各部の動作が、バースト状デ
ータ信号毎に交互に、内部回路０面２および内部回路１
面３のそれぞれで行われることにより、位相同期動作，
データ識別動作の処理時間が長くなる場合にも、信号処
理待ちが生じることはない。
【００４８】また、本発明の第２の実施例として、その
基本的構成は第１の実施例の通りであるが、立上りエッ
ジ検出回路７０６，立上りエッジ位相平均計算回路７０
７，立下りエッジ検出回路７０９，立下りエッジ位相平
均計算回路７１０の位置についてさらに工夫している。
その構成を図７に示す。
【００４９】図７を参照すると、８個のフリップフロッ
プにより構成されたサンプリング回路７０１では、デー
タを入力し、多相クロックＳ７０５を用いて位相サンプ
リングを行う。
【００５０】サンプリング回路７０１より出力されるサ
ンプリングデータＳ７１２は、内部回路０面７０２と内
部回路１面７０３とに入力される。
【００５１】内部回路０面７０２と内部回路１面７０３
との切り替えは、それぞれの内部回路の入力端に位置す
る切替回路７０４と、内部回路７０２，７０３各面それ
ぞれから出力された識別データＳ７１６とＳ７１８とを
選択する出力切替回路７１４により行われる。
【００５２】次に８個のフリップフロップで構成される
位相比較回路７０５で、切替回路７０４から出力される
サンプリングデータＳ７０１とクロック選択回路７０８
が出力する選択クロックＳ７０６を入力して位相比較を
行う。
【００５３】次に組み合わせ回路により構成される立上
りエッジ検出回路７０６で、位相比較回路７０５が出力
する位相比較後データＳ７０２と立上りエッジ位相平均
計算回路７０７が出力する立上りエッジ位相平均情報Ｓ
７１２とより、前回までの立上りエッジ位相平均情報と
の差分を示す、立上りエッジ情報Ｓ７０３を検出する。
【００５４】次に組み合わせ回路による計算回路とフリ
ッププロップによる記憶回路で構成される立上りエッジ
位相平均計算回路７０７で、立上りエッジ検出回路７０
６が出力する立上りエッジ情報Ｓ７０３より、立上りエ
ッジ位相平均情報Ｓ７０４を算出する。
【００５５】セレクタ回路とリタイミング回路とにより
構成されるクロック選択回路７０８では、立上りエッジ
位相平均計算回路７０７が出力する立上りエッジ位相平
均情報Ｓ７０４より、多相クロックＳ７０５の内から選
択クロックＳ７０６を選択する。
【００５６】組み合わせ回路により構成される立下りエ
ッジ検出回路７０９では、位相比較回路７０５が出力す
る位相比較後データＳ７０２より、立下りエッジ情報Ｓ
７０７を検出する。この実施例では、立上りエッジの位
相を基準として動作するため、立下りエッジの位相は、
立上りエッジ位相平均情報Ｓ７１２との差分で示され
る。
【００５７】次に組み合わせ回路による計算回路とフリ
ッププロップによる記憶回路で構成される立下りエッジ
位相平均計算回路７１０では、立下りエッジ検出回路７
０９が出力する立下りエッジ情報Ｓ７０７より立下りエ
ッジ位相平均情報Ｓ７０８を算出する。
【００５８】組み合わせ回路による計算回路とフリップ
プロップによる記憶回路で構成されるデューティ判定回
路７１１では、位相比較回路７０５が出力する位相比較
後データＳ７０２よりデューティ情報Ｓ７０９を検出す
る。
【００５９】セレクタ回路と条件判定回路により構成さ
れる識別データ選択回路７１２では、立下りエッジ位相
平均計算回路７１０が出力する立下りエッジ位相平均情
報Ｓ７０８とデューティ判定回路７１１が出力するデュ
ーティ情報Ｓ７０９とより、位相比較回路７０５が出力
する位相比較後データＳ７０２のうち、識別点として最
適と思われる選択後データＳ７１０を選択する。
【００６０】プリップフロップにより構成される識別回
路７１３では、識別データ選択回路７１２が出力する選
択後データＳ７１０を、クロック選択回路７０８が出力
する選択クロックＳ７０６でリタイミングし、出力す
る。
【００６１】最後に、出力切替回路７１４では、切替信
号３ Ｓ７１５により識別データＳ７１６，Ｓ７１８お
よび選択クロックＳ７１７，Ｓ７１９をバースト状信号
毎に交互に選択し、ＯＤＡＴＡとＯＣＬＫとに出力す
る。
【００６２】本図において、クロック選択回路７０８に
よるクロック選択は、立上りエッジを基準にして行われ
る。立下りエッジのジッタ量と比較して、立上りエッジ
のジッタ量が少ないことが明らかな場合に、本実施例は
有効である。
【００６３】上記各実施例では、ジッタ耐力特性やデュ
ーティ変動耐力特性を犠牲にせず、バースト状信号間隔
の短縮化に対応する作用・効果を、内部回路の２面化に
より得ているが、ジッタ耐力特性やデューティ変動耐力
特性を犠牲にしても、バースト状信号間隔の短縮化への
対応と回路規模削減および低消費電力化とに着目する場
合がある。そのための構成を、第３の実施例として図８
に示す。
【００６４】図８を参照すると、８個のフリップフロッ
プにより構成されたサンプリング回路８０１では、デー
タを入力し、多相クロックＳ８０５を用いて位相サンプ
リングを行う。
【００６５】サンプリング回路８０１より出力されるサ
ンプリングデータＳ８１２は、内部回路０面８０２と内
部回路１面８０３とに入力される。
【００６６】内部回路０面８０２と内部回路１面８０３
との切り替えは、それぞれの内部回路の入力端に位置す
る切替回路８０４と、内部回路８０２，８０３各面それ
ぞれから出力された識別データＳ８１６とＳ８１８とを
選択する出力切替回路８１４により行われる。
【００６７】次に８個のフリップフロップで構成された
位相比較回路８０５で、切替回路８０４から出力される
サンプリングデータＳ８０１とクロック選択回路８０８
が出力する選択クロック８０６を入力して位相比較を行
う。
【００６８】次に組み合わせ回路により構成される立下
りエッジ検出回路８０６で、位相比較回路８０５が出力
する位相比較後データＳ８０２と立下りエッジ位相平均
計算回路８０７が出力する立下りエッジ位相平均情報Ｓ
８１２とより、前回までの立下りエッジ位相平均情報と
の差分を示す、立下りエッジ情報Ｓ８０３を検出する。
【００６９】次に組み合わせ回路による計算回路とフリ
ッププロップによる記憶回路で構成される立下りエッジ
位相平均計算回路８０７で、立下りエッジ検出回路８０
６が出力する立下りエッジ情報Ｓ８０３より、立下りエ
ッジ位相平均情報８０４を算出する。
【００７０】セレクタ回路とリタイミング回路とにより
構成されるクロック選択回路８０８では、立下りエッジ
位相平均計算回路８０７が出力する立下りエッジ位相平
均情報Ｓ８０４より、多相クロックＳ８０５の内から選
択クロックＳ８０６を選択する。
【００７１】組み合わせ回路により構成される立上りエ
ッジ検出回路８０９では、位相比較回路８０５が出力す
る位相比較後データＳ８０２より、立上りエッジ情報Ｓ
８０７を検出する。この実施例では、立下りエッジの位
相を基準として動作するため、立上りエッジの位相は、
立下りエッジ位相平均情報Ｓ８１２との差分で示され
る。
【００７２】次に組み合わせ回路による計算回路とフリ
ッププロップによる記憶回路で構成される立上りエッジ
位相平均計算回路８１０では、立上りエッジ検出回路８
０９が出力する立上りエッジ情報Ｓ８０７より立上りエ
ッジ位相平均値Ｓ８０８を算出する。
【００７３】セレクタ回路と条件判定回路により構成さ
れる識別データ選択回路８１２では、立上りエッジ位相
平均計算回路８１０が出力する立上りエッジ位相平均情
報Ｓ８０８より、位相比較回路８０５が出力する位相比
較後データＳ８０２のうち、識別点として最適と思われ
る選択後データＳ８１０を選択する。
【００７４】プリップフロップにより構成される識別回
路８１３では、識別データ選択回路８１２が出力する選
択後データＳ８１０を、クロック選択回路８０８が出力
する選択クロックＳ８０６でリタイミングし、出力す
る。
【００７５】最後に、出力切替回路８１４で切替信号３
Ｓ８１５により識別データＳ８１６，８１８および選
択クロックＳ８１７，Ｓ８１９をバースト状信号毎に交
互に選択し、ＯＤＡＴＡとＯＣＬＫとに出力する。
【００７６】本実施例では、内部回路０面８０２と内部
回路１面８０３との簡略化により、回路規模削減と低消
費電力化とを実現できる。
【００７７】さらに本実施例の立上りエッジ検出回路８
０９や立上りエッジ位相平均計算回路８１０を簡略化す
ることも考えられる。
【００７８】以上の実施例において、Ｎ相の値を８相の
場合で説明を行ったが、８相に限定するものではない。
【００７９】
【発明の効果】本発明のディジタルＰＬＬ回路は以上説
明したように、内部回路を二面化して各面交互に処理す
る手段により、バースト状信号に対する位相同期動作と
データ識別動作との処理時間が長くなる場合でも、処理
待ちが生じることがない。また、位相同期動作とデータ
識別動作の処理時間を短縮する必要がないため、高ジッ
タ耐力特性および高デューティ変動耐力特性とバースト
状信号間の短縮とを両立させる等の効果がある。
【００８０】また、ジッタ耐力特性やデューティ変動耐
力特性を犠牲にしても、バースト状信号間隔の短縮化へ
の対応と回路規模削減および低消費電力化とに着目する
場合でも、内部回路の二面化により、回路規模削減と低
消費電力化とを実現できる。
【００８１】さらに本実施例の立上りエッジ検出回路８
０９や立上りエッジ位相平均計算回路８１０を簡略化す
ることも考えられる。
【図面の簡単な説明】
【図１】本発明の実施形態を示すブロック図である。
【図２】本発明の第１の実施例の構成図を示す図であ
る。
【図３】図２に示す切替回路の一実施例を示す図であ
る。
【図４】図２に示す出力切替回路の一実施例を示す図で
ある。
【図５】各面への振り分け動作を示す図である。
【図６】入力データのデューティ定義を示す図である。
【図７】本発明の第２の実施例を示す図である。
【図８】本発明の第３の実施例を示す図である。
【図９】従来の実施例の構成図を示す図である。
【符号の説明】
１，７０１，８０１ サンプリング回路 ２，７０２，８０２ 内部回路０面 ３，７０３，８０３ 内部回路１面 ４，７０４，８０４ 切替回路 ５，７０５，８０５ 位相比較回路 ６，７０９，８０６ 立下りエッジ検出回路 ７，７１０，８０７ 立下りエッジ位相平均計算回路 ８，７０８，８０８ クロック選択回路 ９，７０６，８０９ 立上りエッジ検出回路 １０，７０７，８１０ 立上りエッジ位相平均計算回
路 １１，７１１ デューティ判定回路 １２，７１２，８１２ 識別データ選択回路 １３，７１３，８１３ 識別回路 １４，７１４，８１４ 出力切替回路 １０１，Ｓ７０１，Ｓ８０１ サンプリングデータ １０２，Ｓ７０２，Ｓ８０２ 位相比較後データ １０３，Ｓ７０７，Ｓ８０３ 立下りエッジ情報 １０４，Ｓ７０８，Ｓ８０４ 立下りエッジ位相平均
情報 １０５，Ｓ７０５，Ｓ８０５ 多相クロック １０６，Ｓ７０６，Ｓ８０６ 選択クロック １０７，Ｓ７０３，Ｓ８０７ 立上りエッジ情報 １０８，Ｓ７０４，Ｓ８０８ 立上りエッジ位相平均
情報 １０９，Ｓ７０９ デューティ情報 １１０，Ｓ７１０，Ｓ８１０ 選択後データ １１１，Ｓ７１１，Ｓ８１１ リセットの各信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 正樹 神奈川県川崎市中原区小杉町一丁目403 番地 日本電気テレコムシステム株式会 社内 (56)参考文献 特開 平８−237117（ＪＰ，Ａ) 特開 平10−327068（ＪＰ，Ａ) 特開 平11−168455（ＪＰ，Ａ) 特開 平11−215110（ＪＰ，Ａ) 特開 平４−347931（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/14 H04L 7/00 - 7/10

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力データ信号と周波数がほぼ同一で位
    相が順次３６０度／Ｎ（Ｎは２以上の整数）づつずれた
    多相クロックとを入力し、前記入力データ信号を前記多
    相クロックの各クロックによりサンプリングしてＮ個の
    サンプリングデータを生成するサンプリング回路と、前
    記サンプリング回路が出力するサンプリングデータと前
    記多相クロックとを入力し切替信号１または２の切替制
    御信号により切り替え動作する内部回路０面および内部
    回路１面と、前記内部回路０面および前記内部回路１面
    とのそれぞれの出力信号を入力し切替信号３の制御信号
    により前記内部回路０面と前記内部回路１面との出力信
    号を選択して出力する出力切替回路と、を備えたことを
    特徴とするデジタルＰＬＬ回路。
  2. 【請求項２】 請求項１記載の前記内部回路０面および
    前記内部回路１面が、同一回路構成からなる二面構成で
    あって、両面それぞれの入力端に切替手段を有し、切替
    信号１または２の制御信号により前記入力データ信号の
    単位毎に交互に切り替え動作をすること、を特徴とする
    ディジタルＰＬＬ回路。
  3. 【請求項３】 請求項１記載の前記出力切替回路が、前
    記内部回路０面および前記内部回路１面の両面それぞれ
    から出力される出力データを、前記切替信号３の制御信
    号により前記入力データ信号の単位毎に交互に切り替え
    て出力すること、を特徴とするディジタルＰＬＬ回路。
  4. 【請求項４】 請求項１および２記載の前記内部回路０
    面および前記内部回路１面が、前記多相クロックを入力
    し前記多相クロックの内どの相のクロックを選択するか
    を示す立下り位相平均情報に応じて前記多相クロックか
    ら択一的に選択した選択クロックを出力するクロック選
    択回路と、前記サンプリング回路が出力するサンプリン
    グデータを、前記切替信号１または２の制御信号により
    切り替え出力する切替回路と、前記切替回路が出力する
    サンプリングデータの位相と前記選択クロックの位相と
    を比較する位相比較回路と、前記位相比較回路が出力す
    る位相比較後データを入力し、前記選択クロックを基準
    の第１相クロックとして以下順次第２相〜第Ｎ相クロッ
    クとし、前記第１相〜第Ｎ相クロックに対応して前記Ｎ
    個のサンプリングデータを並び替えて第１相〜第Ｎ相サ
    ンプリングデータとし、並び替え後の前記第１相〜第Ｎ
    相サンプリングデータを前記第１相クロックによりラッ
    チし、各相のラッチ出力の互いに隣り合う相同士のレベ
    ルにより立下りエッジが存在する相の位置を検出して立
    下りエッジ情報を前記選択クロックの１周期毎に生成す
    る立下りエッジ検出回路と、前記立下りエッジ情報を入
    力し、立下りエッジの個数の情報を前記１周期毎に生成
    し、この立下りエッジの個数の過去から現在までの平均
    値を前記１周期毎に算出して求めた立下り位相平均情報
    を出力する立下りエッジ位相平均計算回路と、前記位相
    比較後データを入力し、前記立下りエッジ検出回路と同
    様に動作して立上りエッジ情報を生成する立上りエッジ
    検出回路と、前記立上りエッジ情報を入力し、前記立下
    りエッジ位相平均計算回路と同様に動作して立上り位相
    平均情報を出力する立上りエッジ位相平均計算回路と、
    前記位相比較後データを入力し、前記入力データ信号の
    デューティを判定してデューティ情報を出力するデュー
    ティ判定回路と、前記立上りエッジ位相平均情報と前記
    デューティ情報とによりデータ選択相を決定し、決定し
    た前記データ選択相に近いデータを前記位相比較後デー
    タから選択し、選択後データを出力する識別データ選択
    回路と、前記選択後データを前記選択クロックによりリ
    タイミングしてデータを出力する識別回路と、を備えた
    ことを特徴とするディジタルＰＬＬ回路。
  5. 【請求項５】 請求項１および２記載の前記内部回路０
    面および前記内部回路１面が、前記多相クロックを入力
    し前記多相クロックの内どの相のクロックを選択するか
    を示す立上り位相平均情報に応じて前記多相クロックか
    ら択一的に選択した選択クロックを出力するクロック選
    択回路と、前記サンプリング回路が出力するサンプリン
    グデータを、前記切替信号１または２の制御信号により
    切り替え出力する切替回路と、前記切替回路が出力する
    サンプリングデータの位相と前記選択クロックの位相と
    を比較する位相比較回路と、前記位相比較回路が出力す
    る位相比較後データを入力し、前記選択クロックを基準
    の第１相クロックとして以下順次第２相〜第Ｎ相クロッ
    クとし、前記第１相〜第Ｎ相クロックに対応して前記Ｎ
    個のサンプリングデータを並び替えて第１相〜第Ｎ相サ
    ンプリングデータとし、並び替え後の前記第１相〜第Ｎ
    相サンプリングデータを前記第１相クロックによりラッ
    チし、各相のラッチ出力の互いに隣り合う相同士のレベ
    ルにより立上りエッジが存在する相の位置を検出して立
    上りエッジ情報を前記選択クロックの１周期毎に生成す
    る立上りエッジ検出回路と、前記立上りエッジ情報を入
    力し、立上りエッジの個数の情報を前記１周期毎に生成
    し、この立上りエッジの個数の過去から現在までの平均
    値を前記１周期毎に算出して求めた立上り位相平均情報
    を出力する立上りエッジ位相平均計算回路と、前記位相
    比較後データを入力し、前記立上りエッジ検出回路と同
    様に動作して立下りエッジ情報を生成する立下りエッジ
    検出回路と、前記立下りエッジ情報を入力し、前記立上
    りエッジ位相平均計算回路と同様に動作して立下り位相
    平均情報を出力する立下りエッジ位相平均計算回路と、
    前記位相比較後データを入力し、前記入力データ信号の
    デューティを判定してデューティ情報を出力するデュー
    ティ判定回路と、前記立下りエッジ位相平均情報と前記
    デューティ情報とによりデータ選択相を決定し、決定し
    た前記データ選択相に近いデータを前記位相比較後デー
    タから選択し、選択後データを出力する識別データ選択
    回路と、前記選択後データを前記選択クロックによりリ
    タイミングしてデータを出力する識別回路と、を備えた
    ことを特徴とするディジタルＰＬＬ回路。
  6. 【請求項６】 請求項１および２記載の前記内部回路０
    面および前記内部回路１面が、前記多相クロックを入力
    し前記多相クロックの内どの相のクロックを選択するか
    を示す立下り位相平均情報に応じて前記多相クロックか
    ら択一的に選択した選択クロックを出力するクロック選
    択回路と、前記サンプリング回路が出力するサンプリン
    グデータを、前記切替信号１または２の制御信号により
    切り替え出力する切替回路と、前記切替回路が出力する
    サンプリングデータの位相と前記選択クロックの位相と
    を比較する位相比較回路と、前記位相比較回路が出力す
    る位相比較後データを入力し、前記選択クロックを基準
    の第１相クロックとして以下順次第２相〜第Ｎ相クロッ
    クとし、前記第１相〜第Ｎ相クロックに対応して前記Ｎ
    個のサンプリングデータを並び替えて第１相〜第Ｎ相サ
    ンプリングデータとし、並び替え後の前記第１相〜第Ｎ
    相サンプリングデータを前記第１相クロックによりラッ
    チし、各相のラッチ出力の互いに隣り合う相同士のレベ
    ルにより立下りエッジが存在する相の位置を検出して立
    下りエッジ情報を前記選択クロックの１周期毎に生成す
    る立下りエッジ検出回路と、前記立下りエッジ情報を入
    力し、立下りエッジの個数の情報を前記１周期毎に生成
    し、この立下りエッジの個数の過去から現在までの平均
    値を前記１周期毎に算出して求めた立下り位相平均情報
    を出力する立下りエッジ位相平均計算回路と、前記位相
    比較後データを入力し、前記立下りエッジ検出回路と同
    様に動作して立上りエッジ情報を生成する立上りエッジ
    検出回路と、前記立上りエッジ情報を入力し、前記立下
    りエッジ位相平均計算回路と同様に動作して立上り位相
    平均情報を出力する立上りエッジ位相平均計算回路と、
    前記立上りエッジ位相平均情報によりデータ選択相を決
    定し、決定した前記データ選択相に近いデータを前記位
    相比較後データから選択し、選択後データを出力する識
    別データ選択回路と、前記選択後データを前記選択クロ
    ックによりリタイミングしてデータを出力する識別回路
    と、を備えたことを特徴とするディジタルＰＬＬ回路。
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