JP3125699B2 - データ同期回路 - Google Patents
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Description
し、特に受信データを当該受信データのビットに同期し
たクロックにより位相同期をとるビット同期回路に関す
る。
たディジタル信号を受信側で抽出し再生する技術の一つ
にビット同期技術がある。ディジタル伝送装置等では、
位相変動を有するディジタル信号を誤りなく受信するこ
とが要求される。
クロックで動作している(周波数同期がとれている)複
数の装置間等でディジタル信号を伝送する際に使用され
るビット同期回路の一例として、特開昭62−4391
9号公報記載の「多相クロックによるPLL回路」が知
られている。
ック図である。図14において、クロックセレクタ47
には受信データ信号と周波数が同一で位相が順次360
/n(nは2以上の整数)ずつずれたn相クロック12
−1〜12−nが入力クロック端子2−1〜2−nを介
して印加されている。このクロックセレクタ47は、ア
ップダウンカウンタ46のカウント値に対応するクロッ
クをn相クロックから選択し、抽出クロック48として
出力クロック端子9に出力する。
は入力データ端子1を介して入力される受信データ信号
11と抽出クロック48の位相を比較する。アップダウ
ンカウンタ46は、位相比較結果に基づいてカウント値
のインクリメント及びデクリメントを行いクロックセレ
クタ47の選択制御を行う。従って、この一連の動作を
繰返すことにより受信データ信号に対し位相同期した抽
出クロックを得ることができる。
の従来の技術のビット同期回路では、ビット位相の同期
動作が収束せず発振することにより、受信特性が劣化す
る場合があるという問題である。
にフィードバックされているため、位相制御信号の伝搬
遅延時間(位相比較結果がクロックセレクタまで伝搬す
る時間)が位相比較を行う1周期の時間より大きい場合
等に、位相同期動作が収束せず発振し、抽出クロックが
受信データに対して最適なクロックが選択されないため
である。
ロックの位相同期性が失われることにより、受信特性が
劣化する場合があるという問題である。
有する受信データ信号が入力された場合、受信データ信
号の位相変動に対応して抽出クロックの位相も変動す
る。しかし、受信データ信号と抽出クロックの位相変動
には、位相制御信号の伝搬遅延時間分の時間のずれがあ
るため、受信データ信号と抽出クロックの位相同期性が
失われ、抽出クロックが受信データに対して最適なクロ
ックが選択されないためである。
ドバックループ構成を用いずに位相同期を行い、ジッタ
等の位相変動を有する受信データ信号に対しても位相同
期した抽出クロックを得ると共に、リタイミング誤りの
無い抽出データが得られる様に受信特性の向上したデー
タ同期回路を提供することである。
ータの周波数と等しい周波数でかつ位相が順次ずれた多
相クロックの中から変化点の位相が前記受信データに同
期したクロックを選択することにより抽出した抽出クロ
ックにより前記受信データをリタイミングするようにし
たデータ同期回路であって、前記受信データの変化点を
使用し分周した分周データと前記多相クロックの各々と
の位相を比較して前記分周データの変化点に対して予め
定められた位相差を有する信号が前記多相クロックのう
ちどれであるかを示す特定信号を生成する位相比較手段
と、前記分周データを前記抽出クロックによりリタイミ
ングするリタイミング手段と、前記リタイミング手段の
出力の変化点に同期して前記特定信号が示す前記多相ク
ロックの相情報を平均化して出力する平均化手段と、こ
の平均化出力が示す相情報に応じて前記多相クロックを
択一的に抽出する選択手段と、前記選択手段による抽出
クロックにより前記受信データをリタイミングして導出
する手段とを含むことを特徴とするデータ同期回路が得
られる。
ックにより前記平均化出力をリタイミングして前記選択
手段へ出力するリタイミング手段を有することを特徴と
している。
ック各々を前記分周データでラッチするラッチ手段と、
これ等ラッチ出力を予め定められた規則に従って符号化
して前記特定信号とする符号化手段とを有することを特
徴としている。
す符号パターンの各ビットを前記多相クロックにより夫
々ラッチするラッチ手段と、これ等ラッチ出力を夫々一
入力とし対応する多相クロックを多入力とするn個のア
ンド(ナンド)回路と、これ等n個のアンド回路出力を
入力とするオア回路とを有し、このオア(ナンド)回路
により前記抽出クロックが導出されるようにしたことを
特徴としている。
多相化されたクロックの位相比較結果を使用して位相同
期をとることにより、抽出クロックのフィードバックが
無い構成としたため、位相同期過程において発振動作が
起きることは無い。
多相化クロック並びに多相化クロックでサンプリングさ
れた受信データ信号から抽出クロックと抽出データを選
択出力することにより、ジッタ等の位相変動を有する受
信データ信号が入力された場合でも位相同期のとれた抽
出クロックを出力し、誤り無くデータのリタイミングを
行った抽出データを出力することが可能になる。
面を参照しつつ詳細に説明する。
り、図14と同等部分は同一符号により示されている。
分周回路19は入力端子1から入力された受信データ1
1を分周して分周データ20として出力するものであ
る。F/F(フリップフロップ)3はクロックセレクタ
7にて選択抽出された抽出クロック17により受信デー
タ11のリタイミングを行って出力端子8へ識別データ
16を導出するものである。
ロック12−1〜12−n(nは2以上の整数)との各
位相を比較して、分周データ20に対して予め定められ
た位相関係を有するn相クロックの一つを特定するため
の特定信号14を生成するものである。
信号14を時系列に平均化演算してパターン化した平均
化信号15−1〜15−nを生成するものである。変化
点同期化回路6は分周データ20を抽出クロック17に
よりリタイミングして出力するものであり、これによ
り、分周データの変化点が抽出クロック17により同期
化されて出力される。この変化点同期化信号13に同期
して平均化回路5の平均化処理が行われる様になってい
る。
平均化信号15−1〜15−nの各々を抽出クロック1
7によりリタイミングして出力し、クロックセレクタ7
はこのリタイミングされた平均化信号18−1〜18−
nに応じてn相クロック12−1〜12−nの一つを選
択して抽出クロック17として導出するものである。こ
の抽出クロック17がクロック出力端子9へ出力される
と共に、受信データ11の識別のためのF/F3へのク
ロック入力となるのである。
=8)12−1〜12−nとの位相関係を示しており、
8nクロックは受信データ11と同一周波数でかつ互い
に位相が360度/8ずつ順次ずれたものである。
7に示す如く、受信データ11が毎回1と0との変化を
繰返す信号であった場合、また、分周回路19が2分周
して分周データ20を出力するものとすると、分周デー
タ20は変化点同期検出回路6において、抽出クロック
17の立上がりエッジにより同期化(リタイミング)さ
れて、変化点同期化信号13が生成される。
に示す如く例えばp個(pは分周回路19の分周比以下
の整数)のF/F61−1〜61−pの縦続接続回路構
成であり、分周データ20が初段F/F61−1のD入
力となり、このF/F61−1のQ出力が次段F/F6
1−2のD入力となる。以下同様であり、最終段F/F
61−pのQ出力が変化点同期化信号14となる。各F
/Fのクロック(C)入力には、抽出クロック17が印
加されている。
は非同期の信号であるが、分周データ20の立上がりエ
ッジよりも遅い抽出クロック17の立上がりエッジに同
期して変化点同期化信号13の立上がりエッジが得られ
る。
り、F/F41−1〜41−nのD入力にはn相クロッ
ク12−1〜12−nが夫々入力され、クロック(C)
入力には受信データ11(分周比が1の場合であり、一
般にはその分周データ20)が入力されている。
−1〜42−nは、符号化器43へ入力されて、受信デ
ータ11の変化点位相に対して最も近いクロック相情報
(n相クロックの一つを特定するための相情報)14と
して符号化される。
タイムチャートである。F/F41−1〜41−8(n
=8)に入力される8相クロック12−1〜12−8を
受信データ11の立上がりエッジでラッチすることによ
り、出力データ42−1〜42−8が得られる。これ等
のラッチ出力42−1〜42−8は符号化器43によ
り、位相比較信号14に符号化される。この符号化器4
3の符号化論理を図9に示す。
14の値は3ビット表示(“000”〜“111”)に
より、8種類の8相クロック12−1〜12−8と夫々
1対1にその対応が予め設定されている。図8に示す様
に、受信データ11の立上がりエッジが8相クロック1
2−1の立上がりエッジと8相クロック12−2の立上
がりエッジとの間にある場合、出力データ42−1〜4
2−8の値は“10000111”となる。図9からこ
の時の位相比較信号14の値は“−3”で、8相クロッ
ク12−6を指定することになる。
8相クロック12−8の立上がりエッジと8相クロック
12−1の立上がりエッジとの間にある場合、出力デー
タ42−1〜42−8の値は“00001111”とな
り、図9からこの時の位相比較信号14の値は“−4”
で、8相クロック12−5を指定することになる。
例の回路構成を示したものである。位相比較回路4から
出力された位相比較信号14は、減算器21の被減算信
号入力に入力される。記憶部24は変化点同期化信号1
3をクロック信号として入力し、加算器23からの加算
演算結果の状態を保持し数値演算部25へ出力する。
憶部24の出力値を引いた減算結果をm分の1重み付け
部22に出力する。m分の1重み付け部22では、m分
の1の余算演算を行い、余算演算結果を加算器23に出
力する。加算器23では、m分の1重み付け部22から
の余算結果と記憶部24の出力値28との加算演算を行
い、補正した平均値を記憶部24に出力する。数値演算
部25は記憶部24の出力値28を整数に四捨五入し
て、位相比較信号の平均値29−1〜29−Nを得る。
この平均値29−1〜29−Nは、F/F30−1〜3
0−nにて変化点同期化信号13にてリタイミングさ
れ、平均化信号15−1〜15−nが出力される。
4とした場合の動作を示すタイムチャートである。
4が保持している値と差分がとられ、4分の1の重み付
けがされたものが、変化点同期化信号13の立上がりエ
ッジ位相毎に記憶部24が保持している値との足込みが
行われる。この結果、位相比較信号の平均値が求められ
ることになり、記憶部24の値を数値演算部25におい
て四捨五入した後、平均化信号15−1〜15−8とし
て出力される。図11は数値演算部25の入力信号28
と出力信号29−1〜29−8の論理を示したものであ
る。
一実施例の回路構成を示したものである。平均化信号1
5−1〜15−nをリタイミングした信号18−1〜1
8−nを各々、ラッチ回路51−1〜51−nに入力
し、n相クロック信号12−1〜12−nでラッチした
出力54−1〜54−nは、2入力AND回路52−1
〜52−nの一方に入力する。2入力AND回路52−
1〜52−nの他方の入力は、n相クロック信号12−
1〜12−nが入力し、出力信号55−1〜55−n
は、n入力オア回路53に入力する。n入力オア回路5
3は、抽出クロック信号17を出力する。
7の動作を示すタイムチャートである。一般にクロック
を選択する回路においては、選択の切替時にヒゲがでな
い様に注意する必要があり、この回路はその要求を満た
すものである。
ク12−1を選択している状態からクロック12−1を
選択する状態に遷移する過程を示している。クロック1
2−2を選択している状態では、選択信号18−1〜1
8−nは18−2のみが1であって他は0である。新し
い選択信号18−1〜18−nはクロック12−2の立
上がりエッジから遅れて入力し、18−1のみが1であ
って、他は0となる。
nは、ラッチ信号が0の時サンプル状態で、ラッチ信号
が1の時ホールド状態である。従ってラッチ出力54−
1,54−2は、n相クロック信号12−1,12−2
の立上がりまで保持される。
2は夫々図12に示す様になって、n入力オア回路の出
力の抽出クロック17は、n相クロックの12−2から
12−1に切替わることになる。
タがクロック12−2を選択している状態からクロック
12−3を選択する状態に遷移する過程を示している。
図12の場合も図13の場合も、抽出クロック17にヒ
ゲが出ることなく切替わっていることを示した。
るF/F10−1〜10−nを削除し、平均化信号15
−1〜15−nを直接クロックセレクタ7の選択信号と
することもできる。この場合の欠点としては、クロック
セレクタ7の動作が厳しくなり、高速に動作させること
ができなくなる場合がある。
る分周回路19を削除し、受信データ信号11を分周デ
ータ20とすることもできる。この場合も欠点として
は、平均化回路5等の動作が厳しくなり、高速に動作さ
せることができなくなる場合がある。
アンドやオア回路をナンド回路に置換することもでき
る。
期回路は、受信データ信号と多相化されたクロックの位
相比較結果を使用して位相同期をとることにより、抽出
クロックのフィードバックが無い構成としたため、位相
同期過程において発振動作が起きることはない。
多相化クロック並びに多相化クロックでサンプリングさ
れた受信データ信号から抽出クロックと抽出データを選
択出力することにより、ジッタ等の位相変動を有する受
信データ信号が入力された場合でも位相同期のとれた抽
出クロックを出力し、誤り無くデータのリタイミングを
行った抽出データを出力することが可能になる等の効果
を有する。
る。
る。
ある。
である。
ムチャートである。
イムチャートである。
る。
Claims (7)
- 【請求項1】 受信データの周波数と等しい周波数でか
つ位相が順次ずれた多相クロックの中から、変化点の位
相が前記受信データに同期したクロックを選択すること
により抽出した抽出クロックにより前記受信データをリ
タイミングするようにしたデータ同期回路であって、前
記受信データの変化点を使用し分周した分周データと前
記多相クロックの各々との位相を比較して前記分周デー
タの変化点に対して予め定められた位相差を有する信号
が前記多相クロックのうちどれであるかを示す特定信号
を生成する位相比較手段と、前記分周データを前記抽出
クロックによりリタイミングするリタイミング手段と、
前記リタイミング手段の出力の変化点に同期して前記特
定信号が示す前記多相クロックの相情報を平均化して出
力する平均化手段と、この平均化出力が示す相情報に応
じて前記多相クロックを択一的に抽出する選択手段と、
前記選択手段による抽出クロックにより前記受信データ
をリタイミングして導出する手段とを含むことを特徴と
するデータ同期回路。 - 【請求項2】 前記平均化手段は、前記抽出クロックに
より前記平均化出力をリタイミングして前記選択手段へ
出力するリタイミング手段を有することを特徴とする請
求項1記載のデータ同期回路。 - 【請求項3】 前記位相比較手段は、前記多相クロック
各々を前記分周データでラッチするラッチ手段と、これ
等ラッチ出力を予め定められた規則に従って符号化して
前記特定信号とする符号化手段とを有することを特徴と
する請求項1または2記載のデータ同期回路。 - 【請求項4】 前記多相クロックは各位相が360度/
n(nは2以上の整数)づつずれたn相クロックである
ことを特徴とする請求項1〜3いずれか記載のデータ同
期回路。 - 【請求項5】 前記平均化手段は、前記特定信号の時系
列的な平均値を算出するようにしたことを特徴とする請
求項1〜4いずれか記載のデータ同期回路。 - 【請求項6】 前記選択手段は、前記平均化値を示す符
号パターンの各ビットを前記多相クロックにより夫々ラ
ッチするラッチ手段と、これ等ラッチ出力を夫々一入力
とし対応する多相クロックを多入力とするn個のアンド
回路と、これ等n個のアンド回路出力を入力とするオア
回路とを有し、このオア回路により前記抽出クロックが
導出されるようにしたことを特徴とする請求項1〜5い
ずれか記載のデータ同期回路。 - 【請求項7】 前記アンド回路及びオア回路をナンドに
夫々置換えたことを特徴とする請求項6記載のデータ同
期回路。
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