JPH10190642A - データ同期回路 - Google Patents
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- JPH10190642A JPH10190642A JP8344355A JP34435596A JPH10190642A JP H10190642 A JPH10190642 A JP H10190642A JP 8344355 A JP8344355 A JP 8344355A JP 34435596 A JP34435596 A JP 34435596A JP H10190642 A JPH10190642 A JP H10190642A
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- 238000012935 Averaging Methods 0.000 claims abstract description 18
- 230000001360 synchronised effect Effects 0.000 claims abstract description 10
- 238000000605 extraction Methods 0.000 abstract description 6
- 230000010355 oscillation Effects 0.000 abstract description 5
- 230000000630 rising effect Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】 受信データのビットに同期したクロックを得
て、このクロックにより受信データのリタイミングをな
すデータ周期回路において、発振の原因となるフィード
バックループを用いずに位相同期を行うこと。 【解決手段】 受信データ１１を分周回路１９にて分周
し、この分周出力２０とｎ相クロック12-1〜12-nとを夫
々位相比較回路４で位相比較し、分周出力２０に対して
予め定められた位相関係を有するｎ相クロックの一つを
特定する特定信号１４を生成する。クロックセレクタ７
の抽出クロック１７により、分周出力２０の変化点を同
期化して、この変化点同期化信号１３のタイミングで、
特定信号１４を平均化回路５で平均化する。この平均化
出力15-1〜15-nの状態に従ってｎ相クロック12-1〜12-n
の一つを抽出して抽出クロック１７とし、このクロック
１７でＦ／Ｆ３において受信データ１１をリタイミング
する。
て、このクロックにより受信データのリタイミングをな
すデータ周期回路において、発振の原因となるフィード
バックループを用いずに位相同期を行うこと。 【解決手段】 受信データ１１を分周回路１９にて分周
し、この分周出力２０とｎ相クロック12-1〜12-nとを夫
々位相比較回路４で位相比較し、分周出力２０に対して
予め定められた位相関係を有するｎ相クロックの一つを
特定する特定信号１４を生成する。クロックセレクタ７
の抽出クロック１７により、分周出力２０の変化点を同
期化して、この変化点同期化信号１３のタイミングで、
特定信号１４を平均化回路５で平均化する。この平均化
出力15-1〜15-nの状態に従ってｎ相クロック12-1〜12-n
の一つを抽出して抽出クロック１７とし、このクロック
１７でＦ／Ｆ３において受信データ１１をリタイミング
する。
Description
【０００１】
【発明の属する技術分野】本発明はデータ同期回路に関
し、特に受信データを当該受信データのビットに同期し
たクロックにより位相同期をとるビット同期回路に関す
る。
し、特に受信データを当該受信データのビットに同期し
たクロックにより位相同期をとるビット同期回路に関す
る。
【０００２】
【従来の技術】ディジタル伝送装置において、送信され
たディジタル信号を受信側で抽出し再生する技術の一つ
にビット同期技術がある。ディジタル伝送装置等では、
位相変動を有するディジタル信号を誤りなく受信するこ
とが要求される。
たディジタル信号を受信側で抽出し再生する技術の一つ
にビット同期技術がある。ディジタル伝送装置等では、
位相変動を有するディジタル信号を誤りなく受信するこ
とが要求される。
【０００３】一般に、同一のクロック源から供給される
クロックで動作している（周波数同期がとれている）複
数の装置間等でディジタル信号を伝送する際に使用され
るビット同期回路の一例として、特開昭６２−４３９１
９号公報記載の「多相クロックによるＰＬＬ回路」が知
られている。
クロックで動作している（周波数同期がとれている）複
数の装置間等でディジタル信号を伝送する際に使用され
るビット同期回路の一例として、特開昭６２−４３９１
９号公報記載の「多相クロックによるＰＬＬ回路」が知
られている。
【０００４】図１４は従来のビット同期回路を示すブロ
ック図である。図１４において、クロックセレクタ４７
には受信データ信号と周波数が同一で位相が順次３６０
／ｎ（ｎは２以上の整数）ずつずれたｎ相クロック１２
−１〜１２−ｎが入力クロック端子２−１〜２−ｎを介
して印加されている。このクロックセレクタ４７は、ア
ップダウンカウンタ４６のカウント値に対応するクロッ
クをｎ相クロックから選択し、抽出クロック４８として
出力クロック端子９に出力する。
ック図である。図１４において、クロックセレクタ４７
には受信データ信号と周波数が同一で位相が順次３６０
／ｎ（ｎは２以上の整数）ずつずれたｎ相クロック１２
−１〜１２−ｎが入力クロック端子２−１〜２−ｎを介
して印加されている。このクロックセレクタ４７は、ア
ップダウンカウンタ４６のカウント値に対応するクロッ
クをｎ相クロックから選択し、抽出クロック４８として
出力クロック端子９に出力する。
【０００５】次に、動作を説明する。位相比較回路４５
は入力データ端子１を介して入力される受信データ信号
１１と抽出クロック４８の位相を比較する。アップダウ
ンカウンタ４６は、位相比較結果に基づいてカウント値
のインクリメント及びデクリメントを行いクロックセレ
クタ４７の選択制御を行う。従って、この一連の動作を
繰返すことにより受信データ信号に対し位相同期した抽
出クロックを得ることができる。
は入力データ端子１を介して入力される受信データ信号
１１と抽出クロック４８の位相を比較する。アップダウ
ンカウンタ４６は、位相比較結果に基づいてカウント値
のインクリメント及びデクリメントを行いクロックセレ
クタ４７の選択制御を行う。従って、この一連の動作を
繰返すことにより受信データ信号に対し位相同期した抽
出クロックを得ることができる。
【０００６】
【発明が解決しようとする課題】第１の問題点は、上述
の従来の技術のビット同期回路では、ビット位相の同期
動作が収束せず発振することにより、受信特性が劣化す
る場合があるという問題である。
の従来の技術のビット同期回路では、ビット位相の同期
動作が収束せず発振することにより、受信特性が劣化す
る場合があるという問題である。
【０００７】その理由は、抽出クロックが位相比較回路
にフィードバックされているため、位相制御信号の伝搬
遅延時間（位相比較結果がクロックセレクタまで伝搬す
る時間）が位相比較を行う１周期の時間より大きい場合
等に、位相同期動作が収束せず発振し、抽出クロックが
受信データに対して最適なクロックが選択されないため
である。
にフィードバックされているため、位相制御信号の伝搬
遅延時間（位相比較結果がクロックセレクタまで伝搬す
る時間）が位相比較を行う１周期の時間より大きい場合
等に、位相同期動作が収束せず発振し、抽出クロックが
受信データに対して最適なクロックが選択されないため
である。
【０００８】第２の問題点は、受信データ信号と抽出ク
ロックの位相同期性が失われることにより、受信特性が
劣化する場合があるという問題である。
ロックの位相同期性が失われることにより、受信特性が
劣化する場合があるという問題である。
【０００９】その理由は、ジッタ等の短周期位相変動を
有する受信データ信号が入力された場合、受信データ信
号の位相変動に対応して抽出クロックの位相も変動す
る。しかし、受信データ信号と抽出クロックの位相変動
には、位相制御信号の伝搬遅延時間分の時間のずれがあ
るため、受信データ信号と抽出クロックの位相同期性が
失われ、抽出クロックが受信データに対して最適なクロ
ックが選択されないためである。
有する受信データ信号が入力された場合、受信データ信
号の位相変動に対応して抽出クロックの位相も変動す
る。しかし、受信データ信号と抽出クロックの位相変動
には、位相制御信号の伝搬遅延時間分の時間のずれがあ
るため、受信データ信号と抽出クロックの位相同期性が
失われ、抽出クロックが受信データに対して最適なクロ
ックが選択されないためである。
【００１０】本発明の目的は、発振の原因となるフィー
ドバックループ構成を用いずに位相同期を行い、ジッタ
等の位相変動を有する受信データ信号に対しても位相同
期した抽出クロックを得ると共に、リタイミング誤りの
無い抽出データが得られる様に受信特性の向上したデー
タ同期回路を提供することである。
ドバックループ構成を用いずに位相同期を行い、ジッタ
等の位相変動を有する受信データ信号に対しても位相同
期した抽出クロックを得ると共に、リタイミング誤りの
無い抽出データが得られる様に受信特性の向上したデー
タ同期回路を提供することである。
【００１１】
【課題を解決するための手段】本発明によれば、受信デ
ータの周波数と等しい周波数でかつ位相が順次ずれた多
相クロックから前記受信データに同期したクロックを抽
出してこの抽出クロックにより前記受信データをリタイ
ミングするようにしたデータ同期回路であって、前記分
周データと前記多相クロックの各々との位相を比較して
前記分周データに対して予め定められた位相関係を有す
る前記多相クロックの一つを特定するための特定信号を
生成する位相比較手段と、前記分周データを前記抽出ク
ロックによりリタイミングする手段と、前記リタイミン
グ手段の出力に同期して前記特定信号を平均化して出力
する平均化手段と、この平均化出力に応じて前記多相ク
ロックを択一的に抽出する選択手段と、前記選択手段に
よる抽出クロックにより前記受信データをリタイミング
して導出する手段とを含むことを特徴とするデータ同期
回路が得られる。
ータの周波数と等しい周波数でかつ位相が順次ずれた多
相クロックから前記受信データに同期したクロックを抽
出してこの抽出クロックにより前記受信データをリタイ
ミングするようにしたデータ同期回路であって、前記分
周データと前記多相クロックの各々との位相を比較して
前記分周データに対して予め定められた位相関係を有す
る前記多相クロックの一つを特定するための特定信号を
生成する位相比較手段と、前記分周データを前記抽出ク
ロックによりリタイミングする手段と、前記リタイミン
グ手段の出力に同期して前記特定信号を平均化して出力
する平均化手段と、この平均化出力に応じて前記多相ク
ロックを択一的に抽出する選択手段と、前記選択手段に
よる抽出クロックにより前記受信データをリタイミング
して導出する手段とを含むことを特徴とするデータ同期
回路が得られる。
【００１２】そして、前記平均化手段は、前記抽出クロ
ックにより前記平均化出力をリタイミングして前記選択
手段へ出力するリタイミング手段を有することを特徴と
している。
ックにより前記平均化出力をリタイミングして前記選択
手段へ出力するリタイミング手段を有することを特徴と
している。
【００１３】また、前記位相比較手段は、前記多相クロ
ック各々を前記分周データでラッチするラッチ手段と、
これ等ラッチ出力を予め定められた規則に従って符号化
して前記特定信号とする符号化手段とを有することを特
徴としている。
ック各々を前記分周データでラッチするラッチ手段と、
これ等ラッチ出力を予め定められた規則に従って符号化
して前記特定信号とする符号化手段とを有することを特
徴としている。
【００１４】更に、前記選択手段は、前記平均化値を示
す符号パターンの各ビットを前記多相クロックにより夫
々ラッチするラッチ手段と、これ等ラッチ出力を夫々一
入力とし対応する多相クロックを多入力とするｎ個のア
ンド（ナンド）回路と、これ等ｎ個のアンド回路出力を
入力とするオア回路とを有し、このオア（ナンド）回路
により前記抽出クロックが導出されるようにしたことを
特徴としている。
す符号パターンの各ビットを前記多相クロックにより夫
々ラッチするラッチ手段と、これ等ラッチ出力を夫々一
入力とし対応する多相クロックを多入力とするｎ個のア
ンド（ナンド）回路と、これ等ｎ個のアンド回路出力を
入力とするオア回路とを有し、このオア（ナンド）回路
により前記抽出クロックが導出されるようにしたことを
特徴としている。
【００１５】本発明の作用を述べる。受信データ信号と
多相化されたクロックの位相比較結果を使用して位相同
期をとることにより、抽出クロックのフィードバックが
無い構成としたため、位相同期過程において発振動作が
起きることは無い。
多相化されたクロックの位相比較結果を使用して位相同
期をとることにより、抽出クロックのフィードバックが
無い構成としたため、位相同期過程において発振動作が
起きることは無い。
【００１６】また、位相比較結果の平均値を使用して、
多相化クロック並びに多相化クロックでサンプリングさ
れた受信データ信号から抽出クロックと抽出データを選
択出力することにより、ジッタ等の位相変動を有する受
信データ信号が入力された場合でも位相同期のとれた抽
出クロックを出力し、誤り無くデータのリタイミングを
行った抽出データを出力することが可能になる。
多相化クロック並びに多相化クロックでサンプリングさ
れた受信データ信号から抽出クロックと抽出データを選
択出力することにより、ジッタ等の位相変動を有する受
信データ信号が入力された場合でも位相同期のとれた抽
出クロックを出力し、誤り無くデータのリタイミングを
行った抽出データを出力することが可能になる。
【００１７】
【発明の実施の形態】以下に本発明の実施例について図
面を参照しつつ詳細に説明する。
面を参照しつつ詳細に説明する。
【００１８】図１は本発明の実施例のブロック図であ
り、図１４と同等部分は同一符号により示されている。
分周回路１９は入力端子１から入力された受信データ１
１を分周して分周データ２０として出力するものであ
る。Ｆ／Ｆ（フリップフロップ）３はクロックセレクタ
７にて選択抽出された抽出クロック１７により受信デー
タ１１のリタイミングを行って出力端子８へ識別データ
１６を導出するものである。
り、図１４と同等部分は同一符号により示されている。
分周回路１９は入力端子１から入力された受信データ１
１を分周して分周データ２０として出力するものであ
る。Ｆ／Ｆ（フリップフロップ）３はクロックセレクタ
７にて選択抽出された抽出クロック１７により受信デー
タ１１のリタイミングを行って出力端子８へ識別データ
１６を導出するものである。
【００１９】位相比較回路４は分周データ２０とｎ相ク
ロック１２−１〜１２−ｎ（ｎは２以上の整数）との各
位相を比較して、分周データ２０に対して予め定められ
た位相関係を有するｎ相クロックの一つを特定するため
の特定信号１４を生成するものである。
ロック１２−１〜１２−ｎ（ｎは２以上の整数）との各
位相を比較して、分周データ２０に対して予め定められ
た位相関係を有するｎ相クロックの一つを特定するため
の特定信号１４を生成するものである。
【００２０】平均化回路５は位相比較回路４からの特定
信号１４を時系列に平均化演算してパターン化した平均
化信号１５−１〜１５−ｎを生成するものである。変化
点同期化回路６は分周データ２０を抽出クロック１７に
よりリタイミングして出力するものであり、これによ
り、分周データの変化点が抽出クロック１７により同期
化されて出力される。この変化点同期化信号１３に同期
して平均化回路５の平均化処理が行われる様になってい
る。
信号１４を時系列に平均化演算してパターン化した平均
化信号１５−１〜１５−ｎを生成するものである。変化
点同期化回路６は分周データ２０を抽出クロック１７に
よりリタイミングして出力するものであり、これによ
り、分周データの変化点が抽出クロック１７により同期
化されて出力される。この変化点同期化信号１３に同期
して平均化回路５の平均化処理が行われる様になってい
る。
【００２１】Ｆ／Ｆ１０−１〜１０−ｎは、ｎビットの
平均化信号１５−１〜１５−ｎの各々を抽出クロック１
７によりリタイミングして出力し、クロックセレクタ７
はこのリタイミングされた平均化信号１８−１〜１８−
ｎに応じてｎ相クロック１２−１〜１２−ｎの一つを選
択して抽出クロック１７として導出するものである。こ
の抽出クロック１７がクロック出力端子９へ出力される
と共に、受信データ１１の識別のためのＦ／Ｆ３へのク
ロック入力となるのである。
平均化信号１５−１〜１５−ｎの各々を抽出クロック１
７によりリタイミングして出力し、クロックセレクタ７
はこのリタイミングされた平均化信号１８−１〜１８−
ｎに応じてｎ相クロック１２−１〜１２−ｎの一つを選
択して抽出クロック１７として導出するものである。こ
の抽出クロック１７がクロック出力端子９へ出力される
と共に、受信データ１１の識別のためのＦ／Ｆ３へのク
ロック入力となるのである。
【００２２】図６は受信データ１１と８相クロック（ｎ
＝８）１２−１〜１２−ｎとの位相関係を示しており、
８ｎクロックは受信データ１１と同一周波数でかつ互い
に位相が３６０度／８ずつ順次ずれたものである。
＝８）１２−１〜１２−ｎとの位相関係を示しており、
８ｎクロックは受信データ１１と同一周波数でかつ互い
に位相が３６０度／８ずつ順次ずれたものである。
【００２３】いまここで、説明を簡単化するために、図
７に示す如く、受信データ１１が毎回１と０との変化を
繰返す信号であった場合、また、分周回路１９が２分周
して分周データ２０を出力するものとすると、分周デー
タ２０は変化点同期検出回路６において、抽出クロック
１７の立上がりエッジにより同期化（リタイミング）さ
れて、変化点同期化信号１３が生成される。
７に示す如く、受信データ１１が毎回１と０との変化を
繰返す信号であった場合、また、分周回路１９が２分周
して分周データ２０を出力するものとすると、分周デー
タ２０は変化点同期検出回路６において、抽出クロック
１７の立上がりエッジにより同期化（リタイミング）さ
れて、変化点同期化信号１３が生成される。
【００２４】尚、この変化点同期化検出回路６は、図２
に示す如く例えばｐ個（ｐは分周回路１９の分周比以下
の整数）のＦ／Ｆ６１−１〜６１−ｐの縦続接続回路構
成であり、分周データ２０が初段Ｆ／Ｆ６１−１のＤ入
力となり、このＦ／Ｆ６１−１のＱ出力が次段Ｆ／Ｆ６
１−２のＤ入力となる。以下同様であり、最終段Ｆ／Ｆ
６１−ｐのＱ出力が変化点同期化信号１４となる。各Ｆ
／Ｆのクロック（Ｃ）入力には、抽出クロック１７が印
加されている。
に示す如く例えばｐ個（ｐは分周回路１９の分周比以下
の整数）のＦ／Ｆ６１−１〜６１−ｐの縦続接続回路構
成であり、分周データ２０が初段Ｆ／Ｆ６１−１のＤ入
力となり、このＦ／Ｆ６１−１のＱ出力が次段Ｆ／Ｆ６
１−２のＤ入力となる。以下同様であり、最終段Ｆ／Ｆ
６１−ｐのＱ出力が変化点同期化信号１４となる。各Ｆ
／Ｆのクロック（Ｃ）入力には、抽出クロック１７が印
加されている。
【００２５】尚、分周データ２０と抽出クロック１７と
は非同期の信号であるが、分周データ２０の立上がりエ
ッジよりも遅い抽出クロック１７の立上がりエッジに同
期して変化点同期化信号１３の立上がりエッジが得られ
る。
は非同期の信号であるが、分周データ２０の立上がりエ
ッジよりも遅い抽出クロック１７の立上がりエッジに同
期して変化点同期化信号１３の立上がりエッジが得られ
る。
【００２６】図３は位相比較回路４の例を示す図であ
り、Ｆ／Ｆ４１−１〜４１−ｎのＤ入力にはｎ相クロッ
ク１２−１〜１２−ｎが夫々入力され、クロック（Ｃ）
入力には受信データ１１（分周比が１の場合であり、一
般にはその分周データ２０）が入力されている。
り、Ｆ／Ｆ４１−１〜４１−ｎのＤ入力にはｎ相クロッ
ク１２−１〜１２−ｎが夫々入力され、クロック（Ｃ）
入力には受信データ１１（分周比が１の場合であり、一
般にはその分周データ２０）が入力されている。
【００２７】各Ｆ／Ｆ４１−１〜４１−ｎのＱ出力４２
−１〜４２−ｎは、符号化器４３へ入力されて、受信デ
ータ１１の変化点位相に対して最も近いクロック相情報
（ｎ相クロックの一つを特定するための相報）１４とし
て符号化される。
−１〜４２−ｎは、符号化器４３へ入力されて、受信デ
ータ１１の変化点位相に対して最も近いクロック相情報
（ｎ相クロックの一つを特定するための相報）１４とし
て符号化される。
【００２８】図８は図３の位相比較回路４の動作を示す
タイムチャートである。Ｆ／Ｆ４１−１〜４１−８（ｎ
＝８）に入力される８相クロック１２−１〜１２−８を
受信データ１１の立上がりエッジでラッチすることによ
り、出力データ４２−１〜４２−８が得られる。これ等
のラッチ出力４２−１〜４２−８は符号化器４３によ
り、位相比較信号１４に符号化される。この符号化器４
３の符号化論理を図９に示す。
タイムチャートである。Ｆ／Ｆ４１−１〜４１−８（ｎ
＝８）に入力される８相クロック１２−１〜１２−８を
受信データ１１の立上がりエッジでラッチすることによ
り、出力データ４２−１〜４２−８が得られる。これ等
のラッチ出力４２−１〜４２−８は符号化器４３によ
り、位相比較信号１４に符号化される。この符号化器４
３の符号化論理を図９に示す。
【００２９】符号化器４３から出力される位相比較信号
１４の値は３ビット表示（“０００”〜“１１１”）に
より、８種類の８相クロック１２−１〜１２−８と夫々
１対１にその対応が予め設定されている。図８に示す様
に、受信データ１１の立上がりエッジが８相クロック１
２−１の立上がりエッジと８相クロック１２−２の立上
がりエッジとの間にある場合、出力データ４２−１〜４
２−８の値は“１００００１１１”となる。図９からこ
の時の位相比較信号１４の値は“−３”で、８相クロッ
ク１２−６を指定することになる。
１４の値は３ビット表示（“０００”〜“１１１”）に
より、８種類の８相クロック１２−１〜１２−８と夫々
１対１にその対応が予め設定されている。図８に示す様
に、受信データ１１の立上がりエッジが８相クロック１
２−１の立上がりエッジと８相クロック１２−２の立上
がりエッジとの間にある場合、出力データ４２−１〜４
２−８の値は“１００００１１１”となる。図９からこ
の時の位相比較信号１４の値は“−３”で、８相クロッ
ク１２−６を指定することになる。
【００３０】また、受信データ１１の立上がりエッジが
８相クロック１２−８の立上がりエッジと８相クロック
１２−１の立上がりエッジとの間にある場合、出力デー
タ４２−１〜４２−８の値は“００００１１１１”とな
り、図９からこの時の位相比較信号１４の値は“−４”
で、８相クロック１２−５を指定することになる。
８相クロック１２−８の立上がりエッジと８相クロック
１２−１の立上がりエッジとの間にある場合、出力デー
タ４２−１〜４２−８の値は“００００１１１１”とな
り、図９からこの時の位相比較信号１４の値は“−４”
で、８相クロック１２−５を指定することになる。
【００３１】図４は図１に示した平均化回路５の一実施
例の回路構成を示したものである。位相比較回路４から
出力された位相比較信号１４は、減算器２１の被減算信
号入力に入力される。記憶部２４は変化点同期化信号１
３をクロック信号として入力し、加算器２３からの加算
演算結果の状態を保持し数値演算部２５へ出力する。
例の回路構成を示したものである。位相比較回路４から
出力された位相比較信号１４は、減算器２１の被減算信
号入力に入力される。記憶部２４は変化点同期化信号１
３をクロック信号として入力し、加算器２３からの加算
演算結果の状態を保持し数値演算部２５へ出力する。
【００３２】減算器２１では、位相比較信号１４から記
憶部２４の出力値を引いた減算結果をｍ分の１重み付け
部２２に出力する。ｍ分の１重み付け部２２では、ｍ分
の１の余算演算を行い、余算演算結果を加算器２３に出
力する。加算器２３では、ｍ分の１重み付け部２２から
の余算結果と記憶部２４の出力値２８との加算演算を行
い、補正した平均値を記憶部２４に出力する。数値演算
部２５は記憶部２４の出力値２８を整数に四捨五入し
て、位相比較信号の平均値２９−１〜２９−Ｎを得る。
この平均値２９−１〜２９−Ｎは、Ｆ／Ｆ３０−１〜３
０−ｎにて変化点同期化信号１３にてリタイミングさ
れ、平均化信号１５−１〜１５−ｎが出力される。
憶部２４の出力値を引いた減算結果をｍ分の１重み付け
部２２に出力する。ｍ分の１重み付け部２２では、ｍ分
の１の余算演算を行い、余算演算結果を加算器２３に出
力する。加算器２３では、ｍ分の１重み付け部２２から
の余算結果と記憶部２４の出力値２８との加算演算を行
い、補正した平均値を記憶部２４に出力する。数値演算
部２５は記憶部２４の出力値２８を整数に四捨五入し
て、位相比較信号の平均値２９−１〜２９−Ｎを得る。
この平均値２９−１〜２９−Ｎは、Ｆ／Ｆ３０−１〜３
０−ｎにて変化点同期化信号１３にてリタイミングさ
れ、平均化信号１５−１〜１５−ｎが出力される。
【００３３】図１０は図４の平均化回路のｎ＝８，ｍ＝
４とした場合の動作を示すタイムチャートである。
４とした場合の動作を示すタイムチャートである。
【００３４】入力された位相比較信号１４は、記憶部２
４が保持している値と差分がとられ、４分の１の重み付
けがされたものが、変化点同期化信号１３の立上がりエ
ッジ位相毎に記憶部２４が保持している値との足込みが
行われる。この結果、位相比較信号の平均値が求められ
ることになり、記憶部２４の値を数値演算部２５におい
て四捨五入した後、平均化信号１５−１〜１５−８とし
て出力される。図１１は数値演算部２５の入力信号２８
と出力信号２９−１〜２９−８の論理を示したものであ
る。
４が保持している値と差分がとられ、４分の１の重み付
けがされたものが、変化点同期化信号１３の立上がりエ
ッジ位相毎に記憶部２４が保持している値との足込みが
行われる。この結果、位相比較信号の平均値が求められ
ることになり、記憶部２４の値を数値演算部２５におい
て四捨五入した後、平均化信号１５−１〜１５−８とし
て出力される。図１１は数値演算部２５の入力信号２８
と出力信号２９−１〜２９−８の論理を示したものであ
る。
【００３５】図５は図１に示したクロックセレクタ７の
一実施例の回路構成を示したものである。平均化信号１
５−１〜１５−ｎをリタイミングした信号１８−１〜１
８−ｎを各々、ラッチ回路５１−１〜５１−ｎに入力
し、ｎ相クロック信号１２−１〜１２−ｎでラッチした
出力５４−１〜５４−ｎは、２入力ＡＮＤ回路５２−１
〜５２−ｎの一方に入力する。２入力ＡＮＤ回路５２−
１〜５２−ｎの他方の入力は、ｎ相クロック信号１２−
１〜１２−ｎが入力し、出力信号５５−１〜５５−ｎ
は、ｎ入力オア回路５３に入力する。ｎ入力オア回路５
３は、抽出クロック信号１７を出力する。
一実施例の回路構成を示したものである。平均化信号１
５−１〜１５−ｎをリタイミングした信号１８−１〜１
８−ｎを各々、ラッチ回路５１−１〜５１−ｎに入力
し、ｎ相クロック信号１２−１〜１２−ｎでラッチした
出力５４−１〜５４−ｎは、２入力ＡＮＤ回路５２−１
〜５２−ｎの一方に入力する。２入力ＡＮＤ回路５２−
１〜５２−ｎの他方の入力は、ｎ相クロック信号１２−
１〜１２−ｎが入力し、出力信号５５−１〜５５−ｎ
は、ｎ入力オア回路５３に入力する。ｎ入力オア回路５
３は、抽出クロック信号１７を出力する。
【００３６】図１２と図１３は図５のクロックセレクタ
７の動作を示すタイムチャートである。一般にクロック
を選択する回路においては、選択の切替時にヒゲがでな
い様に注意する必要があり、この回路はその要求を満た
すものである。
７の動作を示すタイムチャートである。一般にクロック
を選択する回路においては、選択の切替時にヒゲがでな
い様に注意する必要があり、この回路はその要求を満た
すものである。
【００３７】図１２は図５のクロックセレクタがクロッ
ク１２−１を選択している状態からクロック１２−１を
選択する状態に遷移する過程を示している。クロック１
２−２を選択している状態では、選択信号１８−１〜１
８−ｎは１８−２のみが１であって他は０である。新し
い選択信号１８−１〜１８−ｎはクロック１２−２の立
上がりエッジから遅れて入力し、１８−１のみが１であ
って、他は０となる。
ク１２−１を選択している状態からクロック１２−１を
選択する状態に遷移する過程を示している。クロック１
２−２を選択している状態では、選択信号１８−１〜１
８−ｎは１８−２のみが１であって他は０である。新し
い選択信号１８−１〜１８−ｎはクロック１２−２の立
上がりエッジから遅れて入力し、１８−１のみが１であ
って、他は０となる。
【００３８】図５におけるラッチ回路５１−１〜５１−
ｎは、ラッチ信号が０の時サンプル状態で、ラッチ信号
が１の時ホールド状態である。従ってラッチ出力５４−
１，５４−２は、ｎ相クロック信号１２−１，１２−２
の立上がりまで保持される。
ｎは、ラッチ信号が０の時サンプル状態で、ラッチ信号
が１の時ホールド状態である。従ってラッチ出力５４−
１，５４−２は、ｎ相クロック信号１２−１，１２−２
の立上がりまで保持される。
【００３９】２入力アンド回路の出力５５−１，５５−
２は夫々図１２に示す様になって、ｎ入力オア回路の出
力の抽出クロック１７は、ｎ相クロックの１２−２から
１２−１に切替わることになる。
２は夫々図１２に示す様になって、ｎ入力オア回路の出
力の抽出クロック１７は、ｎ相クロックの１２−２から
１２−１に切替わることになる。
【００４０】図１３は図１２と同様に、クロックセレク
タがクロック１２−２を選択している状態からクロック
１２−３を選択する状態に遷移する過程を示している。
図１２の場合も図１３の場合も、抽出クロック１７にヒ
ゲが出ることなく切替わっていることを示した。
タがクロック１２−２を選択している状態からクロック
１２−３を選択する状態に遷移する過程を示している。
図１２の場合も図１３の場合も、抽出クロック１７にヒ
ゲが出ることなく切替わっていることを示した。
【００４１】本発明の第２の実施例として、図１におけ
るＦ／Ｆ１０−１〜１０−ｎを削除し、平均化信号１５
−１〜１５−ｎを直接クロックセレクタ７の選択信号と
することもできる。この場合の欠点としては、クロック
セレクタ７の動作が厳しくなり、高速に動作させること
ができなくなる場合がある。
るＦ／Ｆ１０−１〜１０−ｎを削除し、平均化信号１５
−１〜１５−ｎを直接クロックセレクタ７の選択信号と
することもできる。この場合の欠点としては、クロック
セレクタ７の動作が厳しくなり、高速に動作させること
ができなくなる場合がある。
【００４２】本発明の第３の実施例として、図１におけ
る分周回路１９を削除し、受信データ信号１１を分周デ
ータ２０とすることもできる。この場合も欠点として
は、平均化回路５等の動作が厳しくなり、高速に動作さ
せることができなくなる場合がある。
る分周回路１９を削除し、受信データ信号１１を分周デ
ータ２０とすることもできる。この場合も欠点として
は、平均化回路５等の動作が厳しくなり、高速に動作さ
せることができなくなる場合がある。
【００４３】また、第４の実施例として、図５における
アンドやオア回路をナンド回路に置換することもでき
る。
アンドやオア回路をナンド回路に置換することもでき
る。
【００４４】
【発明の効果】以上説明した様に本発明によるビット同
期回路は、受信データ信号と多相化されたクロックの位
相比較結果を使用して位相同期をとることにより、抽出
クロックのフィードバックが無い構成としたため、位相
同期過程において発振動作が起きることはない。
期回路は、受信データ信号と多相化されたクロックの位
相比較結果を使用して位相同期をとることにより、抽出
クロックのフィードバックが無い構成としたため、位相
同期過程において発振動作が起きることはない。
【００４５】また、位相比較結果の平均値を使用して、
多相化クロック並びに多相化クロックでサンプリングさ
れた受信データ信号から抽出クロックと抽出データを選
択出力することにより、ジッタ等の位相変動を有する受
信データ信号が入力された場合でも位相同期のとれた抽
出クロックを出力し、誤り無くデータのリタイミングを
行った抽出データを出力することが可能になる等の効果
を有する。
多相化クロック並びに多相化クロックでサンプリングさ
れた受信データ信号から抽出クロックと抽出データを選
択出力することにより、ジッタ等の位相変動を有する受
信データ信号が入力された場合でも位相同期のとれた抽
出クロックを出力し、誤り無くデータのリタイミングを
行った抽出データを出力することが可能になる等の効果
を有する。
【図１】本発明の実施例を示すブロック図である。
【図２】変化点同期化回路６の構成例を示す図である。
【図３】位相比較回路４の構成例を示す図である。
【図４】平均化回路５の構成例を示す図である。
【図５】クロックセレクタ７の構成例を示す図である。
【図６】ｎ相クロックの例を示すタイムチャートであ
る。
る。
【図７】図１の実施例の動作を示すタイムチャートであ
る。
る。
【図８】位相比較回路４の動作を示すタイムチャートで
ある。
ある。
【図９】符号化器４３の符号化論理を示す図である。
【図１０】平均化回路５の動作例を示すタイムチャート
である。
である。
【図１１】数値演算部２５の論理を示す図である。
【図１２】クロックセレクタ７の動作の一例を示すタイ
ムチャートである。
ムチャートである。
【図１３】クロックセレクタ７の動作の他の例を示すタ
イムチャートである。
イムチャートである。
【図１４】従来例のビット同期回路の構成を示す図であ
る。
る。
３，１０−１〜１０−ｎ リタイミングＦ／Ｆ ４ 位相比較回路 ５ 平均化回路 ６ 変化点同期化回路 ７ クロックセレクタ
Claims (7)
- 【請求項１】 受信データの周波数と等しい周波数でか
つ位相が順次ずれた多相クロックから前記受信データに
同期したクロックを抽出してこの抽出クロックにより前
記受信データをリタイミングするようにしたデータ同期
回路であって、前記分周データと前記多相クロックの各
々との位相を比較して前記分周データに対して予め定め
られた位相関係を有する前記多相クロックの一つを特定
するための特定信号を生成する位相比較手段と、前記分
周データを前記抽出クロックによりリタイミングする手
段と、前記リタイミング手段の出力に同期して前記特定
信号を平均化して出力する平均化手段と、この平均化出
力に応じて前記多相クロックを択一的に抽出する選択手
段と、前記選択手段による抽出クロックにより前記受信
データをリタイミングして導出する手段とを含むことを
特徴とするデータ同期回路。 - 【請求項２】 前記平均化手段は、前記抽出クロックに
より前記平均化出力をリタイミングして前記選択手段へ
出力するリタイミング手段を有することを特徴とする請
求項１記載のデータ同期回路。 - 【請求項３】 前記位相比較手段は、前記多相クロック
各々を前記分周データでラッチするラッチ手段と、これ
等ラッチ出力を予め定められた規則に従って符号化して
前記特定信号とする符号化手段とを有することを特徴と
する請求項１または２記載のデータ同期回路。 - 【請求項４】 前記多相クロックは各位相が３６０度／
ｎ（ｎは２以上の整数）づつずれたｎ相クロックである
ことを特徴とする請求項１〜３いずれか記載のデータ同
期回路。 - 【請求項５】 前記平均化手段は、前記特定信号の時系
列的な平均値を算出するようにしたことを特徴とする請
求項１〜４いずれか記載のデータ同期回路。 - 【請求項６】 前記選択手段は、前記平均化値を示す符
号パターンの各ビットを前記多相クロックにより夫々ラ
ッチするラッチ手段と、これ等ラッチ出力を夫々一入力
とし対応する多相クロックを多入力とするｎ個のアンド
回路と、これ等ｎ個のアンド回路出力を入力とするオア
回路とを有し、このオア回路により前記抽出クロックが
導出されるようにしたことを特徴とする請求項１〜５い
ずれか記載のデータ同期回路。 - 【請求項７】 前記アンド回路及びオア回路をナンドに
夫々置換えたことを特徴とする請求項６記載のデータ同
期回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08344355A JP3125699B2 (ja) | 1996-12-25 | 1996-12-25 | データ同期回路 |
| EP97122539A EP0851625A2 (en) | 1996-12-25 | 1997-12-19 | Receiver clock synchronisation circuit using a multi-phase dataclock |
| US08/995,345 US6002731A (en) | 1996-12-25 | 1997-12-22 | Received-data bit synchronization circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08344355A JP3125699B2 (ja) | 1996-12-25 | 1996-12-25 | データ同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10190642A true JPH10190642A (ja) | 1998-07-21 |
| JP3125699B2 JP3125699B2 (ja) | 2001-01-22 |
Family
ID=18368605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08344355A Expired - Fee Related JP3125699B2 (ja) | 1996-12-25 | 1996-12-25 | データ同期回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6002731A (ja) |
| EP (1) | EP0851625A2 (ja) |
| JP (1) | JP3125699B2 (ja) |
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| KR100371300B1 (ko) * | 1999-06-21 | 2003-02-06 | 샤프 가부시키가이샤 | 비트동기회로 |
| US6828820B2 (en) | 2002-05-08 | 2004-12-07 | Nec Electronics Corporation | Method and circuit for producing control signal for impedance matching |
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| JP3371831B2 (ja) * | 1998-12-07 | 2003-01-27 | 日本電気株式会社 | ビット同期方法及びその装置 |
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1996
- 1996-12-25 JP JP08344355A patent/JP3125699B2/ja not_active Expired - Fee Related
-
1997
- 1997-12-19 EP EP97122539A patent/EP0851625A2/en not_active Withdrawn
- 1997-12-22 US US08/995,345 patent/US6002731A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6002731A (en) | 1999-12-14 |
| JP3125699B2 (ja) | 2001-01-22 |
| EP0851625A2 (en) | 1998-07-01 |
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