JPH10200516A - デジタルデータ転送クロック変換回路 - Google Patents
デジタルデータ転送クロック変換回路Info
- Publication number
- JPH10200516A JPH10200516A JP9004181A JP418197A JPH10200516A JP H10200516 A JPH10200516 A JP H10200516A JP 9004181 A JP9004181 A JP 9004181A JP 418197 A JP418197 A JP 418197A JP H10200516 A JPH10200516 A JP H10200516A
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- transfer clock
- latch element
- digital data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】 ＰＬＬ回路等を用いることなく常に正しいデ
ータを出力することができるデジタルデータ転送クロッ
ク変換回路の提供。 【解決手段】 第１の転送クロックＣＬＫＡに同期した
データを第２の転送クロックＣＬＫＢに同期したデータ
に変換して出力するクロック変換回路に於いて、クロッ
クＣＬＫＢを所定時間遅延させてクロックＣＬＫＣを生
成・出力する遅延回路ＤＥＬＡＹと、ＣＬＫＡに同期し
たデータＤ０をＣＬＫＢでラッチ・出力するＤ型フリッ
プフロップＤＦＦ３と、上記Ｄ０をＣＬＫＣでラッチ・
出力するＤ型フリップフロップＤＦＦ４と、上記ＤＦＦ
３の出力データＤ３をＣＬＫＢでラッチ・出力するＤ型
フリップフロップＤＦＦ１と、上記ＤＦＦ４の出力デー
タＤ４をＣＬＫＢでラッチ・出力するＤ型フリップフロ
ップＤＦＦ２と、上記ＤＦＦ１、ＤＦＦ２及びＤＦＦ３
の出力データＤ１、Ｄ２及びＤ３を入力とし、所定入力
データ間の比較結果に基づき、出力データを選択して出
力する比較・選択出力回路ＣＯＭＰＡＲＡＴＯＲとを設
ける。
ータを出力することができるデジタルデータ転送クロッ
ク変換回路の提供。 【解決手段】 第１の転送クロックＣＬＫＡに同期した
データを第２の転送クロックＣＬＫＢに同期したデータ
に変換して出力するクロック変換回路に於いて、クロッ
クＣＬＫＢを所定時間遅延させてクロックＣＬＫＣを生
成・出力する遅延回路ＤＥＬＡＹと、ＣＬＫＡに同期し
たデータＤ０をＣＬＫＢでラッチ・出力するＤ型フリッ
プフロップＤＦＦ３と、上記Ｄ０をＣＬＫＣでラッチ・
出力するＤ型フリップフロップＤＦＦ４と、上記ＤＦＦ
３の出力データＤ３をＣＬＫＢでラッチ・出力するＤ型
フリップフロップＤＦＦ１と、上記ＤＦＦ４の出力デー
タＤ４をＣＬＫＢでラッチ・出力するＤ型フリップフロ
ップＤＦＦ２と、上記ＤＦＦ１、ＤＦＦ２及びＤＦＦ３
の出力データＤ１、Ｄ２及びＤ３を入力とし、所定入力
データ間の比較結果に基づき、出力データを選択して出
力する比較・選択出力回路ＣＯＭＰＡＲＡＴＯＲとを設
ける。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタルデータの
転送クロック変換に関するものである。
転送クロック変換に関するものである。
【０００２】
【従来の技術】複数台の監視カメラを切り替えて使用す
る場合、該複数台のカメラの映像信号の同期を取るため
に、商用電源のゼロクロス点を利用して同期を取る方法
がある。この場合、システムのクロックは商用電源を基
準にして同期を取るため、商用電源の周波数の変動によ
り、システムのクロックも変動する。そのため、システ
ムクロックを用いて色変調を行うと、サブキャリアの周
波数も変動することになる。一方、Ｃ.Ｃ.Ｉ.Ｒ勧告
（Ｃ.Ｃ.Ｉ.Ｒ［1970-1974］Report XIII/624, CHARACT
ERISTICS OF TELEVISION SYSTEMS）によると、色変調を
行うためのサブキャリアの周波数は、例えば、ＮＴＳＣ
方式の場合、3579535Hz〜3579555Hzとなっており、非常
に精度を要し、システムクロックをそのまま用いて色変
調を行うことは困難である。そのため、図３に示すよう
な回路を用いて、デジタルデータ転送クロックを変換す
る（クロックＣＬＫＡからＣＬＫＢへの変換）必要があ
る。図に於いて、ＤＦＦＡは、入力デジタルデータＤＡ
ＴＡをクロックＣＬＫＡの立ち上がりタイミングで取り
込み、出力するＤ型フリップフロップ、ＤＦＦＢは、Ｄ
型フリップフロップＤＦＦＡの出力デジタルデータＤ＜
１：０＞を、上記クロックＣＬＫＡとは別のクロックＣ
ＬＫＢの立ち上がりタイミングで取り込み、出力デジタ
ルデータＯＵＴとして出力するＤ型フリップフロップで
ある。なお、上記Ｄ型フリップフロップの回路構成例を
図１０に示す。
る場合、該複数台のカメラの映像信号の同期を取るため
に、商用電源のゼロクロス点を利用して同期を取る方法
がある。この場合、システムのクロックは商用電源を基
準にして同期を取るため、商用電源の周波数の変動によ
り、システムのクロックも変動する。そのため、システ
ムクロックを用いて色変調を行うと、サブキャリアの周
波数も変動することになる。一方、Ｃ.Ｃ.Ｉ.Ｒ勧告
（Ｃ.Ｃ.Ｉ.Ｒ［1970-1974］Report XIII/624, CHARACT
ERISTICS OF TELEVISION SYSTEMS）によると、色変調を
行うためのサブキャリアの周波数は、例えば、ＮＴＳＣ
方式の場合、3579535Hz〜3579555Hzとなっており、非常
に精度を要し、システムクロックをそのまま用いて色変
調を行うことは困難である。そのため、図３に示すよう
な回路を用いて、デジタルデータ転送クロックを変換す
る（クロックＣＬＫＡからＣＬＫＢへの変換）必要があ
る。図に於いて、ＤＦＦＡは、入力デジタルデータＤＡ
ＴＡをクロックＣＬＫＡの立ち上がりタイミングで取り
込み、出力するＤ型フリップフロップ、ＤＦＦＢは、Ｄ
型フリップフロップＤＦＦＡの出力デジタルデータＤ＜
１：０＞を、上記クロックＣＬＫＡとは別のクロックＣ
ＬＫＢの立ち上がりタイミングで取り込み、出力デジタ
ルデータＯＵＴとして出力するＤ型フリップフロップで
ある。なお、上記Ｄ型フリップフロップの回路構成例を
図１０に示す。
【０００３】かかる回路に於いては、クロックＣＬＫＡ
とＣＬＫＢの同期が取れており、かつ、前段のＤ型フリ
ップフロップＤＦＦＡの出力と、後段のＤ型フリップフ
ロップＤＦＦＢの入力との間に所定の遅延が設けられて
いるか、又は、上記遅延が設けられていない場合は、ク
ロックＣＬＫＡとＣＬＫＢの同期が取れており、かつ、
両クロックの間に所定の位相差が設けられていることが
必要である。両クロックの同期が取れていないと、例え
ば、後者の場合において、クロックＣＬＫＡとＣＬＫＢ
とが、ほぼ同時に立ち上がる場合がある。例えば、図４
のタイミングチャートに示すように、クロックＣＬＫＡ
の立ち上がりとクロックＣＬＫＢの立ち上がりがほぼ同
時で、Ｄ型フリップフロップ（ラッチ素子）に必要なホ
ールドタイム（ラッチ素子において、クロックのエッジ
タイミング以降に、データを保持し続けなければならな
い期間）や、セットアップタイム（ラッチ素子におい
て、クロックのエッジタイミング以前に、データを保持
し続けなければならない期間）が充分に無い場合、図３
のＤ型フリップフロップＤＦＦＢの出力ＯＵＴは、図４
の斜線で示される期間にどのようなデータが出力される
かは不定である。
とＣＬＫＢの同期が取れており、かつ、前段のＤ型フリ
ップフロップＤＦＦＡの出力と、後段のＤ型フリップフ
ロップＤＦＦＢの入力との間に所定の遅延が設けられて
いるか、又は、上記遅延が設けられていない場合は、ク
ロックＣＬＫＡとＣＬＫＢの同期が取れており、かつ、
両クロックの間に所定の位相差が設けられていることが
必要である。両クロックの同期が取れていないと、例え
ば、後者の場合において、クロックＣＬＫＡとＣＬＫＢ
とが、ほぼ同時に立ち上がる場合がある。例えば、図４
のタイミングチャートに示すように、クロックＣＬＫＡ
の立ち上がりとクロックＣＬＫＢの立ち上がりがほぼ同
時で、Ｄ型フリップフロップ（ラッチ素子）に必要なホ
ールドタイム（ラッチ素子において、クロックのエッジ
タイミング以降に、データを保持し続けなければならな
い期間）や、セットアップタイム（ラッチ素子におい
て、クロックのエッジタイミング以前に、データを保持
し続けなければならない期間）が充分に無い場合、図３
のＤ型フリップフロップＤＦＦＢの出力ＯＵＴは、図４
の斜線で示される期間にどのようなデータが出力される
かは不定である。
【０００４】従来は、上記のことを解決するため、図７
に示すように、クロックＣＬＫＡとＣＬＫＢとをそれぞ
れ分周して、ＣＬＫＡ２＝ＣＬＫＢ２となるクロックＣ
ＬＫＡ２とクロックＣＬＫＢ２とを生成し、クロックＣ
ＬＫＡ２を基準として位相比較し、その誤差出力をＣＬ
ＫＢ生成回路（ＣＬＫＧＥＮ）にフィードバックして、
クロックＣＬＫＡとＣＬＫＢの同期を取るＰＬＬ（Phas
e Locked Loop）回路を用いて、前後のクロックの位相
を揃えていた。この場合、上記後者の場合に於いては、
同期を取ると同時に、両クロック間に所定の位相差が設
けられるように制御されていた。
に示すように、クロックＣＬＫＡとＣＬＫＢとをそれぞ
れ分周して、ＣＬＫＡ２＝ＣＬＫＢ２となるクロックＣ
ＬＫＡ２とクロックＣＬＫＢ２とを生成し、クロックＣ
ＬＫＡ２を基準として位相比較し、その誤差出力をＣＬ
ＫＢ生成回路（ＣＬＫＧＥＮ）にフィードバックして、
クロックＣＬＫＡとＣＬＫＢの同期を取るＰＬＬ（Phas
e Locked Loop）回路を用いて、前後のクロックの位相
を揃えていた。この場合、上記後者の場合に於いては、
同期を取ると同時に、両クロック間に所定の位相差が設
けられるように制御されていた。
【０００５】また、特開平１−２６１９０８号公報に示
されるように、後段ラッチ用素子のクロックを１／Ｎ分
周し、該１／Ｎ分周された後段ラッチ用素子のクロック
を、前段ラッチ用素子のクロックによりサンプリング
し、該前段ラッチ用素子のクロックによりサンプリング
された、１／Ｎ分周された後段ラッチ用素子のクロック
から、互いに位相の異なるＮ相のクロックを生成し、該
Ｎ相のクロックによりデータ列をそれぞれサンプリング
して互いにデータ変化点の異なるＮ個のデータ列を生成
し、該Ｎ個のデータ列を、上記後段ラッチ用素子のクロ
ックを基にして形成された時間窓を用いて選択して出力
する回路が提案されている。
されるように、後段ラッチ用素子のクロックを１／Ｎ分
周し、該１／Ｎ分周された後段ラッチ用素子のクロック
を、前段ラッチ用素子のクロックによりサンプリング
し、該前段ラッチ用素子のクロックによりサンプリング
された、１／Ｎ分周された後段ラッチ用素子のクロック
から、互いに位相の異なるＮ相のクロックを生成し、該
Ｎ相のクロックによりデータ列をそれぞれサンプリング
して互いにデータ変化点の異なるＮ個のデータ列を生成
し、該Ｎ個のデータ列を、上記後段ラッチ用素子のクロ
ックを基にして形成された時間窓を用いて選択して出力
する回路が提案されている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の方式には、それぞれ、以下に示す問題点があった。
来の方式には、それぞれ、以下に示す問題点があった。
【０００７】まず、第１の従来技術においては、ＰＬＬ
回路を用いて両クロックの位相を揃えることで対応して
いたが、ＰＬＬ回路を用いても、図７では、クロックＣ
ＬＫＢの周波数を変化させるため、システムクロックを
用いるよりは精度は良くなるが、やはり、周波数の変動
は避けられない。また、デジタル回路とアナログ回路と
が混在するため、コスト、チップ面積、設計制約等の増
加を招くという問題点があった。
回路を用いて両クロックの位相を揃えることで対応して
いたが、ＰＬＬ回路を用いても、図７では、クロックＣ
ＬＫＢの周波数を変化させるため、システムクロックを
用いるよりは精度は良くなるが、やはり、周波数の変動
は避けられない。また、デジタル回路とアナログ回路と
が混在するため、コスト、チップ面積、設計制約等の増
加を招くという問題点があった。
【０００８】また、特開平１−２６１９０８号公報に示
される第２の従来技術においては、第１図の実施例にお
いて示されるクロックＣＫ１の周波数ｆ1と、クロック
ＣＫ２の周波数ｆ2の関係が、例えば、ｆ2＝２×ｆ1の
場合、(1/2)ＣＫ２とＣＫ１の周期が同じになり、この
とき、ＣＫ１と(1/2)ＣＫ２の立ち上がりのタイミング
によっては、第１図のＤフリップフロップ５で、クロッ
クＣＫ１の立ち上がりのたびにミスラッチが起こり、正
しい動作をしない。また、ｆ2＝Ｎ×ｆ1のＮが偶数の正
の値、或は、その近傍の値であると、クロックＣＫ１と
(1/2)ＣＫ２の立ち上がりが殆ど同時になる状態が続く
ため、上記の同様のミスラッチを起こすことがある。
される第２の従来技術においては、第１図の実施例にお
いて示されるクロックＣＫ１の周波数ｆ1と、クロック
ＣＫ２の周波数ｆ2の関係が、例えば、ｆ2＝２×ｆ1の
場合、(1/2)ＣＫ２とＣＫ１の周期が同じになり、この
とき、ＣＫ１と(1/2)ＣＫ２の立ち上がりのタイミング
によっては、第１図のＤフリップフロップ５で、クロッ
クＣＫ１の立ち上がりのたびにミスラッチが起こり、正
しい動作をしない。また、ｆ2＝Ｎ×ｆ1のＮが偶数の正
の値、或は、その近傍の値であると、クロックＣＫ１と
(1/2)ＣＫ２の立ち上がりが殆ど同時になる状態が続く
ため、上記の同様のミスラッチを起こすことがある。
【０００９】本発明は、上記従来技術の問題点を解決し
たデジタルデータ転送クロック変換回路を提供するもの
である。
たデジタルデータ転送クロック変換回路を提供するもの
である。
【００１０】
【課題を解決するための手段】本発明（請求項１）のデ
ジタルデータ転送クロック変換回路は、第１の転送クロ
ックに同期したデジタルデータを第２の転送クロックに
同期したデジタルデータに変換して出力するデジタルデ
ータ転送クロック変換回路に於いて、上記第２の転送ク
ロックを所定時間遅延させて第３の転送クロックを生成
・出力する遅延回路と、上記第１の転送クロックに同期
したデジタルデータを上記第２の転送クロックでラッチ
・出力する第１のラッチ素子と、上記第１の転送クロッ
クに同期したデジタルデータを上記第３の転送クロック
でラッチ・出力する第２のラッチ素子と、上記第１のラ
ッチ素子の出力データを上記第２の転送クロックでラッ
チ・出力する第３のラッチ素子と、上記第２のラッチ素
子の出力データを上記第２の転送クロックでラッチ・出
力する第４のラッチ素子と、上記第１、第３及び第４の
ラッチ素子の出力データを入力とし、所定入力データ間
の比較結果に基づき、出力データを選択して出力する比
較・選択出力回路とを備えたことを特徴とするものであ
る。
ジタルデータ転送クロック変換回路は、第１の転送クロ
ックに同期したデジタルデータを第２の転送クロックに
同期したデジタルデータに変換して出力するデジタルデ
ータ転送クロック変換回路に於いて、上記第２の転送ク
ロックを所定時間遅延させて第３の転送クロックを生成
・出力する遅延回路と、上記第１の転送クロックに同期
したデジタルデータを上記第２の転送クロックでラッチ
・出力する第１のラッチ素子と、上記第１の転送クロッ
クに同期したデジタルデータを上記第３の転送クロック
でラッチ・出力する第２のラッチ素子と、上記第１のラ
ッチ素子の出力データを上記第２の転送クロックでラッ
チ・出力する第３のラッチ素子と、上記第２のラッチ素
子の出力データを上記第２の転送クロックでラッチ・出
力する第４のラッチ素子と、上記第１、第３及び第４の
ラッチ素子の出力データを入力とし、所定入力データ間
の比較結果に基づき、出力データを選択して出力する比
較・選択出力回路とを備えたことを特徴とするものであ
る。
【００１１】更に、本発明（請求項２）のデジタルデー
タ転送クロック変換回路は、上記デジタルデータ転送ク
ロック変換回路（請求項１）に於いて、上記遅延回路に
於ける遅延時間Ｔが、ＴH＋ＴS＜Ｔ＜Ｔ2−（ＴH＋
ＴS）を満足するように設定されて成ることを特徴とす
るものである（但し、ＴH:ラッチ素子のホールドタイ
ム、ＴS:ラッチ素子のセットアップタイム、Ｔ2:第２の転
送クロックの周期）。
タ転送クロック変換回路は、上記デジタルデータ転送ク
ロック変換回路（請求項１）に於いて、上記遅延回路に
於ける遅延時間Ｔが、ＴH＋ＴS＜Ｔ＜Ｔ2−（ＴH＋
ＴS）を満足するように設定されて成ることを特徴とす
るものである（但し、ＴH:ラッチ素子のホールドタイ
ム、ＴS:ラッチ素子のセットアップタイム、Ｔ2:第２の転
送クロックの周期）。
【００１２】また、本発明（請求項３）のデジタルデー
タ転送クロック変換回路は、第１の転送クロックに同期
したデジタルデータを第２の転送クロックに同期したデ
ジタルデータに変換して出力するデジタルデータ転送ク
ロック変換回路に於いて、上記第１の転送クロックに同
期したデジタルデータを上記第２の転送クロックでラッ
チ・出力する第１のラッチ素子と、上記第１のラッチ素
子の出力データを上記第２の転送クロックでラッチ・出
力する第２のラッチ素子と、上記第２のラッチ素子の出
力データを上記第２の転送クロックでラッチ・出力する
第３のラッチ素子と、上記第１、第２及び第３のラッチ
素子の出力データを入力とし、所定入力データ間の比較
結果に基づき、出力データを選択して出力する比較・選
択出力回路とを備えたことを特徴とするものである。
タ転送クロック変換回路は、第１の転送クロックに同期
したデジタルデータを第２の転送クロックに同期したデ
ジタルデータに変換して出力するデジタルデータ転送ク
ロック変換回路に於いて、上記第１の転送クロックに同
期したデジタルデータを上記第２の転送クロックでラッ
チ・出力する第１のラッチ素子と、上記第１のラッチ素
子の出力データを上記第２の転送クロックでラッチ・出
力する第２のラッチ素子と、上記第２のラッチ素子の出
力データを上記第２の転送クロックでラッチ・出力する
第３のラッチ素子と、上記第１、第２及び第３のラッチ
素子の出力データを入力とし、所定入力データ間の比較
結果に基づき、出力データを選択して出力する比較・選
択出力回路とを備えたことを特徴とするものである。
【００１３】また、本発明（請求項４）のデジタルデー
タ転送クロック変換回路は、上記デジタルデータ転送ク
ロック変換回路（請求項１又は２）に於いて、上記第３
のラッチ素子の出力データと第４のラッチ素子の出力デ
ータとを比較し、両者が等しければ、該データを出力
し、両者が異なっていれば、上記第１のラッチ素子の出
力データを出力する上記比較・選択出力回路を設けて成
ることを特徴とするものである。
タ転送クロック変換回路は、上記デジタルデータ転送ク
ロック変換回路（請求項１又は２）に於いて、上記第３
のラッチ素子の出力データと第４のラッチ素子の出力デ
ータとを比較し、両者が等しければ、該データを出力
し、両者が異なっていれば、上記第１のラッチ素子の出
力データを出力する上記比較・選択出力回路を設けて成
ることを特徴とするものである。
【００１４】更に、本発明（請求項５）のデジタルデー
タ転送クロック変換回路は、上記デジタルデータ転送ク
ロック変換回路（請求項１又は２）に於いて、上記第１
のラッチ素子の出力データと第４のラッチ素子の出力デ
ータとを比較し、両者が等しければ、該データを出力
し、両者が異なっていれば、上記第３のラッチ素子の出
力データを出力する上記比較・選択出力回路を設けて成
ることを特徴とするものである。
タ転送クロック変換回路は、上記デジタルデータ転送ク
ロック変換回路（請求項１又は２）に於いて、上記第１
のラッチ素子の出力データと第４のラッチ素子の出力デ
ータとを比較し、両者が等しければ、該データを出力
し、両者が異なっていれば、上記第３のラッチ素子の出
力データを出力する上記比較・選択出力回路を設けて成
ることを特徴とするものである。
【００１５】また、本発明（請求項６）のデジタルデー
タ転送クロック変換回路は、上記デジタルデータ転送ク
ロック変換回路（請求項３）に於いて、上記第２のラッ
チ素子の出力データと第３のラッチ素子の出力データと
を比較し、両者が等しければ、該データを出力し、両者
が異なっていれば、上記第１のラッチ素子の出力データ
を出力する上記比較・選択出力回路を設けて成ることを
特徴とするものである。
タ転送クロック変換回路は、上記デジタルデータ転送ク
ロック変換回路（請求項３）に於いて、上記第２のラッ
チ素子の出力データと第３のラッチ素子の出力データと
を比較し、両者が等しければ、該データを出力し、両者
が異なっていれば、上記第１のラッチ素子の出力データ
を出力する上記比較・選択出力回路を設けて成ることを
特徴とするものである。
【００１６】更に、本発明（請求項７）のデジタルデー
タ転送クロック変換回路は、上記デジタルデータ転送ク
ロック変換回路（請求項３）に於いて、上記第１のラッ
チ素子の出力データと第２のラッチ素子の出力データと
を比較し、両者が等しければ、該データを出力し、両者
が異なっていれば、上記第３のラッチ素子の出力データ
を出力する上記比較・選択出力回路を設けて成ることを
特徴とするものである。
タ転送クロック変換回路は、上記デジタルデータ転送ク
ロック変換回路（請求項３）に於いて、上記第１のラッ
チ素子の出力データと第２のラッチ素子の出力データと
を比較し、両者が等しければ、該データを出力し、両者
が異なっていれば、上記第３のラッチ素子の出力データ
を出力する上記比較・選択出力回路を設けて成ることを
特徴とするものである。
【００１７】かかる本発明のデジタルデータ転送クロッ
ク変換回路によれば、上記比較・選択出力回路により常
に正しいデータが選択されて出力されるものである。
ク変換回路によれば、上記比較・選択出力回路により常
に正しいデータが選択されて出力されるものである。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１９】図１は、本発明の第１の実施形態の回路構
成図である。
成図である。
【００２０】図に於いて、ＤＦＦ０は、入力デジタルデ
ータＩＮＤＡＴＡを第１の転送クロックＣＬＫＡの立ち
上がりタイミングで取り込み、出力するＤ型フリップフ
ロップである。ＤＥＬＡＹは、第２の転送クロックＣＬ
ＫＢを所定時間遅延させて、クロックＣＬＫＣを生成
し、出力する遅延回路である。ＤＦＦ４は、ＤＦＦ０の
出力データＤ０を、上記クロックＣＬＫＣの立ち上がり
タイミングで取り込み、出力するＤ型フリップフロップ
であり、また、ＤＦＦ３は、同じくＤ０を、上記クロッ
クＣＬＫＢの立ち上がりタイミングで取り込み、出力す
るＤ型フリップフロップである。更に、ＤＦＦ２は、Ｄ
ＦＦ４の出力データＤ４を、上記クロックＣＬＫＢの立
ち上がりタイミングで取り込み、出力するＤ型フリップ
フロップであり、また、ＤＦＦ１は、ＤＦＦ３の出力デ
ータＤ３を、同じくクロックＣＬＫＢの立ち上がりタイ
ミングで取り込み、出力するＤ型フリップフロップであ
る。そして、ＣＯＭＰＡＲＡＴＯＲは、上記Ｄ型フリッ
プフロップＤＦＦ１、ＤＦＦ２及びＤＦＦ３の出力デー
タであるＤ１、Ｄ２及びＤ３を入力とし、所定の比較・
選択動作を実行して、正しい出力データＯＵＴＤＡＴＡ
を選択出力する比較・選択出力回路である。上記遅延回
路ＤＥＬＡＹに於ける遅延時間δＴCは、以下の条件を
満足するように設定されている。
ータＩＮＤＡＴＡを第１の転送クロックＣＬＫＡの立ち
上がりタイミングで取り込み、出力するＤ型フリップフ
ロップである。ＤＥＬＡＹは、第２の転送クロックＣＬ
ＫＢを所定時間遅延させて、クロックＣＬＫＣを生成
し、出力する遅延回路である。ＤＦＦ４は、ＤＦＦ０の
出力データＤ０を、上記クロックＣＬＫＣの立ち上がり
タイミングで取り込み、出力するＤ型フリップフロップ
であり、また、ＤＦＦ３は、同じくＤ０を、上記クロッ
クＣＬＫＢの立ち上がりタイミングで取り込み、出力す
るＤ型フリップフロップである。更に、ＤＦＦ２は、Ｄ
ＦＦ４の出力データＤ４を、上記クロックＣＬＫＢの立
ち上がりタイミングで取り込み、出力するＤ型フリップ
フロップであり、また、ＤＦＦ１は、ＤＦＦ３の出力デ
ータＤ３を、同じくクロックＣＬＫＢの立ち上がりタイ
ミングで取り込み、出力するＤ型フリップフロップであ
る。そして、ＣＯＭＰＡＲＡＴＯＲは、上記Ｄ型フリッ
プフロップＤＦＦ１、ＤＦＦ２及びＤＦＦ３の出力デー
タであるＤ１、Ｄ２及びＤ３を入力とし、所定の比較・
選択動作を実行して、正しい出力データＯＵＴＤＡＴＡ
を選択出力する比較・選択出力回路である。上記遅延回
路ＤＥＬＡＹに於ける遅延時間δＴCは、以下の条件を
満足するように設定されている。
【００２１】ＴH＋ＴS＜δＴC＜ＴB−（ＴH＋ＴS） 但し、ＴHは、Ｄ型フリップフロップのホールドタイ
ム、ＴSは、Ｄ型フリップフロップのセットアップタイ
ム、ＴBは、クロックＣＬＫＢの周期である。
ム、ＴSは、Ｄ型フリップフロップのセットアップタイ
ム、ＴBは、クロックＣＬＫＢの周期である。
【００２２】また、上記各Ｄ型フリップフロップは、例
えば、上記図１０に示す構成のものを用いることができ
る。
えば、上記図１０に示す構成のものを用いることができ
る。
【００２３】なお、図１のデータラインは２ビットであ
り、例えば、ＩＮＤＡＴＡ＜１：０＞という記述は、Ｉ
ＮＤＡＴＡ＜１＞とＩＮＤＡＴＡ＜０＞とをまとめてバ
ス表記したものとして示している。また、以降の明細書
中でＩＮＤＡＴＡのように表記している場合は、ビット
すべてをまとめたものとしてＩＮＤＡＴＡ＜１：０＞の
ことを示す。
り、例えば、ＩＮＤＡＴＡ＜１：０＞という記述は、Ｉ
ＮＤＡＴＡ＜１＞とＩＮＤＡＴＡ＜０＞とをまとめてバ
ス表記したものとして示している。また、以降の明細書
中でＩＮＤＡＴＡのように表記している場合は、ビット
すべてをまとめたものとしてＩＮＤＡＴＡ＜１：０＞の
ことを示す。
【００２４】図１に示す第１の実施形態に於けるタイミ
ングチャートを図５に示す。
ングチャートを図５に示す。
【００２５】図１のＤ型フリップフロップＤＦＦ０＜
１：０＞の出力データＤ０＜０＞及びＤ０＜１＞は、図
５のタイミングで出力されるため、データＤ０＜１：０
＞が、図５に示される斜線部分の時間に取り込まれたと
き、そのデータは正しくない可能性がある。この場合に
おいて、クロックＣＬＫＢが以下に示す条件１を満たし
ているとき、図１に於けるデータＤ１、Ｄ２及びＤ３の
組み合わせは、表１に示す組み合わせのいずれかとな
る。
１：０＞の出力データＤ０＜０＞及びＤ０＜１＞は、図
５のタイミングで出力されるため、データＤ０＜１：０
＞が、図５に示される斜線部分の時間に取り込まれたと
き、そのデータは正しくない可能性がある。この場合に
おいて、クロックＣＬＫＢが以下に示す条件１を満たし
ているとき、図１に於けるデータＤ１、Ｄ２及びＤ３の
組み合わせは、表１に示す組み合わせのいずれかとな
る。
【００２６】 条件１：２×（ＴH＋ＴS）＜ＴB＜ＴA−（ＴH＋ＴS） 但し、ＴH：Ｄ型フリップフロップのホールドタイム ＴS：Ｄ型フリップフロップのセットアップタイム ＴA：クロックＣＬＫＡの周期 ＴB：クロックＣＬＫＢの周期
【００２７】
【表１】
【００２８】但し、表１の中のＤＡＴＡＡ及びＤＡＴＡ
Ｂは、ある時間におけるクロックＣＬＫＡによって、Ｄ
型フリップフロップＤＦＦ０にラッチされたデータと
し、ＤＡＴＡＡが取り込まれた直後のクロックＣＬＫＡ
の立ち上がりによってＤＡＴＡＢが取り込まれるものと
する。また、Ｘは、図５のＤ０の斜線で示された期間、
すなわち、フリップフロップに必要なホールドタイムや
セットアップタイムが十分にない期間に、フリップフロ
ップＤＦＦ３又はＤＦＦ４に取り込まれたデータとし、
値は予測不可能であるため、不定であるとする。
Ｂは、ある時間におけるクロックＣＬＫＡによって、Ｄ
型フリップフロップＤＦＦ０にラッチされたデータと
し、ＤＡＴＡＡが取り込まれた直後のクロックＣＬＫＡ
の立ち上がりによってＤＡＴＡＢが取り込まれるものと
する。また、Ｘは、図５のＤ０の斜線で示された期間、
すなわち、フリップフロップに必要なホールドタイムや
セットアップタイムが十分にない期間に、フリップフロ
ップＤＦＦ３又はＤＦＦ４に取り込まれたデータとし、
値は予測不可能であるため、不定であるとする。
【００２９】表１の組み合わせを見ると、データＤ１と
Ｄ２とが等しいときは、データＤ１又はＤ２の少なくと
も一方は、斜線部分以外のタイミングで取り込まれてい
ることがわかる。また、一方が不定データを取り込んだ
としても、そのデータが不定を取り込むことのないタイ
ミングで取り込まれたデータと一致しているため、デー
タＤ１及びＤ２のデータが不定となることはない。一
方、データＤ１とデータＤ２とが異なるときは、データ
Ｄ３が斜線部分のタイミングで取り込まれていることは
あり得ない。
Ｄ２とが等しいときは、データＤ１又はＤ２の少なくと
も一方は、斜線部分以外のタイミングで取り込まれてい
ることがわかる。また、一方が不定データを取り込んだ
としても、そのデータが不定を取り込むことのないタイ
ミングで取り込まれたデータと一致しているため、デー
タＤ１及びＤ２のデータが不定となることはない。一
方、データＤ１とデータＤ２とが異なるときは、データ
Ｄ３が斜線部分のタイミングで取り込まれていることは
あり得ない。
【００３０】したがって、データＤ１とデータＤ２とを
比較して、表２に従って出力データを決定することで、
誤ったデータを出力することがなくなる。
比較して、表２に従って出力データを決定することで、
誤ったデータを出力することがなくなる。
【００３１】また、データＤ２とデータＤ３とを比較し
て、表３に従って出力データを決める構成としても、同
様の効果を得ることができる。
て、表３に従って出力データを決める構成としても、同
様の効果を得ることができる。
【００３２】
【表２】
【００３３】
【表３】
【００３４】上記表２を実現する比較・選択出力回路Ｃ
ＯＭＰＡＲＡＴＯＲの回路構成図を図８に示す。また、
上記表３を実現する比較・選択出力回路ＣＯＭＰＡＲＡ
ＴＯＲの回路構成図を図９に示す。ただし、図８及び図
９に於いては、データラインが３ビットの場合の例を示
している。
ＯＭＰＡＲＡＴＯＲの回路構成図を図８に示す。また、
上記表３を実現する比較・選択出力回路ＣＯＭＰＡＲＡ
ＴＯＲの回路構成図を図９に示す。ただし、図８及び図
９に於いては、データラインが３ビットの場合の例を示
している。
【００３５】次に、本発明の第２の実施形態について図
面を参照して詳細に説明する。
面を参照して詳細に説明する。
【００３６】図２は、本発明の第２の実施形態の回路構
成図である。
成図である。
【００３７】図に於いて、ＤＦＦ０は、入力デジタルデ
ータＩＮＤＡＴＡを第１の転送クロックＣＬＫＡの立ち
上がりタイミングで取り込み、出力するＤ型フリップフ
ロップである。ＤＦＦ３は、ＤＦＦ０の出力データＤ０
を、第２の転送クロックＣＬＫＢの立ち上がりタイミン
グで取り込み、出力するＤ型フリップフロップである。
また、ＤＦＦ２は、ＤＦＦ３の出力データＤ３を、上記
クロックＣＬＫＢの立ち上がりタイミングで取り込み、
出力するＤ型フリップフロップである。更に、ＤＦＦ１
は、ＤＦＦ２の出力データＤ２を、上記クロックＣＬＫ
Ｂの立ち上がりタイミングで取り込み、出力するＤ型フ
リップフロップである。そして、ＣＯＭＰＡＲＡＴＯＲ
は、上記Ｄ型フリップフロップＤＦＦ１、ＤＦＦ２及び
ＤＦＦ３の出力データであるＤ１、Ｄ２及びＤ３を入力
とし、所定の比較・選択動作を実行して、正しい出力デ
ータＯＵＴＤＡＴＡを選択出力する比較・選択出力回路
である。
ータＩＮＤＡＴＡを第１の転送クロックＣＬＫＡの立ち
上がりタイミングで取り込み、出力するＤ型フリップフ
ロップである。ＤＦＦ３は、ＤＦＦ０の出力データＤ０
を、第２の転送クロックＣＬＫＢの立ち上がりタイミン
グで取り込み、出力するＤ型フリップフロップである。
また、ＤＦＦ２は、ＤＦＦ３の出力データＤ３を、上記
クロックＣＬＫＢの立ち上がりタイミングで取り込み、
出力するＤ型フリップフロップである。更に、ＤＦＦ１
は、ＤＦＦ２の出力データＤ２を、上記クロックＣＬＫ
Ｂの立ち上がりタイミングで取り込み、出力するＤ型フ
リップフロップである。そして、ＣＯＭＰＡＲＡＴＯＲ
は、上記Ｄ型フリップフロップＤＦＦ１、ＤＦＦ２及び
ＤＦＦ３の出力データであるＤ１、Ｄ２及びＤ３を入力
とし、所定の比較・選択動作を実行して、正しい出力デ
ータＯＵＴＤＡＴＡを選択出力する比較・選択出力回路
である。
【００３８】なお、上記各Ｄ型フリップフロップは、例
えば、上記図１０に示す構成のものを用いることができ
る。
えば、上記図１０に示す構成のものを用いることができ
る。
【００３９】なお、図２のデータラインは２ビットであ
り、例えば、ＩＮＤＡＴＡ＜１：０＞という記述は、Ｉ
ＮＤＡＴＡ＜１＞とＩＮＤＡＴＡ＜０＞とをまとめてバ
ス表記したものとして示している。また、以降の明細書
中でＩＮＤＡＴＡのように表記している場合は、ビット
すべてをまとめたものとしてＩＮＤＡＴＡ＜１：０＞の
ことを示す。
り、例えば、ＩＮＤＡＴＡ＜１：０＞という記述は、Ｉ
ＮＤＡＴＡ＜１＞とＩＮＤＡＴＡ＜０＞とをまとめてバ
ス表記したものとして示している。また、以降の明細書
中でＩＮＤＡＴＡのように表記している場合は、ビット
すべてをまとめたものとしてＩＮＤＡＴＡ＜１：０＞の
ことを示す。
【００４０】図２に示す第２の実施形態に於けるタイミ
ングチャートを図６に示す。
ングチャートを図６に示す。
【００４１】図２のＤ型フリップフロップＤＦＦ０＜
１：０＞の出力データＤ０＜０＞及びＤ０＜１＞は、図
６のタイミングで出力されるため、データＤ０＜１：０
＞が、図６に示される斜線部分の時間に取り込まれたと
き、そのデータは正しくない可能性がある。この場合に
おいて、クロックＣＬＫＢが以下に示す条件２を満たし
ているとき、図２に於けるデータＤ１、Ｄ２及びＤ３の
組み合わせは、上記第１の実施形態に於ける場合と同
様、上記表１に示す組み合わせのいずれかとなる。
１：０＞の出力データＤ０＜０＞及びＤ０＜１＞は、図
６のタイミングで出力されるため、データＤ０＜１：０
＞が、図６に示される斜線部分の時間に取り込まれたと
き、そのデータは正しくない可能性がある。この場合に
おいて、クロックＣＬＫＢが以下に示す条件２を満たし
ているとき、図２に於けるデータＤ１、Ｄ２及びＤ３の
組み合わせは、上記第１の実施形態に於ける場合と同
様、上記表１に示す組み合わせのいずれかとなる。
【００４２】条件２：（ＴH＋ＴS）＜ＴB＜｛ＴA−（Ｔ
H＋ＴS）｝／２ 但し、ＴH：Ｄ型フリップフロップのホールドタイム ＴS：Ｄ型フリップフロップのセットアップタイム ＴA：クロックＣＬＫＡの周期 ＴB：クロックＣＬＫＢの周期 したがって、本実施形態においても、データＤ１とデー
タＤ２とを比較して、上記表２に従って出力データを決
定することで、誤ったデータを出力することがなくな
る。
H＋ＴS）｝／２ 但し、ＴH：Ｄ型フリップフロップのホールドタイム ＴS：Ｄ型フリップフロップのセットアップタイム ＴA：クロックＣＬＫＡの周期 ＴB：クロックＣＬＫＢの周期 したがって、本実施形態においても、データＤ１とデー
タＤ２とを比較して、上記表２に従って出力データを決
定することで、誤ったデータを出力することがなくな
る。
【００４３】また、データＤ２とデータＤ３とを比較し
て、上記表３に従って出力データを決める構成として
も、同様の効果を得ることができる。
て、上記表３に従って出力データを決める構成として
も、同様の効果を得ることができる。
【００４４】
【発明の効果】以上詳細に説明したように、本発明によ
れば、上記従来の問題点を解決でき、常に正しいデータ
を出力することができる極めて有用なデジタルデータ転
送クロック変換回路を提供することができるものであ
る。
れば、上記従来の問題点を解決でき、常に正しいデータ
を出力することができる極めて有用なデジタルデータ転
送クロック変換回路を提供することができるものであ
る。
【図１】本発明の第１の実施形態の回路構成図である。
【図２】本発明の第２の実施形態の回路構成図である。
【図３】従来のクロック変換回路の回路構成図である。
【図４】図３に示す従来のクロック変換回路の説明に供
するタイミングチャートである。
するタイミングチャートである。
【図５】図１に示す本発明の第１の実施形態の説明に供
するタイミングチャートである。
するタイミングチャートである。
【図６】図２に示す本発明の第２の実施形態の説明に供
するタイミングチャートである。
するタイミングチャートである。
【図７】ＰＬＬ回路を用いた従来のクロック変換回路の
説明に供する回路構成図である。
説明に供する回路構成図である。
【図８】図１に示す第１の実施形態及び図２に示す第２
の実施形態に於ける比較・選択出力回路の回路例を示す
回路構成図である。
の実施形態に於ける比較・選択出力回路の回路例を示す
回路構成図である。
【図９】図１に示す第１の実施形態及び図２に示す第２
の実施形態に於ける比較・選択出力回路の他の回路例を
示す回路構成図である。
の実施形態に於ける比較・選択出力回路の他の回路例を
示す回路構成図である。
【図１０】Ｄ型フリップフロップの回路構成図である。
ＤＦＦ０、…、ＤＦＦ４ Ｄ型フリップフロップ ＤＥＬＡＹ 遅延回路 ＣＯＭＰＡＲＡＴＯＲ 比較・選択出力回路
Claims (7)
- 【請求項１】 第１の転送クロックに同期したデジタル
データを第２の転送クロックに同期したデジタルデータ
に変換して出力するデジタルデータ転送クロック変換回
路に於いて、 上記第２の転送クロックを所定時間遅延させて第３の転
送クロックを生成・出力する遅延回路と、 上記第１の転送クロックに同期したデジタルデータを上
記第２の転送クロックでラッチ・出力する第１のラッチ
素子と、 上記第１の転送クロックに同期したデジタルデータを上
記第３の転送クロックでラッチ・出力する第２のラッチ
素子と、 上記第１のラッチ素子の出力データを上記第２の転送ク
ロックでラッチ・出力する第３のラッチ素子と、 上記第２のラッチ素子の出力データを上記第２の転送ク
ロックでラッチ・出力する第４のラッチ素子と、 上記第１、第３及び第４のラッチ素子の出力データを入
力とし、所定入力データ間の比較結果に基づき、出力デ
ータを選択して出力する比較・選択出力回路とを備えた
ことを特徴とするデジタルデータ転送クロック変換回
路。 - 【請求項２】 請求項１に記載のデジタルデータ転送ク
ロック変換回路に於いて、 上記遅延回路に於ける遅延時間Ｔが、 ＴH＋ＴS＜Ｔ＜Ｔ2−（ＴH＋ＴS）を満足するように設
定されて成ることを特徴とするデジタルデータ転送クロ
ック変換回路。但し、ＴH:ラッチ素子のホールドタイ
ム、ＴS:ラッチ素子のセットアップタイム、Ｔ2:第２の転
送クロックの周期。 - 【請求項３】 第１の転送クロックに同期したデジタル
データを第２の転送クロックに同期したデジタルデータ
に変換して出力するデジタルデータ転送クロック変換回
路に於いて、 上記第１の転送クロックに同期したデジタルデータを上
記第２の転送クロックでラッチ・出力する第１のラッチ
素子と、 上記第１のラッチ素子の出力データを上記第２の転送ク
ロックでラッチ・出力する第２のラッチ素子と、 上記第２のラッチ素子の出力データを上記第２の転送ク
ロックでラッチ・出力する第３のラッチ素子と、 上記第１、第２及び第３のラッチ素子の出力データを入
力とし、所定入力データ間の比較結果に基づき、出力デ
ータを選択して出力する比較・選択出力回路とを備えた
ことを特徴とするデジタルデータ転送クロック変換回
路。 - 【請求項４】 上記第３のラッチ素子の出力データと第
４のラッチ素子の出力データとを比較し、両者が等しけ
れば、該データを出力し、両者が異なっていれば、上記
第１のラッチ素子の出力データを出力する上記比較・選
択出力回路を設けて成ることを特徴とする、請求項１又
は２に記載のデジタルデータ転送クロック変換回路。 - 【請求項５】 上記第１のラッチ素子の出力データと第
４のラッチ素子の出力データとを比較し、両者が等しけ
れば、該データを出力し、両者が異なっていれば、上記
第３のラッチ素子の出力データを出力する上記比較・選
択出力回路を設けて成ることを特徴とする、請求項１又
は２に記載のデジタルデータ転送クロック変換回路。 - 【請求項６】 上記第２のラッチ素子の出力データと第
３のラッチ素子の出力データとを比較し、両者が等しけ
れば、該データを出力し、両者が異なっていれば、上記
第１のラッチ素子の出力データを出力する上記比較・選
択出力回路を設けて成ることを特徴とする、請求項３に
記載のデジタルデータ転送クロック変換回路。 - 【請求項７】 上記第１のラッチ素子の出力データと第
２のラッチ素子の出力データとを比較し、両者が等しけ
れば、該データを出力し、両者が異なっていれば、上記
第３のラッチ素子の出力データを出力する上記比較・選
択出力回路を設けて成ることを特徴とする、請求項３に
記載のデジタルデータ転送クロック変換回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00418197A JP3299906B2 (ja) | 1997-01-14 | 1997-01-14 | デジタルデータ転送クロック変換回路 |
| KR1019980000518A KR100253769B1 (ko) | 1997-01-14 | 1998-01-12 | 디지탈데이터의 전송클럭 변환회로 |
| US09/007,076 US5990811A (en) | 1997-01-14 | 1998-01-14 | Transfer clock converter for digital data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00418197A JP3299906B2 (ja) | 1997-01-14 | 1997-01-14 | デジタルデータ転送クロック変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10200516A true JPH10200516A (ja) | 1998-07-31 |
| JP3299906B2 JP3299906B2 (ja) | 2002-07-08 |
Family
ID=11577546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00418197A Expired - Fee Related JP3299906B2 (ja) | 1997-01-14 | 1997-01-14 | デジタルデータ転送クロック変換回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5990811A (ja) |
| JP (1) | JP3299906B2 (ja) |
| KR (1) | KR100253769B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010056888A (ja) * | 2008-08-28 | 2010-03-11 | Elpida Memory Inc | 同期化制御回路、半導体装置及び制御方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH113134A (ja) * | 1997-06-13 | 1999-01-06 | Toshiba Corp | 半導体チップキット |
| JP3542574B2 (ja) * | 2001-08-28 | 2004-07-14 | Ｎｅｃマイクロシステム株式会社 | システムクロック同期化回路 |
| KR100487652B1 (ko) * | 2002-08-22 | 2005-05-03 | 삼성전자주식회사 | 클럭신호 라인에 대한 부하를 줄일 수 있는 플립플롭 |
| TW201123732A (en) * | 2009-12-31 | 2011-07-01 | Ind Tech Res Inst | Processing devices |
| US9225321B2 (en) * | 2010-12-28 | 2015-12-29 | Stmicroelectronics International N.V. | Signal synchronizing systems and methods |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2715438B2 (ja) * | 1988-04-13 | 1998-02-18 | ソニー株式会社 | サンプリング周波数変換装置及び方法 |
| DE4040299A1 (de) * | 1990-12-17 | 1992-06-25 | Philips Patentverwaltung | Schaltungsanordnung zur taktumsetzung eines digitalen signals |
| SE515335C2 (sv) * | 1993-09-14 | 2001-07-16 | Nec Corp | Hastighetskonverteringsanordning som kan fastställa en tranmissionshastighet alltefter önskan |
-
1997
- 1997-01-14 JP JP00418197A patent/JP3299906B2/ja not_active Expired - Fee Related
-
1998
- 1998-01-12 KR KR1019980000518A patent/KR100253769B1/ko not_active IP Right Cessation
- 1998-01-14 US US09/007,076 patent/US5990811A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010056888A (ja) * | 2008-08-28 | 2010-03-11 | Elpida Memory Inc | 同期化制御回路、半導体装置及び制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3299906B2 (ja) | 2002-07-08 |
| KR100253769B1 (ko) | 2000-04-15 |
| KR19980070455A (ko) | 1998-10-26 |
| US5990811A (en) | 1999-11-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7684531B2 (en) | Data recovery method and data recovery circuit | |
| US5864250A (en) | Non-servo clock and data recovery circuit and method | |
| EP0903885B1 (en) | Clock recovery circuit | |
| JP5286845B2 (ja) | データリカバリ回路 | |
| US6943595B2 (en) | Synchronization circuit | |
| CN108155894A (zh) | 一种基于fpga的同步混合延时型dpwm模块 | |
| JP4220320B2 (ja) | 半導体集積回路装置 | |
| US6538483B2 (en) | Method and apparatus for data sampling | |
| JP3125699B2 (ja) | データ同期回路 | |
| US6314151B1 (en) | Phase comparator operable at half frequency of input signal | |
| US7157953B1 (en) | Circuit for and method of employing a clock signal | |
| JP3299906B2 (ja) | デジタルデータ転送クロック変換回路 | |
| CN115133927A (zh) | 一种同步时钟产生电路模块、功能芯片和多片同步装置 | |
| CN113300799A (zh) | 适用于jesd204b协议的时钟同步方法、电路及逻辑设备 | |
| US7321647B2 (en) | Clock extracting circuit and clock extracting method | |
| JP3157029B2 (ja) | データ受信装置 | |
| JP3039441B2 (ja) | 異クロック間同期エッジ検出方法および異クロック間同期エッジ検出方式 | |
| JPH08340325A (ja) | 高速データ受信回路 | |
| JP3185768B2 (ja) | 周波数比較器及びこれを用いたクロック抽出回路 | |
| KR100212551B1 (ko) | 개선된 동기 클럭 발생장치 | |
| JP3727206B2 (ja) | クロック乗換回路及びその方法 | |
| KR0172459B1 (ko) | 클럭재생방법 및 장치 | |
| JPH08237232A (ja) | データ乗換回路 | |
| JP3327968B2 (ja) | 表示用半導体集積回路 | |
| JP3043095B2 (ja) | ディジタル映像信号処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080419 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090419 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |