JP3727206B2 - クロック乗換回路及びその方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、クロック乗換回路に関し、特にジッタを含むクロック間の乗換回路に関する。
【０００２】
【従来の技術】
従来のクロック乗換回路として図７に示す特開平４−９６５３５号公報に記載の回路や、刊行物「ＶＨＤＬによるハードウェア設計入門」（長谷川裕恭著）に記載されている図９のＲＡＭを使用したＦＩＦＯが知られている。図７の回路の動作波形を図８に示し、図９の回路の動作波形を図１０に示す。
【０００３】
図７の回路は、書込みタイミング信号ＷＴ（１８）をＪＫフリップフロップ（２４）の動作制御入力とし、直並列変換した入力データ（１７）を奇レジスタ（２７）と偶レジスタ（２８）に分配して記憶させる。読出しレジスタ選択タイミング制御回路（３３）内部では、上記ＪＫフリップフロップ（２４）の出力を読出しクロックＣＬＫ＿ｒ（２１）でシフトし、ＬＥＡＤ（３４）とＮＯＲＭ（３５）とＬＡＧ（３６）の３種類の信号を生成する。ＬＥＡＤ（３４）は進み位相を示し、ＮＯＲＭ（３５）は基準位相を示し、ＬＡＧ（３６）は遅れ位相を示す。位相検出回路（２６）内では、電源投入時に書込みタイミング信号ＷＴ（１８）と読出しタイミング信号ＲＴ（２０）の位相がＬＥＡＤ、ＮＯＲＭ、ＬＡＧのどの位相関係になっているか判断し、Ｄフリップフロップが判断した状態を保持し続ける。ＬＥＡＤとＮＯＲＭとＬＡＧの変化点は、奇レジスタ（２７）と偶レジスタ（２８）の出力が安定した区間であるため、読出しタイミング信号ＲＴ（２０）で安定して奇レジスタあるいは偶レジスタの内容を読み出すことができる。
【０００４】
図９に示すＦＩＦＯは論理合成への適用例であるが、アーキテクチャは一般的なＦＩＦＯの例である。図９の例では、内部にＲＡＭ（４５）を持ち、書込みカウンタＷＰ（４３）と読出しカウンタＲＰ（４４）によりＲＡＭ（４５）のアドレスを生成し、書込みと読出しを行う。図９の例では、ＲＡＭのステータス信号としてＦＵＬＬ（４１）とＥＭＰＴＹ（４２）が出力されている。ＦＵＬＬ（４１）とＥＭＰＴＹ（４２）により、オーバーフロウとアンダーフロウを防止している。図９では、クロックは１系統であるが書込みと読出しの２系統のクロックでも基本構成は同じである。
【０００５】
【発明が解決しようとする課題】
第１の問題点は、特開平４−９６５３５号公報の回路では、外部から書込みと読出しの制御信号が入力されなければ乗換タイミングの制御ができなくなる点である。
【０００６】
その理由は、乗換前のデータを全てクロック乗換しようとすると、クロック乗換が全範囲となるため書込み制御信号と読出し制御信号の位相の接近が判断できず、よって乗換タイミングの制御ができなくなるからである。
【０００７】
第２の問題点は、乗換クロックの周波数が論理ゲート回路の動作限界付近であると、図１０に示すようなメモリマクロ等で構成されるＦＩＦＯを使用できないことである。
【０００８】
その理由は、メモリマクロは論理ゲート回路と比較すると動作周波数が低いからである。また、メモリマクロの書込み読出しアドレス制御も多段のカウンタ回路が必要となり、動作速度の向上が難しくなる。
【０００９】
本発明は、乗換前後のクロックがジッタを含み、かつ外部から書込みと読出しの制御入力信号がなくても、クロック乗換を行うことを可能とするクロック乗換回路及びその方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明のクロック乗換回路は、第１のクロック信号に同期した入力ディジタル信号を前記第１のクロック信号より高速である第２のクロック信号に同期したディジタル信号に変換して、変換結果を出力ディジタル信号として出力するクロック乗換回路であって、
前記入力ディジタル信号の位相を前記第１のクロック信号の位相に合わせ、前記第１のクロック信号と位相が合った前記入力ディジタル信号を出力する第１の同期回路と、
前記第１のクロック信号と位相が合った前記入力ディジタル信号又は前記出力ディジタル信号を前記第１のクロック信号と同一周波数の選択信号の値に応じて選択して、選択されたディジタル信号を中間ディジタル信号として出力する選択器と、
前記中間ディジタル信号を前記第２のクロック信号に同期させて、前記第２のクロック信号に同期した前記中間ディジタル信号を前記出力ディジタル信号として出力する第２の同期回路と、
前記第１のクロック信号と前記第２のクロック信号を基に前記選択信号を生成するタイミング制御回路と、
を備え、
前記タイミング制御回路は、
前記第１のクロック信号の位相を検出して、検出結果を検出信号として出力するクロック検出部と、
前記第２のクロック信号をクロック信号として利用して、前記選択信号を出力する自走カウンタと、
前記検出信号の位相を前記選択信号の位相と比較して、両者の位相差が許容値範囲外であるときに前記自走カウンタの位相をリセットする位相比較器と、
を備え、
前記許容値範囲は、前記第１のクロック信号が変化するタイミングから始まり前記第２のクロック信号の数周期にわたり、前記自走カウンタは、リセット後に前記選択信号を前記許容値範囲の後端部において出力することを特徴とする。
【００１１】
本発明のクロック乗換方法は、第１のクロック信号に同期した入力ディジタル信号を前記第１のクロック信号より高速である第２のクロック信号に同期したディジタル信号に変換して、変換結果を出力ディジタル信号として出力するクロック乗換方法であって、
前記入力ディジタル信号の位相を前記第１のクロック信号の位相に合わせ、前記第１のクロック信号と位相が合った前記入力ディジタル信号を出力する第１のステップと、
前記第１のクロック信号と位相が合った前記入力ディジタル信号又は前記出力ディジタル信号を前記第１のクロック信号と同一周波数の選択信号の値に応じて選択して、選択されたディジタル信号を中間ディジタル信号として出力する第２のステップと、
前記中間ディジタル信号を前記第２のクロック信号に同期させて、前記第２のクロック信号に同期した前記中間ディジタル信号を前記出力ディジタル信号として出力する第３のステップと、
前記第１のクロック信号と前記第２のクロック信号を基に前記選択信号を生成する第４のステップと、
を有し、
前記第４のステップは、
前記第１のクロック信号の位相を検出して、検出結果を検出信号として出力するステップと、
前記第２のクロック信号をクロック信号として利用する自走カウンタにより前記選択信号を出力するステップと、
前記検出信号の位相を前記選択信号の位相と比較して、両者の位相差が許容値範囲外であるときに前記自走カウンタの位相をリセットするステップと、
を有し、
前記許容値範囲は、前記第１のクロック信号が変化するタイミングから始まり前記第２のクロック信号の数周期にわたり、前記自走カウンタは、リセット後に前記選択信号を前記許容値範囲の後端部において出力することを特徴とする。
【００１６】
［作用］
本発明では、第１のクロックを第２の高速クロックで検出し、第２の高速クロックにより自走する自走カウンタの位相比較信号と比較する。位相比較信号はクロックジッタ幅以上の幅とすることでジッタを吸収し高速にクロック乗換をすることができる。
【００１７】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。図１は本発明の原理図であり、図２は本発明の実施例である。図３から図５は図２のタイムチャートである。
【００１８】
まず、図１について説明する。入力ＩＮ（１）は、第１のクロックＣＬＫ＿１（５）で動作する第１のＤフリップフロップＦＦ１（７）のＤ入力に接続される。
【００１９】
選択器（９）の１系入力は前記第１のＤフリップフロップＦＦ１（７）の出力に接続され、０系入力は第２のクロックＣＬＫ＿２（６）で動作する第２のＤフリップフロップＦＦ２（８）に接続され、制御入力は第２のクロックで動作する自走カウンタ出力に入力される。
【００２０】
第２のＤフリップフロップＦＦ２（８）のＤ入力は選択器（９）の出力に接続される。
【００２１】
第２のクロックＣＬＫ＿２（６）で動作するクロック検出部（１２）は第１のクロックＣＬＫ＿１（５）に接続される。
【００２２】
位相比較器（１３）の第１の入力はクロック検出部（１２）の出力ＣＯＭＰ（１０）に接続され、第２の入力は第２のクロックで動作する自走カウンタ（１４）のタイミング出力ＴＩＭ（４）に接続される。
【００２３】
前記第２のＤフリップフロップＦＦ２（８）の出力（７）は、本発明のクロック乗換回路出力である。
【００２４】
本発明の特徴は、自走するリングカウンタ（１４）の出力とクロック検出部（１２）の位相比較と、比較方法及び比較結果による制御方法にある。
【００２５】
次に実施例を図２から図５に基づいて説明する。本発明の実施例として第２のクロックＣＬＫ＿２（６）の周波数は、第１のクロックＣＬＫ＿１（５）の６倍の周波数とする。
【００２６】
［実施例１］
まず図２について説明する。図１で説明したクロック検出部（１２）は、微分回路と位相比較信号生成回路から構成し、位相比較器（１３）は論理ゲート２個で構成し、自走カウンタ（１４）をリングカウンタで構成した例である。
【００２７】
入力データＩＮ（１）は、第１のクロックＣＬＫ＿１（５）に同期して入力され、第１のＤフリップフロップＦＦ１（７）でリタイミングされる。第１のクロックＣＬＫ＿１（５）は第２のクロックＣＬＫ＿２（６）で微分され、これにより微分出力信号ΔＣＬＫ＿１（１６）が生成される。タイミング信号ＴＩＭ（４）は自走するリングカウンタ（１４）の出力で、第２のクロックＣＬＫ＿２（６）の６クロック毎に１クロック幅で選択器（９）の入力を０系から１系に切り替える。
【００２８】
図３では、第２のクロックが位相補償範囲になり自走カウンタするリングカウンタ（１４）をリセットして正常状態に復帰する例をについて説明する。例として位相補償範囲を第２のクロックＣＬＫ＿２（６）に関し現時刻＋１クロックか、現時刻−１クロックとする。図３の例では第２のクロックＣＬＫ＿２（６）の９番目のクロックまで位相比較信号ＣＯＭＰ（１０）のＨレベル後半とタイミング信号ＴＩＭ（４）が一致しており、この時刻までは正常にクロック乗換をしている。第２のクロックＣＬＫ＿２（６）の９番目のクロックまでは、位相比較信号ＣＯＭＰ（１０）のＨレベルの前半が空いているので、現時刻より１クロック進み位相までが位相補償範囲内である。自走するリングカウンタ（１４）が出力するタイミング信号ＴＩＭ（４）は第２のクロックＣＬＫ＿２（６）で見たときに６クロック毎に１クロック幅でＨレベルとなる。
【００２９】
第２のクロックＣＬＫ＿２（６）が１０番目の次に１クロック遅延すると、自走するリングカウンタ（１４）の出力ＴＩＭ（４）が１クロック遅延する。位相比較信号ＣＯＭＰ（１０）は、微分信号ΔＣＬＫ＿１により生成されるため、位相比較結果ＲＥＳ（１１）が第１のクロックＣＬＫ＿１（５）とタイミング信号ＴＩＭ（４）間の位相の不一致を出力する。位相比較結果ＲＥＳ（１１）によりリングカウンタ（１４）をリセットすることにより、不一致の結果は直ちに自走するリングカウンタ（１４）にフィードバックされ、微分出力ΔＣＬＫ＿１（１６）に追従してタイミング信号ＴＩＭ（４）を補正する。
【００３０】
図４では、現時刻−１クロックの進み位相について説明する。第２のクロックＣＬＫ＿２（６）の１０番目の動作まで図３と同じである。１１番目の第２のクロックＣＬＫ＿２（６）から１３番目の第２のクロックＣＬＫ＿２（６）クロックまでの間隔が詰まった例である。９番目の第２のクロックＣＬＫ＿２（６）までは、タイミング信号ＴＩＭ（４）は位相比較信号ＣＯＭＰ（１０）の後半のＨレベルと比較されていたが、１２番目の進み位相の第２のクロックＣＬＫ＿２（６）によりタイミング信号ＴＩＭ（４）は位相比較信号ＣＯＭＰ（１０）の前半のＨレベルと比較されるようになる。この場合、タイミング信号ＣＭＰ（１０）と位相比較信号ＣＯＭＰを比較する時刻は変化するが、位相の進みは吸収される。
【００３１】
図５では、位相比較信号ＣＯＭＰを３クロック幅にして、第２のクロックＣＬＫ＿２の位相補償範囲を現時刻±１クロックとした例である。位相の遅延は図３と同じく１０番目の次に発生しているが、位相の変動を吸収している。
【００３２】
［実施例２］
図６に第２の実施例を示す。第２の実施例では、第１のＤフリップフロップＦＦ１（７）と選択器（９）と第２のＤフリップフロップＦＦ２（８）が複数個で構成され、第１の実施例から微分回路を削除し、自走カウンタ（１４）をリングカウンタからバイナリカウンタに変更した。本実施例では複数ビットの入力データを一度にクロック乗換を可能にする。位相比較回路の前段の微分回路がなくても、位相比較回路をシフトレジスタ等で構成することにより容易に位相比較信号ＣＯＭＰ（１０）を生成することができる。自走カウンタ（１４）については、リングカウンタまたはジョンソンカウンタが動作速度的に有利であるが、バイナリカウンタ或いは他のカウンタまたはステートマシンで構成しても良い。リングカウンタやジョンソンカウンタについては、スタックを防ぐためにブービートラップを設けることは必須である。
【００３３】
【発明の効果】
以上説明したように本発明によれば以下の効果が奏される。
【００３４】
第１の効果は、外部から書込み読出しの制御信号が入力されなくてもクロック乗換ができることである。
【００３５】
その理由は、乗換前のクロックを乗換後のクロックで検出するからである。
【００３６】
第２の効果は、読出しクロックにジッタを含んでいても、安定してクロック乗換できることである。
【００３７】
その理由は、乗換前のクロックをその整数倍の周波数の乗換後のクロックで検出し、乗換クロックに含まれるジッタ周期以上のパルス幅を持つ位相比較信号ＣＯＭＰを生成し、位相比較信号ＣＯＭＰと、乗換後のクロックで自走し乗り換え前のクロックの周期で１クロックパルス幅を発生するタイミング信号ＴＩＭとを位相比較し、位相比較結果によりタイミング信号ＴＩＭをリセットしてジッタによるタイミングエラーを回避させているからである。
【図面の簡単な説明】
【図１】本発明の実施形態によるクロック乗換回路の構成を示すブロック図である。
【図２】本発明の実施例１によるクロック乗換回路の構成を示すブロック図である。
【図３】図２に示す本発明の実施例１によるクロック乗換回路の位相遅れが発生した場合の動作を示すタイムチャートである。
【図４】図２に示す本発明の実施例１によるクロック乗換回路の位相進みが発生した場合の動作を示す別のタイムチャートである。
【図５】図２に示す本発明の実施例１によるクロック乗換回路の位相の変動吸収範囲を拡大した場合の動作を示すタイムチャートである。
【図６】本発明の実施例２によるクロック乗換回路の構成を示すブロック図である。
【図７】従来例によるクロック乗換回路の構成を示す回路図である。
【図８】図７のタイムチャートある。
【図９】別の従来例によるクロック乗換回路の構成を示す回路図である。
【図１０】図９のタイムチャートある。
【符号の説明】
１…入力データ、２…ＦＦ１の出力、３…選択器出力、４…タイミング信号、５…第１のクロック、６…第２のクロック、７…第１のＤフリップフロップ、８…選択器、９…第２のＤフリップフロップ、１０…位相比較信号、１１…位相比較結果信号、１２…クロック検出部、１３…位相比較器、１４…自走カウンタ、１５…タイミング制御回路、１６…微分出力信号、１７…入力データ、１８…書込みタイミング信号、１９…書込みクロック信号、２０…読出しタイミング信号、２１…読出しクロック信号、２２…湯津力データ、２３…直並列変換回路、２４…ＪＫフリップフロップ、２５…シフトレジスタ、２６…位相検出回路、２７…奇レジスタ、２８…偶レジスタ、２９…セレクタ１、３０…平直列変換回路、３１…読出しレジスタ選択信号、３２…セレクタ２、３３…読出しレジスタ選択タイミング制御回路、３４…進み位相出力信号、３５…基準位相出力信号、３６…遅れ位相出力信号、３７…入力データ、３８…書込み信号、３９…読出し信号、４０…出力データ、４１…ＦＵＬＬ信号、４２…ＥＭＰＴＹ信号、４３…書込みカウンタ、４４…読出しカウンタ、４５…ＲＡＭ、４６…セレクタ、４７…ＦＵＬＬ検出部、４８…ＥＭＰＴＹ検出部
【発明の属する技術分野】
本発明は、クロック乗換回路に関し、特にジッタを含むクロック間の乗換回路に関する。
【０００２】
【従来の技術】
従来のクロック乗換回路として図７に示す特開平４−９６５３５号公報に記載の回路や、刊行物「ＶＨＤＬによるハードウェア設計入門」（長谷川裕恭著）に記載されている図９のＲＡＭを使用したＦＩＦＯが知られている。図７の回路の動作波形を図８に示し、図９の回路の動作波形を図１０に示す。
【０００３】
図７の回路は、書込みタイミング信号ＷＴ（１８）をＪＫフリップフロップ（２４）の動作制御入力とし、直並列変換した入力データ（１７）を奇レジスタ（２７）と偶レジスタ（２８）に分配して記憶させる。読出しレジスタ選択タイミング制御回路（３３）内部では、上記ＪＫフリップフロップ（２４）の出力を読出しクロックＣＬＫ＿ｒ（２１）でシフトし、ＬＥＡＤ（３４）とＮＯＲＭ（３５）とＬＡＧ（３６）の３種類の信号を生成する。ＬＥＡＤ（３４）は進み位相を示し、ＮＯＲＭ（３５）は基準位相を示し、ＬＡＧ（３６）は遅れ位相を示す。位相検出回路（２６）内では、電源投入時に書込みタイミング信号ＷＴ（１８）と読出しタイミング信号ＲＴ（２０）の位相がＬＥＡＤ、ＮＯＲＭ、ＬＡＧのどの位相関係になっているか判断し、Ｄフリップフロップが判断した状態を保持し続ける。ＬＥＡＤとＮＯＲＭとＬＡＧの変化点は、奇レジスタ（２７）と偶レジスタ（２８）の出力が安定した区間であるため、読出しタイミング信号ＲＴ（２０）で安定して奇レジスタあるいは偶レジスタの内容を読み出すことができる。
【０００４】
図９に示すＦＩＦＯは論理合成への適用例であるが、アーキテクチャは一般的なＦＩＦＯの例である。図９の例では、内部にＲＡＭ（４５）を持ち、書込みカウンタＷＰ（４３）と読出しカウンタＲＰ（４４）によりＲＡＭ（４５）のアドレスを生成し、書込みと読出しを行う。図９の例では、ＲＡＭのステータス信号としてＦＵＬＬ（４１）とＥＭＰＴＹ（４２）が出力されている。ＦＵＬＬ（４１）とＥＭＰＴＹ（４２）により、オーバーフロウとアンダーフロウを防止している。図９では、クロックは１系統であるが書込みと読出しの２系統のクロックでも基本構成は同じである。
【０００５】
【発明が解決しようとする課題】
第１の問題点は、特開平４−９６５３５号公報の回路では、外部から書込みと読出しの制御信号が入力されなければ乗換タイミングの制御ができなくなる点である。
【０００６】
その理由は、乗換前のデータを全てクロック乗換しようとすると、クロック乗換が全範囲となるため書込み制御信号と読出し制御信号の位相の接近が判断できず、よって乗換タイミングの制御ができなくなるからである。
【０００７】
第２の問題点は、乗換クロックの周波数が論理ゲート回路の動作限界付近であると、図１０に示すようなメモリマクロ等で構成されるＦＩＦＯを使用できないことである。
【０００８】
その理由は、メモリマクロは論理ゲート回路と比較すると動作周波数が低いからである。また、メモリマクロの書込み読出しアドレス制御も多段のカウンタ回路が必要となり、動作速度の向上が難しくなる。
【０００９】
本発明は、乗換前後のクロックがジッタを含み、かつ外部から書込みと読出しの制御入力信号がなくても、クロック乗換を行うことを可能とするクロック乗換回路及びその方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明のクロック乗換回路は、第１のクロック信号に同期した入力ディジタル信号を前記第１のクロック信号より高速である第２のクロック信号に同期したディジタル信号に変換して、変換結果を出力ディジタル信号として出力するクロック乗換回路であって、
前記入力ディジタル信号の位相を前記第１のクロック信号の位相に合わせ、前記第１のクロック信号と位相が合った前記入力ディジタル信号を出力する第１の同期回路と、
前記第１のクロック信号と位相が合った前記入力ディジタル信号又は前記出力ディジタル信号を前記第１のクロック信号と同一周波数の選択信号の値に応じて選択して、選択されたディジタル信号を中間ディジタル信号として出力する選択器と、
前記中間ディジタル信号を前記第２のクロック信号に同期させて、前記第２のクロック信号に同期した前記中間ディジタル信号を前記出力ディジタル信号として出力する第２の同期回路と、
前記第１のクロック信号と前記第２のクロック信号を基に前記選択信号を生成するタイミング制御回路と、
を備え、
前記タイミング制御回路は、
前記第１のクロック信号の位相を検出して、検出結果を検出信号として出力するクロック検出部と、
前記第２のクロック信号をクロック信号として利用して、前記選択信号を出力する自走カウンタと、
前記検出信号の位相を前記選択信号の位相と比較して、両者の位相差が許容値範囲外であるときに前記自走カウンタの位相をリセットする位相比較器と、
を備え、
前記許容値範囲は、前記第１のクロック信号が変化するタイミングから始まり前記第２のクロック信号の数周期にわたり、前記自走カウンタは、リセット後に前記選択信号を前記許容値範囲の後端部において出力することを特徴とする。
【００１１】
本発明のクロック乗換方法は、第１のクロック信号に同期した入力ディジタル信号を前記第１のクロック信号より高速である第２のクロック信号に同期したディジタル信号に変換して、変換結果を出力ディジタル信号として出力するクロック乗換方法であって、
前記入力ディジタル信号の位相を前記第１のクロック信号の位相に合わせ、前記第１のクロック信号と位相が合った前記入力ディジタル信号を出力する第１のステップと、
前記第１のクロック信号と位相が合った前記入力ディジタル信号又は前記出力ディジタル信号を前記第１のクロック信号と同一周波数の選択信号の値に応じて選択して、選択されたディジタル信号を中間ディジタル信号として出力する第２のステップと、
前記中間ディジタル信号を前記第２のクロック信号に同期させて、前記第２のクロック信号に同期した前記中間ディジタル信号を前記出力ディジタル信号として出力する第３のステップと、
前記第１のクロック信号と前記第２のクロック信号を基に前記選択信号を生成する第４のステップと、
を有し、
前記第４のステップは、
前記第１のクロック信号の位相を検出して、検出結果を検出信号として出力するステップと、
前記第２のクロック信号をクロック信号として利用する自走カウンタにより前記選択信号を出力するステップと、
前記検出信号の位相を前記選択信号の位相と比較して、両者の位相差が許容値範囲外であるときに前記自走カウンタの位相をリセットするステップと、
を有し、
前記許容値範囲は、前記第１のクロック信号が変化するタイミングから始まり前記第２のクロック信号の数周期にわたり、前記自走カウンタは、リセット後に前記選択信号を前記許容値範囲の後端部において出力することを特徴とする。
【００１６】
［作用］
本発明では、第１のクロックを第２の高速クロックで検出し、第２の高速クロックにより自走する自走カウンタの位相比較信号と比較する。位相比較信号はクロックジッタ幅以上の幅とすることでジッタを吸収し高速にクロック乗換をすることができる。
【００１７】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。図１は本発明の原理図であり、図２は本発明の実施例である。図３から図５は図２のタイムチャートである。
【００１８】
まず、図１について説明する。入力ＩＮ（１）は、第１のクロックＣＬＫ＿１（５）で動作する第１のＤフリップフロップＦＦ１（７）のＤ入力に接続される。
【００１９】
選択器（９）の１系入力は前記第１のＤフリップフロップＦＦ１（７）の出力に接続され、０系入力は第２のクロックＣＬＫ＿２（６）で動作する第２のＤフリップフロップＦＦ２（８）に接続され、制御入力は第２のクロックで動作する自走カウンタ出力に入力される。
【００２０】
第２のＤフリップフロップＦＦ２（８）のＤ入力は選択器（９）の出力に接続される。
【００２１】
第２のクロックＣＬＫ＿２（６）で動作するクロック検出部（１２）は第１のクロックＣＬＫ＿１（５）に接続される。
【００２２】
位相比較器（１３）の第１の入力はクロック検出部（１２）の出力ＣＯＭＰ（１０）に接続され、第２の入力は第２のクロックで動作する自走カウンタ（１４）のタイミング出力ＴＩＭ（４）に接続される。
【００２３】
前記第２のＤフリップフロップＦＦ２（８）の出力（７）は、本発明のクロック乗換回路出力である。
【００２４】
本発明の特徴は、自走するリングカウンタ（１４）の出力とクロック検出部（１２）の位相比較と、比較方法及び比較結果による制御方法にある。
【００２５】
次に実施例を図２から図５に基づいて説明する。本発明の実施例として第２のクロックＣＬＫ＿２（６）の周波数は、第１のクロックＣＬＫ＿１（５）の６倍の周波数とする。
【００２６】
［実施例１］
まず図２について説明する。図１で説明したクロック検出部（１２）は、微分回路と位相比較信号生成回路から構成し、位相比較器（１３）は論理ゲート２個で構成し、自走カウンタ（１４）をリングカウンタで構成した例である。
【００２７】
入力データＩＮ（１）は、第１のクロックＣＬＫ＿１（５）に同期して入力され、第１のＤフリップフロップＦＦ１（７）でリタイミングされる。第１のクロックＣＬＫ＿１（５）は第２のクロックＣＬＫ＿２（６）で微分され、これにより微分出力信号ΔＣＬＫ＿１（１６）が生成される。タイミング信号ＴＩＭ（４）は自走するリングカウンタ（１４）の出力で、第２のクロックＣＬＫ＿２（６）の６クロック毎に１クロック幅で選択器（９）の入力を０系から１系に切り替える。
【００２８】
図３では、第２のクロックが位相補償範囲になり自走カウンタするリングカウンタ（１４）をリセットして正常状態に復帰する例をについて説明する。例として位相補償範囲を第２のクロックＣＬＫ＿２（６）に関し現時刻＋１クロックか、現時刻−１クロックとする。図３の例では第２のクロックＣＬＫ＿２（６）の９番目のクロックまで位相比較信号ＣＯＭＰ（１０）のＨレベル後半とタイミング信号ＴＩＭ（４）が一致しており、この時刻までは正常にクロック乗換をしている。第２のクロックＣＬＫ＿２（６）の９番目のクロックまでは、位相比較信号ＣＯＭＰ（１０）のＨレベルの前半が空いているので、現時刻より１クロック進み位相までが位相補償範囲内である。自走するリングカウンタ（１４）が出力するタイミング信号ＴＩＭ（４）は第２のクロックＣＬＫ＿２（６）で見たときに６クロック毎に１クロック幅でＨレベルとなる。
【００２９】
第２のクロックＣＬＫ＿２（６）が１０番目の次に１クロック遅延すると、自走するリングカウンタ（１４）の出力ＴＩＭ（４）が１クロック遅延する。位相比較信号ＣＯＭＰ（１０）は、微分信号ΔＣＬＫ＿１により生成されるため、位相比較結果ＲＥＳ（１１）が第１のクロックＣＬＫ＿１（５）とタイミング信号ＴＩＭ（４）間の位相の不一致を出力する。位相比較結果ＲＥＳ（１１）によりリングカウンタ（１４）をリセットすることにより、不一致の結果は直ちに自走するリングカウンタ（１４）にフィードバックされ、微分出力ΔＣＬＫ＿１（１６）に追従してタイミング信号ＴＩＭ（４）を補正する。
【００３０】
図４では、現時刻−１クロックの進み位相について説明する。第２のクロックＣＬＫ＿２（６）の１０番目の動作まで図３と同じである。１１番目の第２のクロックＣＬＫ＿２（６）から１３番目の第２のクロックＣＬＫ＿２（６）クロックまでの間隔が詰まった例である。９番目の第２のクロックＣＬＫ＿２（６）までは、タイミング信号ＴＩＭ（４）は位相比較信号ＣＯＭＰ（１０）の後半のＨレベルと比較されていたが、１２番目の進み位相の第２のクロックＣＬＫ＿２（６）によりタイミング信号ＴＩＭ（４）は位相比較信号ＣＯＭＰ（１０）の前半のＨレベルと比較されるようになる。この場合、タイミング信号ＣＭＰ（１０）と位相比較信号ＣＯＭＰを比較する時刻は変化するが、位相の進みは吸収される。
【００３１】
図５では、位相比較信号ＣＯＭＰを３クロック幅にして、第２のクロックＣＬＫ＿２の位相補償範囲を現時刻±１クロックとした例である。位相の遅延は図３と同じく１０番目の次に発生しているが、位相の変動を吸収している。
【００３２】
［実施例２］
図６に第２の実施例を示す。第２の実施例では、第１のＤフリップフロップＦＦ１（７）と選択器（９）と第２のＤフリップフロップＦＦ２（８）が複数個で構成され、第１の実施例から微分回路を削除し、自走カウンタ（１４）をリングカウンタからバイナリカウンタに変更した。本実施例では複数ビットの入力データを一度にクロック乗換を可能にする。位相比較回路の前段の微分回路がなくても、位相比較回路をシフトレジスタ等で構成することにより容易に位相比較信号ＣＯＭＰ（１０）を生成することができる。自走カウンタ（１４）については、リングカウンタまたはジョンソンカウンタが動作速度的に有利であるが、バイナリカウンタ或いは他のカウンタまたはステートマシンで構成しても良い。リングカウンタやジョンソンカウンタについては、スタックを防ぐためにブービートラップを設けることは必須である。
【００３３】
【発明の効果】
以上説明したように本発明によれば以下の効果が奏される。
【００３４】
第１の効果は、外部から書込み読出しの制御信号が入力されなくてもクロック乗換ができることである。
【００３５】
その理由は、乗換前のクロックを乗換後のクロックで検出するからである。
【００３６】
第２の効果は、読出しクロックにジッタを含んでいても、安定してクロック乗換できることである。
【００３７】
その理由は、乗換前のクロックをその整数倍の周波数の乗換後のクロックで検出し、乗換クロックに含まれるジッタ周期以上のパルス幅を持つ位相比較信号ＣＯＭＰを生成し、位相比較信号ＣＯＭＰと、乗換後のクロックで自走し乗り換え前のクロックの周期で１クロックパルス幅を発生するタイミング信号ＴＩＭとを位相比較し、位相比較結果によりタイミング信号ＴＩＭをリセットしてジッタによるタイミングエラーを回避させているからである。
【図面の簡単な説明】
【図１】本発明の実施形態によるクロック乗換回路の構成を示すブロック図である。
【図２】本発明の実施例１によるクロック乗換回路の構成を示すブロック図である。
【図３】図２に示す本発明の実施例１によるクロック乗換回路の位相遅れが発生した場合の動作を示すタイムチャートである。
【図４】図２に示す本発明の実施例１によるクロック乗換回路の位相進みが発生した場合の動作を示す別のタイムチャートである。
【図５】図２に示す本発明の実施例１によるクロック乗換回路の位相の変動吸収範囲を拡大した場合の動作を示すタイムチャートである。
【図６】本発明の実施例２によるクロック乗換回路の構成を示すブロック図である。
【図７】従来例によるクロック乗換回路の構成を示す回路図である。
【図８】図７のタイムチャートある。
【図９】別の従来例によるクロック乗換回路の構成を示す回路図である。
【図１０】図９のタイムチャートある。
【符号の説明】
１…入力データ、２…ＦＦ１の出力、３…選択器出力、４…タイミング信号、５…第１のクロック、６…第２のクロック、７…第１のＤフリップフロップ、８…選択器、９…第２のＤフリップフロップ、１０…位相比較信号、１１…位相比較結果信号、１２…クロック検出部、１３…位相比較器、１４…自走カウンタ、１５…タイミング制御回路、１６…微分出力信号、１７…入力データ、１８…書込みタイミング信号、１９…書込みクロック信号、２０…読出しタイミング信号、２１…読出しクロック信号、２２…湯津力データ、２３…直並列変換回路、２４…ＪＫフリップフロップ、２５…シフトレジスタ、２６…位相検出回路、２７…奇レジスタ、２８…偶レジスタ、２９…セレクタ１、３０…平直列変換回路、３１…読出しレジスタ選択信号、３２…セレクタ２、３３…読出しレジスタ選択タイミング制御回路、３４…進み位相出力信号、３５…基準位相出力信号、３６…遅れ位相出力信号、３７…入力データ、３８…書込み信号、３９…読出し信号、４０…出力データ、４１…ＦＵＬＬ信号、４２…ＥＭＰＴＹ信号、４３…書込みカウンタ、４４…読出しカウンタ、４５…ＲＡＭ、４６…セレクタ、４７…ＦＵＬＬ検出部、４８…ＥＭＰＴＹ検出部
Claims (2)
- 第１のクロック信号に同期した入力ディジタル信号を前記第１のクロック信号より高速である第２のクロック信号に同期したディジタル信号に変換して、変換結果を出力ディジタル信号として出力するクロック乗換回路であって、
前記入力ディジタル信号の位相を前記第１のクロック信号の位相に合わせ、前記第１のクロック信号と位相が合った前記入力ディジタル信号を出力する第１の同期回路と、
前記第１のクロック信号と位相が合った前記入力ディジタル信号又は前記出力ディジタル信号を前記第１のクロック信号と同一周波数の選択信号の値に応じて選択して、選択されたディジタル信号を中間ディジタル信号として出力する選択器と、
前記中間ディジタル信号を前記第２のクロック信号に同期させて、前記第２のクロック信号に同期した前記中間ディジタル信号を前記出力ディジタル信号として出力する第２の同期回路と、
前記第１のクロック信号と前記第２のクロック信号を基に前記選択信号を生成するタイミング制御回路と、
を備え、
前記タイミング制御回路は、
前記第１のクロック信号の位相を検出して、検出結果を検出信号として出力するクロック検出部と、
前記第２のクロック信号をクロック信号として利用して、前記選択信号を出力する自走カウンタと、
前記検出信号の位相を前記選択信号の位相と比較して、両者の位相差が許容値範囲外であるときに前記自走カウンタの位相をリセットする位相比較器と、
を備え、
前記許容値範囲は、前記第１のクロック信号が変化するタイミングから始まり前記第２のクロック信号の数周期にわたり、前記自走カウンタは、リセット後に前記選択信号を前記許容値範囲の後端部において出力することを特徴とするクロック乗換回路。 - 第１のクロック信号に同期した入力ディジタル信号を前記第１のクロック信号より高速である第２のクロック信号に同期したディジタル信号に変換して、変換結果を出力ディジタル信号として出力するクロック乗換方法であって、
前記入力ディジタル信号の位相を前記第１のクロック信号の位相に合わせ、前記第１のクロック信号と位相が合った前記入力ディジタル信号を出力する第１のステップと、
前記第１のクロック信号と位相が合った前記入力ディジタル信号又は前記出力ディジタル信号を前記第１のクロック信号と同一周波数の選択信号の値に応じて選択して、選択されたディジタル信号を中間ディジタル信号として出力する第２のステップと、
前記中間ディジタル信号を前記第２のクロック信号に同期させて、前記第２のクロック信号に同期した前記中間ディジタル信号を前記出力ディジタル信号として出力する第３のステップと、
前記第１のクロック信号と前記第２のクロック信号を基に前記選択信号を生成する第４のステップと、
を有し、
前記第４のステップは、
前記第１のクロック信号の位相を検出して、検出結果を検出信号として出力するステップと、
前記第２のクロック信号をクロック信号として利用する自走カウンタにより前記選択信号を出力するステップと、
前記検出信号の位相を前記選択信号の位相と比較して、両者の位相差が許容値範囲外であるときに前記自走カウンタの位相をリセットするステップと、
を有し、
前記許容値範囲は、前記第１のクロック信号が変化するタイミングから始まり前記第２のクロック信号の数周期にわたり、前記自走カウンタは、リセット後に前記選択信号を前記許容値範囲の後端部において出力することを特徴とするクロック乗換方法。
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