JP2001144735A - クロック乗換回路及びその方法 - Google Patents
クロック乗換回路及びその方法Info
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- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
- H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock
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Abstract
(57)【要約】
【課題】 クロック乗換回路において、乗換前後のクロ
ックにジッタを含み、かつ外部から書込みと読出しの制
御入力信号がなくても、クロック乗換を行う。 【解決手段】 乗換前のクロックＣＬＫ＿１を乗換前よ
り高速な乗換後のクロックＣＬＫ＿２で検出し、乗換後
のクロックで自走するカウンタから発生する一定周期の
タイミング信号ＴＩＭと前記クロック検出結果である位
相比較信号ＣＯＭＰと比較させる。位相比較信号ＣＯＭ
Ｐは、乗換後のクロックのジッタ周期以上のパルス幅に
することにより安定してクロック乗換を行うことができ
る。
ックにジッタを含み、かつ外部から書込みと読出しの制
御入力信号がなくても、クロック乗換を行う。 【解決手段】 乗換前のクロックＣＬＫ＿１を乗換前よ
り高速な乗換後のクロックＣＬＫ＿２で検出し、乗換後
のクロックで自走するカウンタから発生する一定周期の
タイミング信号ＴＩＭと前記クロック検出結果である位
相比較信号ＣＯＭＰと比較させる。位相比較信号ＣＯＭ
Ｐは、乗換後のクロックのジッタ周期以上のパルス幅に
することにより安定してクロック乗換を行うことができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック乗換回路
に関し、特にジッタを含むクロック間の乗換回路に関す
る。
に関し、特にジッタを含むクロック間の乗換回路に関す
る。
【０００２】
【従来の技術】従来のクロック乗換回路として図７に示
す特開平４−９６５３５号公報に記載の回路や、刊行物
「ＶＨＤＬによるハードウェア設計入門」（長谷川裕恭
著）に記載されている図９のＲＡＭを使用したＦＩＦＯ
が知られている。図７の回路の動作波形を図８に示し、
図９の回路の動作波形を図１０に示す。
す特開平４−９６５３５号公報に記載の回路や、刊行物
「ＶＨＤＬによるハードウェア設計入門」（長谷川裕恭
著）に記載されている図９のＲＡＭを使用したＦＩＦＯ
が知られている。図７の回路の動作波形を図８に示し、
図９の回路の動作波形を図１０に示す。
【０００３】図７の回路は、書込みタイミング信号ＷＴ
（１８）をＪＫフリップフロップ（２４）の動作制御入
力とし、直並列変換した入力データ（１７）を奇レジス
タ（２７）と偶レジスタ（２８）に分配して記憶させ
る。読出しレジスタ選択タイミング制御回路（３３）内
部では、上記ＪＫフリップフロップ（２４）の出力を読
出しクロックＣＬＫ＿ｒ（２１）でシフトし、ＬＥＡＤ
（３４）とＮＯＲＭ（３５）とＬＡＧ（３６）の３種類
の信号を生成する。ＬＥＡＤ（３４）は進み位相を示
し、ＮＯＲＭ（３５）は基準位相を示し、ＬＡＧ（３
６）は遅れ位相を示す。位相検出回路（２６）内では、
電源投入時に書込みタイミング信号ＷＴ（１８）と読出
しタイミング信号ＲＴ（２０）の位相がＬＥＡＤ、ＮＯ
ＲＭ、ＬＡＧのどの位相関係になっているか判断し、Ｄ
フリップフロップが判断した状態を保持し続ける。ＬＥ
ＡＤとＮＯＲＭとＬＡＧの変化点は、奇レジスタ（２
７）と偶レジスタ（２８）の出力が安定した区間である
ため、読出しタイミング信号ＲＴ（２０）で安定して奇
レジスタあるいは偶レジスタの内容を読み出すことがで
きる。
（１８）をＪＫフリップフロップ（２４）の動作制御入
力とし、直並列変換した入力データ（１７）を奇レジス
タ（２７）と偶レジスタ（２８）に分配して記憶させ
る。読出しレジスタ選択タイミング制御回路（３３）内
部では、上記ＪＫフリップフロップ（２４）の出力を読
出しクロックＣＬＫ＿ｒ（２１）でシフトし、ＬＥＡＤ
（３４）とＮＯＲＭ（３５）とＬＡＧ（３６）の３種類
の信号を生成する。ＬＥＡＤ（３４）は進み位相を示
し、ＮＯＲＭ（３５）は基準位相を示し、ＬＡＧ（３
６）は遅れ位相を示す。位相検出回路（２６）内では、
電源投入時に書込みタイミング信号ＷＴ（１８）と読出
しタイミング信号ＲＴ（２０）の位相がＬＥＡＤ、ＮＯ
ＲＭ、ＬＡＧのどの位相関係になっているか判断し、Ｄ
フリップフロップが判断した状態を保持し続ける。ＬＥ
ＡＤとＮＯＲＭとＬＡＧの変化点は、奇レジスタ（２
７）と偶レジスタ（２８）の出力が安定した区間である
ため、読出しタイミング信号ＲＴ（２０）で安定して奇
レジスタあるいは偶レジスタの内容を読み出すことがで
きる。
【０００４】図９に示すＦＩＦＯは論理合成への適用例
であるが、アーキテクチャは一般的なＦＩＦＯの例であ
る。図９の例では、内部にＲＡＭ（４５）を持ち、書込
みカウンタＷＰ（４３）と読出しカウンタＲＰ（４４）
によりＲＡＭ（４５）のアドレスを生成し、書込みと読
出しを行う。図９の例では、ＲＡＭのステータス信号と
してＦＵＬＬ（４１）とＥＭＰＴＹ（４２）が出力され
ている。ＦＵＬＬ（４１）とＥＭＰＴＹ（４２）によ
り、オーバーフロウとアンダーフロウを防止している。
図９では、クロックは１系統であるが書込みと読出しの
２系統のクロックでも基本構成は同じである。
であるが、アーキテクチャは一般的なＦＩＦＯの例であ
る。図９の例では、内部にＲＡＭ（４５）を持ち、書込
みカウンタＷＰ（４３）と読出しカウンタＲＰ（４４）
によりＲＡＭ（４５）のアドレスを生成し、書込みと読
出しを行う。図９の例では、ＲＡＭのステータス信号と
してＦＵＬＬ（４１）とＥＭＰＴＹ（４２）が出力され
ている。ＦＵＬＬ（４１）とＥＭＰＴＹ（４２）によ
り、オーバーフロウとアンダーフロウを防止している。
図９では、クロックは１系統であるが書込みと読出しの
２系統のクロックでも基本構成は同じである。
【０００５】
【発明が解決しようとする課題】第１の問題点は、特開
平４−９６５３５号公報の回路では、外部から書込みと
読出しの制御信号が入力されなければ乗換タイミングの
制御ができなくなる点である。
平４−９６５３５号公報の回路では、外部から書込みと
読出しの制御信号が入力されなければ乗換タイミングの
制御ができなくなる点である。
【０００６】その理由は、乗換前のデータを全てクロッ
ク乗換しようとすると、クロック乗換が全範囲となるた
め書込み制御信号と読出し制御信号の位相の接近が判断
できず、よって乗換タイミングの制御ができなくなるか
らである。
ク乗換しようとすると、クロック乗換が全範囲となるた
め書込み制御信号と読出し制御信号の位相の接近が判断
できず、よって乗換タイミングの制御ができなくなるか
らである。
【０００７】第２の問題点は、乗換クロックの周波数が
論理ゲート回路の動作限界付近であると、図１０に示す
ようなメモリマクロ等で構成されるＦＩＦＯを使用でき
ないことである。
論理ゲート回路の動作限界付近であると、図１０に示す
ようなメモリマクロ等で構成されるＦＩＦＯを使用でき
ないことである。
【０００８】その理由は、メモリマクロは論理ゲート回
路と比較すると動作周波数が低いからである。また、メ
モリマクロの書込み読出しアドレス制御も多段のカウン
タ回路が必要となり、動作速度の向上が難しくなる。
路と比較すると動作周波数が低いからである。また、メ
モリマクロの書込み読出しアドレス制御も多段のカウン
タ回路が必要となり、動作速度の向上が難しくなる。
【０００９】本発明は、乗換前後のクロックがジッタを
含み、かつ外部から書込みと読出しの制御入力信号がな
くても、クロック乗換を行うことを可能とするクロック
乗換回路及びその方法を提供することを目的とする。
含み、かつ外部から書込みと読出しの制御入力信号がな
くても、クロック乗換を行うことを可能とするクロック
乗換回路及びその方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明によるクロック乗
換回路は、第１のクロック信号に同期した入力ディジタ
ル信号を第２のクロック信号に同期したディジタル信号
に変換して、変換結果を出力ディジタル信号として出力
するクロック乗換回路において、前記入力ディジタル信
号の位相を前記第１のクロック信号の位相に合わせ、前
記第１のクロック信号と位相が合った前記入力ディジタ
ル信号を出力する第１の同期回路と、前記第１のクロッ
ク信号と位相が合った前記入力ディジタル信号又は前記
出力ディジタル信号を前記第１のクロック信号と同一周
波数の選択信号の値に応じて選択して、選択されたディ
ジタル信号を中間ディジタル信号として出力する選択器
と、前記中間ディジタル信号を前記第２のクロック信号
に同期させて、前記第２のクロック信号に同期した前記
中間信号を前記出力ディジタル信号として出力する第２
の同期回路と、前記第１のクロック信号と前記第２のク
ロック信号を基に前記選択信号を生成するタイミング制
御回路と、を備えることを特徴とする。
換回路は、第１のクロック信号に同期した入力ディジタ
ル信号を第２のクロック信号に同期したディジタル信号
に変換して、変換結果を出力ディジタル信号として出力
するクロック乗換回路において、前記入力ディジタル信
号の位相を前記第１のクロック信号の位相に合わせ、前
記第１のクロック信号と位相が合った前記入力ディジタ
ル信号を出力する第１の同期回路と、前記第１のクロッ
ク信号と位相が合った前記入力ディジタル信号又は前記
出力ディジタル信号を前記第１のクロック信号と同一周
波数の選択信号の値に応じて選択して、選択されたディ
ジタル信号を中間ディジタル信号として出力する選択器
と、前記中間ディジタル信号を前記第２のクロック信号
に同期させて、前記第２のクロック信号に同期した前記
中間信号を前記出力ディジタル信号として出力する第２
の同期回路と、前記第１のクロック信号と前記第２のク
ロック信号を基に前記選択信号を生成するタイミング制
御回路と、を備えることを特徴とする。
【００１１】また、本発明によるクロック乗換回路は、
上記のクロック乗換回路において、前記タイミング制御
回路は、前記第１のクロック信号の位相を検出して、検
出結果を検出信号として出力するクロック検出部と、前
記第２のクロック信号をクロック信号として利用して、
前記選択信号を出力する自走カウンタと、前記検出信号
の位相を前記選択信号の位相と比較して、両者の位相差
が許容値範囲外であるときに前記自走カウンタの位相を
リセットする位相比較器と、を備えることを特徴とす
る。
上記のクロック乗換回路において、前記タイミング制御
回路は、前記第１のクロック信号の位相を検出して、検
出結果を検出信号として出力するクロック検出部と、前
記第２のクロック信号をクロック信号として利用して、
前記選択信号を出力する自走カウンタと、前記検出信号
の位相を前記選択信号の位相と比較して、両者の位相差
が許容値範囲外であるときに前記自走カウンタの位相を
リセットする位相比較器と、を備えることを特徴とす
る。
【００１２】更に、本発明によるクロック乗換回路は、
上記のクロック乗換回路において、前記許容値範囲は、
前記第１のクロック信号が変化するタイミングから始ま
り前記第２のクロック信号の数周期にわたり、前記自走
カウンタは、リセット後に前記選択信号を前記許容値範
囲の後端部において出力することを特徴とする。
上記のクロック乗換回路において、前記許容値範囲は、
前記第１のクロック信号が変化するタイミングから始ま
り前記第２のクロック信号の数周期にわたり、前記自走
カウンタは、リセット後に前記選択信号を前記許容値範
囲の後端部において出力することを特徴とする。
【００１３】本発明によるクロック乗換方法は、第１の
クロック信号に同期した入力ディジタル信号を第２のク
ロック信号に同期したディジタル信号に変換して、変換
結果を出力ディジタル信号として出力するクロック乗換
方法において、前記入力ディジタル信号の位相を前記第
１のクロック信号の位相に合わせ、前記第１のクロック
信号と位相が合った前記入力ディジタル信号を出力する
第１のステップと、前記第１のクロック信号と位相が合
った前記入力ディジタル信号又は前記出力ディジタル信
号を前記第１のクロック信号と同一周波数の選択信号の
値に応じて選択して、選択されたディジタル信号を中間
ディジタル信号として出力する第２のステップと、前記
中間ディジタル信号を前記第２のクロック信号に同期さ
せて、前記第２のクロック信号に同期した前記中間信号
を前記出力ディジタル信号として出力する第３のステッ
プと、前記第１のクロック信号と前記第２のクロック信
号を基に前記選択信号を生成する第４のステップと、を
有することを特徴とする。
クロック信号に同期した入力ディジタル信号を第２のク
ロック信号に同期したディジタル信号に変換して、変換
結果を出力ディジタル信号として出力するクロック乗換
方法において、前記入力ディジタル信号の位相を前記第
１のクロック信号の位相に合わせ、前記第１のクロック
信号と位相が合った前記入力ディジタル信号を出力する
第１のステップと、前記第１のクロック信号と位相が合
った前記入力ディジタル信号又は前記出力ディジタル信
号を前記第１のクロック信号と同一周波数の選択信号の
値に応じて選択して、選択されたディジタル信号を中間
ディジタル信号として出力する第２のステップと、前記
中間ディジタル信号を前記第２のクロック信号に同期さ
せて、前記第２のクロック信号に同期した前記中間信号
を前記出力ディジタル信号として出力する第３のステッ
プと、前記第１のクロック信号と前記第２のクロック信
号を基に前記選択信号を生成する第４のステップと、を
有することを特徴とする。
【００１４】また、本発明によるクロック乗換方法は、
上記のクロック乗換方法において、前記第４のステップ
は、前記第１のクロック信号の位相を検出して、検出結
果を検出信号として出力するステップと、前記第２のク
ロック信号をクロック信号として利用する自走カウンタ
により前記選択信号を出力するステップと、前記検出信
号の位相を前記選択信号の位相と比較して、両者の位相
差が許容値範囲外であるときに前記自走カウンタの位相
をリセットするステップと、を有することを特徴とす
る。
上記のクロック乗換方法において、前記第４のステップ
は、前記第１のクロック信号の位相を検出して、検出結
果を検出信号として出力するステップと、前記第２のク
ロック信号をクロック信号として利用する自走カウンタ
により前記選択信号を出力するステップと、前記検出信
号の位相を前記選択信号の位相と比較して、両者の位相
差が許容値範囲外であるときに前記自走カウンタの位相
をリセットするステップと、を有することを特徴とす
る。
【００１５】更に、本発明によるクロック乗換方法は、
上記のクロック乗換方法において、前記許容値範囲は、
前記第１のクロック信号が変化するタイミングから始ま
り前記第２のクロック信号の数周期にわたり、前記自走
カウンタは、リセット後に前記選択信号を前記許容値範
囲の後端部において出力することを特徴とする。
上記のクロック乗換方法において、前記許容値範囲は、
前記第１のクロック信号が変化するタイミングから始ま
り前記第２のクロック信号の数周期にわたり、前記自走
カウンタは、リセット後に前記選択信号を前記許容値範
囲の後端部において出力することを特徴とする。
【００１６】［作用］本発明では、第１のクロックを第
２の高速クロックで検出し、第２の高速クロックにより
自走する自走カウンタの位相比較信号と比較する。位相
比較信号はクロックジッタ幅以上の幅とすることでジッ
タを吸収し高速にクロック乗換をすることができる。
２の高速クロックで検出し、第２の高速クロックにより
自走する自走カウンタの位相比較信号と比較する。位相
比較信号はクロックジッタ幅以上の幅とすることでジッ
タを吸収し高速にクロック乗換をすることができる。
【００１７】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明の原理
図であり、図２は本発明の実施例である。図３から図５
は図２のタイムチャートである。
て図面を参照して詳細に説明する。図１は本発明の原理
図であり、図２は本発明の実施例である。図３から図５
は図２のタイムチャートである。
【００１８】まず、図１について説明する。入力ＩＮ
（１）は、第１のクロックＣＬＫ＿１（５）で動作する
第１のＤフリップフロップＦＦ１（７）のＤ入力に接続
される。
（１）は、第１のクロックＣＬＫ＿１（５）で動作する
第１のＤフリップフロップＦＦ１（７）のＤ入力に接続
される。
【００１９】選択器（９）の１系入力は前記第１のＤフ
リップフロップＦＦ１（７）の出力に接続され、０系入
力は第２のクロックＣＬＫ＿２（６）で動作する第２の
ＤフリップフロップＦＦ２（８）に接続され、制御入力
は第２のクロックで動作する自走カウンタ出力に入力さ
れる。
リップフロップＦＦ１（７）の出力に接続され、０系入
力は第２のクロックＣＬＫ＿２（６）で動作する第２の
ＤフリップフロップＦＦ２（８）に接続され、制御入力
は第２のクロックで動作する自走カウンタ出力に入力さ
れる。
【００２０】第２のＤフリップフロップＦＦ２（８）の
Ｄ入力は選択器（９）の出力に接続される。
Ｄ入力は選択器（９）の出力に接続される。
【００２１】第２のクロックＣＬＫ＿２（６）で動作す
るクロック検出部（１２）は第１のクロックＣＬＫ＿１
（５）に接続される。
るクロック検出部（１２）は第１のクロックＣＬＫ＿１
（５）に接続される。
【００２２】位相比較器（１３）の第１の入力はクロッ
ク検出部（１２）の出力ＣＯＭＰ（１０）に接続され、
第２の入力は第２のクロックで動作する自走カウンタ
（１４）のタイミング出力ＴＩＭ（４）に接続される。
ク検出部（１２）の出力ＣＯＭＰ（１０）に接続され、
第２の入力は第２のクロックで動作する自走カウンタ
（１４）のタイミング出力ＴＩＭ（４）に接続される。
【００２３】前記第２のＤフリップフロップＦＦ２
（８）の出力（７）は、本発明のクロック乗換回路出力
である。
（８）の出力（７）は、本発明のクロック乗換回路出力
である。
【００２４】本発明の特徴は、自走するリングカウンタ
（１４）の出力とクロック検出部（１２）の位相比較
と、比較方法及び比較結果による制御方法にある。
（１４）の出力とクロック検出部（１２）の位相比較
と、比較方法及び比較結果による制御方法にある。
【００２５】次に実施例を図２から図５に基づいて説明
する。本発明の実施例として第２のクロックＣＬＫ＿２
（６）の周波数は、第１のクロックＣＬＫ＿１（５）の
６倍の周波数とする。
する。本発明の実施例として第２のクロックＣＬＫ＿２
（６）の周波数は、第１のクロックＣＬＫ＿１（５）の
６倍の周波数とする。
【００２６】［実施例１］まず図２について説明する。
図１で説明したクロック検出部（１２）は、微分回路と
位相比較信号生成回路から構成し、位相比較器（１３）
は論理ゲート２個で構成し、自走カウンタ（１４）をリ
ングカウンタで構成した例である。
図１で説明したクロック検出部（１２）は、微分回路と
位相比較信号生成回路から構成し、位相比較器（１３）
は論理ゲート２個で構成し、自走カウンタ（１４）をリ
ングカウンタで構成した例である。
【００２７】入力データＩＮ（１）は、第１のクロック
ＣＬＫ＿１（５）に同期して入力され、第１のＤフリッ
プフロップＦＦ１（７）でリタイミングされる。第１の
クロックＣＬＫ＿１（５）は第２のクロックＣＬＫ＿２
（６）で微分され、これにより微分出力信号ΔＣＬＫ＿
１（１６）が生成される。タイミング信号ＴＩＭ（４）
は自走するリングカウンタ（１４）の出力で、第２のク
ロックＣＬＫ＿２（６）の６クロック毎に１クロック幅
で選択器（９）の入力を０系から１系に切り替える。
ＣＬＫ＿１（５）に同期して入力され、第１のＤフリッ
プフロップＦＦ１（７）でリタイミングされる。第１の
クロックＣＬＫ＿１（５）は第２のクロックＣＬＫ＿２
（６）で微分され、これにより微分出力信号ΔＣＬＫ＿
１（１６）が生成される。タイミング信号ＴＩＭ（４）
は自走するリングカウンタ（１４）の出力で、第２のク
ロックＣＬＫ＿２（６）の６クロック毎に１クロック幅
で選択器（９）の入力を０系から１系に切り替える。
【００２８】図３では、第２のクロックが位相補償範囲
になり自走カウンタするリングカウンタ（１４）をリセ
ットして正常状態に復帰する例をについて説明する。例
として位相補償範囲を第２のクロックＣＬＫ＿２（６）
に関し現時刻＋１クロックか、現時刻−１クロックとす
る。図３の例では第２のクロックＣＬＫ＿２（６）の９
番目のクロックまで位相比較信号ＣＯＭＰ（１０）のＨ
レベル後半とタイミング信号ＴＩＭ（４）が一致してお
り、この時刻までは正常にクロック乗換をしている。第
２のクロックＣＬＫ＿２（６）の９番目のクロックまで
は、位相比較信号ＣＯＭＰ（１０）のＨレベルの前半が
空いているので、現時刻より１クロック進み位相までが
位相補償範囲内である。自走するリングカウンタ（１
４）が出力するタイミング信号ＴＩＭ（４）は第２のク
ロックＣＬＫ＿２（６）で見たときに６クロック毎に１
クロック幅でＨレベルとなる。
になり自走カウンタするリングカウンタ（１４）をリセ
ットして正常状態に復帰する例をについて説明する。例
として位相補償範囲を第２のクロックＣＬＫ＿２（６）
に関し現時刻＋１クロックか、現時刻−１クロックとす
る。図３の例では第２のクロックＣＬＫ＿２（６）の９
番目のクロックまで位相比較信号ＣＯＭＰ（１０）のＨ
レベル後半とタイミング信号ＴＩＭ（４）が一致してお
り、この時刻までは正常にクロック乗換をしている。第
２のクロックＣＬＫ＿２（６）の９番目のクロックまで
は、位相比較信号ＣＯＭＰ（１０）のＨレベルの前半が
空いているので、現時刻より１クロック進み位相までが
位相補償範囲内である。自走するリングカウンタ（１
４）が出力するタイミング信号ＴＩＭ（４）は第２のク
ロックＣＬＫ＿２（６）で見たときに６クロック毎に１
クロック幅でＨレベルとなる。
【００２９】第２のクロックＣＬＫ＿２（６）が１０番
目の次に１クロック遅延すると、自走するリングカウン
タ（１４）の出力ＴＩＭ（４）が１クロック遅延する。
位相比較信号ＣＯＭＰ（１０）は、微分信号ΔＣＬＫ＿
１により生成されるため、位相比較結果ＲＥＳ（１１）
が第１のクロックＣＬＫ＿１（５）とタイミング信号Ｔ
ＩＭ（４）間の位相の不一致を出力する。位相比較結果
ＲＥＳ（１１）によりリングカウンタ（１４）をリセッ
トすることにより、不一致の結果は直ちに自走するリン
グカウンタ（１４）にフィードバックされ、微分出力Δ
ＣＬＫ＿１（１６）に追従してタイミング信号ＴＩＭ
（４）を補正する。
目の次に１クロック遅延すると、自走するリングカウン
タ（１４）の出力ＴＩＭ（４）が１クロック遅延する。
位相比較信号ＣＯＭＰ（１０）は、微分信号ΔＣＬＫ＿
１により生成されるため、位相比較結果ＲＥＳ（１１）
が第１のクロックＣＬＫ＿１（５）とタイミング信号Ｔ
ＩＭ（４）間の位相の不一致を出力する。位相比較結果
ＲＥＳ（１１）によりリングカウンタ（１４）をリセッ
トすることにより、不一致の結果は直ちに自走するリン
グカウンタ（１４）にフィードバックされ、微分出力Δ
ＣＬＫ＿１（１６）に追従してタイミング信号ＴＩＭ
（４）を補正する。
【００３０】図４では、現時刻−１クロックの進み位相
について説明する。第２のクロックＣＬＫ＿２（６）の
１０番目の動作まで図３と同じである。１１番目の第２
のクロックＣＬＫ＿２（６）から１３番目の第２のクロ
ックＣＬＫ＿２（６）クロックまでの間隔が詰まった例
である。９番目の第２のクロックＣＬＫ＿２（６）まで
は、タイミング信号ＴＩＭ（４）は位相比較信号ＣＯＭ
Ｐ（１０）の後半のＨレベルと比較されていたが、１２
番目の進み位相の第２のクロックＣＬＫ＿２（６）によ
りタイミング信号ＴＩＭ（４）は位相比較信号ＣＯＭＰ
（１０）の前半のＨレベルと比較されるようになる。こ
の場合、タイミング信号ＣＭＰ（１０）と位相比較信号
ＣＯＭＰを比較する時刻は変化するが、位相の進みは吸
収される。
について説明する。第２のクロックＣＬＫ＿２（６）の
１０番目の動作まで図３と同じである。１１番目の第２
のクロックＣＬＫ＿２（６）から１３番目の第２のクロ
ックＣＬＫ＿２（６）クロックまでの間隔が詰まった例
である。９番目の第２のクロックＣＬＫ＿２（６）まで
は、タイミング信号ＴＩＭ（４）は位相比較信号ＣＯＭ
Ｐ（１０）の後半のＨレベルと比較されていたが、１２
番目の進み位相の第２のクロックＣＬＫ＿２（６）によ
りタイミング信号ＴＩＭ（４）は位相比較信号ＣＯＭＰ
（１０）の前半のＨレベルと比較されるようになる。こ
の場合、タイミング信号ＣＭＰ（１０）と位相比較信号
ＣＯＭＰを比較する時刻は変化するが、位相の進みは吸
収される。
【００３１】図５では、位相比較信号ＣＯＭＰを３クロ
ック幅にして、第２のクロックＣＬＫ＿２の位相補償範
囲を現時刻±１クロックとした例である。位相の遅延は
図３と同じく１０番目の次に発生しているが、位相の変
動を吸収している。
ック幅にして、第２のクロックＣＬＫ＿２の位相補償範
囲を現時刻±１クロックとした例である。位相の遅延は
図３と同じく１０番目の次に発生しているが、位相の変
動を吸収している。
【００３２】［実施例２］図６に第２の実施例を示す。
第２の実施例では、第１のＤフリップフロップＦＦ１
（７）と選択器（９）と第２のＤフリップフロップＦＦ
２（８）が複数個で構成され、第１の実施例から微分回
路を削除し、自走カウンタ（１４）をリングカウンタか
らバイナリカウンタに変更した。本実施例では複数ビッ
トの入力データを一度にクロック乗換を可能にする。位
相比較回路の前段の微分回路がなくても、位相比較回路
をシフトレジスタ等で構成することにより容易に位相比
較信号ＣＯＭＰ（１０）を生成することができる。自走
カウンタ（１４）については、リングカウンタまたはジ
ョンソンカウンタが動作速度的に有利であるが、バイナ
リカウンタ或いは他のカウンタまたはステートマシンで
構成しても良い。リングカウンタやジョンソンカウンタ
については、スタックを防ぐためにブービートラップを
設けることは必須である。
第２の実施例では、第１のＤフリップフロップＦＦ１
（７）と選択器（９）と第２のＤフリップフロップＦＦ
２（８）が複数個で構成され、第１の実施例から微分回
路を削除し、自走カウンタ（１４）をリングカウンタか
らバイナリカウンタに変更した。本実施例では複数ビッ
トの入力データを一度にクロック乗換を可能にする。位
相比較回路の前段の微分回路がなくても、位相比較回路
をシフトレジスタ等で構成することにより容易に位相比
較信号ＣＯＭＰ（１０）を生成することができる。自走
カウンタ（１４）については、リングカウンタまたはジ
ョンソンカウンタが動作速度的に有利であるが、バイナ
リカウンタ或いは他のカウンタまたはステートマシンで
構成しても良い。リングカウンタやジョンソンカウンタ
については、スタックを防ぐためにブービートラップを
設けることは必須である。
【００３３】
【発明の効果】以上説明したように本発明によれば以下
の効果が奏される。
の効果が奏される。
【００３４】第１の効果は、外部から書込み読出しの制
御信号が入力されなくてもクロック乗換ができることで
ある。
御信号が入力されなくてもクロック乗換ができることで
ある。
【００３５】その理由は、乗換前のクロックを乗換後の
クロックで検出するからである。
クロックで検出するからである。
【００３６】第２の効果は、読出しクロックにジッタを
含んでいても、安定してクロック乗換できることであ
る。
含んでいても、安定してクロック乗換できることであ
る。
【００３７】その理由は、乗換前のクロックをその整数
倍の周波数の乗換後のクロックで検出し、乗換クロック
に含まれるジッタ周期以上のパルス幅を持つ位相比較信
号ＣＯＭＰを生成し、位相比較信号ＣＯＭＰと、乗換後
のクロックで自走し乗り換え前のクロックの周期で１ク
ロックパルス幅を発生するタイミング信号ＴＩＭとを位
相比較し、位相比較結果によりタイミング信号ＴＩＭを
リセットしてジッタによるタイミングエラーを回避させ
ているからである。
倍の周波数の乗換後のクロックで検出し、乗換クロック
に含まれるジッタ周期以上のパルス幅を持つ位相比較信
号ＣＯＭＰを生成し、位相比較信号ＣＯＭＰと、乗換後
のクロックで自走し乗り換え前のクロックの周期で１ク
ロックパルス幅を発生するタイミング信号ＴＩＭとを位
相比較し、位相比較結果によりタイミング信号ＴＩＭを
リセットしてジッタによるタイミングエラーを回避させ
ているからである。
【図１】本発明の実施形態によるクロック乗換回路の構
成を示すブロック図である。
成を示すブロック図である。
【図２】本発明の実施例１によるクロック乗換回路の構
成を示すブロック図である。
成を示すブロック図である。
【図３】図２に示す本発明の実施例１によるクロック乗
換回路の位相遅れが発生した場合の動作を示すタイムチ
ャートである。
換回路の位相遅れが発生した場合の動作を示すタイムチ
ャートである。
【図４】図２に示す本発明の実施例１によるクロック乗
換回路の位相進みが発生した場合の動作を示す別のタイ
ムチャートである。
換回路の位相進みが発生した場合の動作を示す別のタイ
ムチャートである。
【図５】図２に示す本発明の実施例１によるクロック乗
換回路の位相委変動吸収範囲を拡大した場合の動作を示
すタイムチャートである。
換回路の位相委変動吸収範囲を拡大した場合の動作を示
すタイムチャートである。
【図６】本発明の実施例２によるクロック乗換回路の構
成を示すブロック図である。
成を示すブロック図である。
【図７】従来例によるクロック乗換回路の構成を示す回
路図である。
路図である。
【図８】図７のタイムチャートである。
【図９】別の従来例によるクロック乗換回路の構成を示
す回路図である。
す回路図である。
【図１０】図９のタイムチャートある。
１…入力データ、２…ＦＦ１の出力、３…選択器出力、
４…タイミング信号、５…第１のクロック、６…第２の
クロック、７…第１のＤフリップフロップ、８…選択
器、９…第２のＤフリップフロップ、１０…位相比較信
号、１１…位相比較結果信号、１２…クロック検出部、
１３…位相比較器、１４…自走カウンタ、１５…タイミ
ング制御回路、１６…微分出力信号、１７…入力デー
タ、１８…書込みタイミング信号、１９…書込みクロッ
ク信号、２０…読出しタイミング信号、２１…読出しク
ロック信号、２２…湯津力データ、２３…直並列変換回
路、２４…ＪＫフリップフロップ、２５…シフトレジス
タ、２６…位相検出回路、２７…奇レジスタ、２８…偶
レジスタ、２９…セレクタ１、３０…平直列変換回路、
３１…読出しレジスタ選択信号、３２…セレクタ２、３
３…読出しレジスタ選択タイミング制御回路、３４…進
み位相出力信号、３５…基準位相出力信号、３６…遅れ
位相出力信号、３７…入力データ、３８…書込み信号、
３９…読出し信号、４０…出力データ、４１…ＦＵＬＬ
信号、４２…ＥＭＰＴＹ信号、４３…書込みカウンタ、
４４…読出しカウンタ、４５…ＲＡＭ、４６…セレク
タ、４７…ＦＵＬＬ検出部、４８…ＥＭＰＴＹ検出部
４…タイミング信号、５…第１のクロック、６…第２の
クロック、７…第１のＤフリップフロップ、８…選択
器、９…第２のＤフリップフロップ、１０…位相比較信
号、１１…位相比較結果信号、１２…クロック検出部、
１３…位相比較器、１４…自走カウンタ、１５…タイミ
ング制御回路、１６…微分出力信号、１７…入力デー
タ、１８…書込みタイミング信号、１９…書込みクロッ
ク信号、２０…読出しタイミング信号、２１…読出しク
ロック信号、２２…湯津力データ、２３…直並列変換回
路、２４…ＪＫフリップフロップ、２５…シフトレジス
タ、２６…位相検出回路、２７…奇レジスタ、２８…偶
レジスタ、２９…セレクタ１、３０…平直列変換回路、
３１…読出しレジスタ選択信号、３２…セレクタ２、３
３…読出しレジスタ選択タイミング制御回路、３４…進
み位相出力信号、３５…基準位相出力信号、３６…遅れ
位相出力信号、３７…入力データ、３８…書込み信号、
３９…読出し信号、４０…出力データ、４１…ＦＵＬＬ
信号、４２…ＥＭＰＴＹ信号、４３…書込みカウンタ、
４４…読出しカウンタ、４５…ＲＡＭ、４６…セレク
タ、４７…ＦＵＬＬ検出部、４８…ＥＭＰＴＹ検出部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤田 仁 東京都港区芝浦三丁目18番21号 日本電気 エンジニアリング株式会社内 Ｆターム(参考） 5K047 AA06 GG09 GG42 MM56 MM63
Claims (6)
- 【請求項１】 第１のクロック信号に同期した入力ディ
ジタル信号を第２のクロック信号に同期したディジタル
信号に変換して、変換結果を出力ディジタル信号として
出力するクロック乗換回路において、 前記入力ディジタル信号の位相を前記第１のクロック信
号の位相に合わせ、前記第１のクロック信号と位相が合
った前記入力ディジタル信号を出力する第１の同期回路
と、 前記第１のクロック信号と位相が合った前記入力ディジ
タル信号又は前記出力ディジタル信号を前記第１のクロ
ック信号と同一周波数の選択信号の値に応じて選択し
て、選択されたディジタル信号を中間ディジタル信号と
して出力する選択器と、 前記中間ディジタル信号を前記第２のクロック信号に同
期させて、前記第２のクロック信号に同期した前記中間
信号を前記出力ディジタル信号として出力する第２の同
期回路と、 前記第１のクロック信号と前記第２のクロック信号を基
に前記選択信号を生成するタイミング制御回路と、 を備えることを特徴とするクロック乗換回路。 - 【請求項２】 請求項１に記載のクロック乗換回路にお
いて、前記タイミング制御回路は、 前記第１のクロック信号の位相を検出して、検出結果を
検出信号として出力するクロック検出部と、 前記第２のクロック信号をクロック信号として利用し
て、前記選択信号を出力する自走カウンタと、 前記検出信号の位相を前記選択信号の位相と比較して、
両者の位相差が許容値範囲外であるときに前記自走カウ
ンタの位相をリセットする位相比較器と、 を備えることを特徴とするクロック乗換回路。 - 【請求項３】 請求項２に記載のクロック乗換回路にお
いて、前記許容値範囲は、前記第１のクロック信号が変
化するタイミングから始まり前記第２のクロック信号の
数周期にわたり、前記自走カウンタは、リセット後に前
記選択信号を前記許容値範囲の後端部において出力する
ことを特徴とするクロック乗換回路。 - 【請求項４】 第１のクロック信号に同期した入力ディ
ジタル信号を第２のクロック信号に同期したディジタル
信号に変換して、変換結果を出力ディジタル信号として
出力するクロック乗換方法において、 前記入力ディジタル信号の位相を前記第１のクロック信
号の位相に合わせ、前記第１のクロック信号と位相が合
った前記入力ディジタル信号を出力する第１のステップ
と、 前記第１のクロック信号と位相が合った前記入力ディジ
タル信号又は前記出力ディジタル信号を前記第１のクロ
ック信号と同一周波数の選択信号の値に応じて選択し
て、選択されたディジタル信号を中間ディジタル信号と
して出力する第２のステップと、 前記中間ディジタル信号を前記第２のクロック信号に同
期させて、前記第２のクロック信号に同期した前記中間
信号を前記出力ディジタル信号として出力する第３のス
テップと、 前記第１のクロック信号と前記第２のクロック信号を基
に前記選択信号を生成する第４のステップと、 を有することを特徴とするクロック乗換方法。 - 【請求項５】 請求項４に記載のクロック乗換方法にお
いて、前記第４のステップは、 前記第１のクロック信号の位相を検出して、検出結果を
検出信号として出力するステップと、 前記第２のクロック信号をクロック信号として利用する
自走カウンタにより前記選択信号を出力するステップ
と、 前記検出信号の位相を前記選択信号の位相と比較して、
両者の位相差が許容値範囲外であるときに前記自走カウ
ンタの位相をリセットするステップと、 を有することを特徴とするクロック乗換回路。 - 【請求項６】 請求項５に記載のクロック乗換方法にお
いて、前記許容値範囲は、前記第１のクロック信号が変
化するタイミングから始まり前記第２のクロック信号の
数周期にわたり、前記自走カウンタは、リセット後に前
記選択信号を前記許容値範囲の後端部において出力する
ことを特徴とするクロック乗換方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32135599A JP3727206B2 (ja) | 1999-11-11 | 1999-11-11 | クロック乗換回路及びその方法 |
| US09/709,203 US6907095B1 (en) | 1999-11-11 | 2000-11-09 | Clock ride-over method and circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32135599A JP3727206B2 (ja) | 1999-11-11 | 1999-11-11 | クロック乗換回路及びその方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001144735A true JP2001144735A (ja) | 2001-05-25 |
| JP3727206B2 JP3727206B2 (ja) | 2005-12-14 |
Family
ID=18131663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32135599A Expired - Fee Related JP3727206B2 (ja) | 1999-11-11 | 1999-11-11 | クロック乗換回路及びその方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6907095B1 (ja) |
| JP (1) | JP3727206B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7116114B2 (en) | 2004-03-01 | 2006-10-03 | Nec Corporation | Power supply noise measuring device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6060538B2 (ja) * | 2012-06-28 | 2017-01-18 | 富士通株式会社 | 無線装置、及び信号処理方法 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1311033C (en) * | 1988-03-19 | 1992-12-01 | Shinji Ohta | Circuit for obtaining accurate timing information received signal |
| JP2512586B2 (ja) * | 1990-03-08 | 1996-07-03 | 富士通株式会社 | フレ―ム同期依存型ビット同期抽出回路 |
| JPH0496535A (ja) | 1990-08-14 | 1992-03-27 | Fujitsu Ltd | クロック乗換え装置 |
| US5353069A (en) * | 1992-05-14 | 1994-10-04 | Matsushita Electric Industrial Co., Ltd | Transmitted television signal waveform equalizing system |
| JP3084151B2 (ja) * | 1992-09-18 | 2000-09-04 | 株式会社日立製作所 | 情報処理システム |
| EP0698970B1 (fr) * | 1994-08-25 | 1998-04-29 | Laboratoires D'electronique Philips S.A.S. | Système de transmission numérique à double boucle de synchronisation |
| JP3408652B2 (ja) | 1995-02-03 | 2003-05-19 | 沖電気工業株式会社 | ビット位相同期回路 |
| KR0143115B1 (ko) * | 1995-06-09 | 1998-07-15 | 김광호 | 심볼 타이밍 복구회로 및 방법 |
| DE19521908B4 (de) * | 1995-06-16 | 2005-11-10 | Atmel Germany Gmbh | Überlagerungsempfänger mit Synchrondemodulation für den Zeitzeichenempfang |
| JP3893167B2 (ja) * | 1996-04-26 | 2007-03-14 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
| JPH1093653A (ja) * | 1996-09-19 | 1998-04-10 | Fujitsu Ltd | 搬送波再生回路 |
| JP3839117B2 (ja) * | 1997-01-30 | 2006-11-01 | 株式会社ルネサステクノロジ | Ｐｌｌ回路およびそれを用いた無線通信端末機器 |
| WO1998049802A1 (de) * | 1997-04-25 | 1998-11-05 | Siemens Aktiengesellschaft | Programmierbare phasenanpassung |
| JP2993463B2 (ja) * | 1997-05-08 | 1999-12-20 | 日本電気株式会社 | 同期回路制御装置 |
| US6078576A (en) * | 1998-02-04 | 2000-06-20 | Golden Bridge Technology, Inc. | High processing gain CDMA/TDMA system and method |
| JP2000059213A (ja) * | 1998-08-12 | 2000-02-25 | Nec Corp | クロック再生装置 |
| JP3946886B2 (ja) * | 1998-11-06 | 2007-07-18 | 富士通株式会社 | タイミングリカバリｐｌｌの制御方法及び信号処理回路 |
-
1999
- 1999-11-11 JP JP32135599A patent/JP3727206B2/ja not_active Expired - Fee Related
-
2000
- 2000-11-09 US US09/709,203 patent/US6907095B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7116114B2 (en) | 2004-03-01 | 2006-10-03 | Nec Corporation | Power supply noise measuring device |
Also Published As
| Publication number | Publication date |
|---|---|
| US6907095B1 (en) | 2005-06-14 |
| JP3727206B2 (ja) | 2005-12-14 |
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