JP3292188B2 - Ｐｌｌ回路 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はＰＬＬ回路（Ｐｈａ
ｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）に関し、特にクロック
の生成やデータの再生を行うＰＬＬ回路に関する。
ｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）に関し、特にクロック
の生成やデータの再生を行うＰＬＬ回路に関する。
【０００２】
【従来の技術】通信の分野において、受信するデータか
らクロック成分を取り出すのに、ＰＬＬ回路が広く使わ
れている。このようなクロック及びデータ再生ＰＬＬ回
路ではデータからクロック成分を取り出す際、データの
遷移する位相とＰＬＬ回路内で生成したクロックの位相
とを比較し、その位相差を検出する回路として位相比較
回路が用いられる。この位相比較回路は、入力される２
信号の位相差を出力する方法によって２つの型に分類さ
れる。すなわち、１つは位相差をアナログ的に出力する
リニア方式で、もう１つは位相差を２値のみで記述する
バイナリ方式である。
らクロック成分を取り出すのに、ＰＬＬ回路が広く使わ
れている。このようなクロック及びデータ再生ＰＬＬ回
路ではデータからクロック成分を取り出す際、データの
遷移する位相とＰＬＬ回路内で生成したクロックの位相
とを比較し、その位相差を検出する回路として位相比較
回路が用いられる。この位相比較回路は、入力される２
信号の位相差を出力する方法によって２つの型に分類さ
れる。すなわち、１つは位相差をアナログ的に出力する
リニア方式で、もう１つは位相差を２値のみで記述する
バイナリ方式である。
【０００３】リニア方式では、位相差信号の幅を位相差
に伴って変化させることで、比較回路の出力にどのくら
い位相が異なっているかという情報を含んで出力するこ
とができる。一方、バイナリ方式では、入力される２信
号の位相のどちらが早いかだけ判別し、比較結果を出力
するので、２信号の位相差がどのくらいなのかという情
報は含んでいない。従って、精密に位相を比較したい場
合はリニア方式の位相比較回路を用いることが多い。ま
た、バイナリ方式の位相比較回路はリニア方式に比べ位
相差を正確に出力しない分、高速に動作する特徴を持っ
ている。
に伴って変化させることで、比較回路の出力にどのくら
い位相が異なっているかという情報を含んで出力するこ
とができる。一方、バイナリ方式では、入力される２信
号の位相のどちらが早いかだけ判別し、比較結果を出力
するので、２信号の位相差がどのくらいなのかという情
報は含んでいない。従って、精密に位相を比較したい場
合はリニア方式の位相比較回路を用いることが多い。ま
た、バイナリ方式の位相比較回路はリニア方式に比べ位
相差を正確に出力しない分、高速に動作する特徴を持っ
ている。
【０００４】近年、通信速度が高速になるに従い、クロ
ック及びデータ抽出ＰＬＬ回路で取り扱うデータ、クロ
ック速度は高速化している。それに伴い、位相比較回路
の動作速度も高速化が要求される。これは、クロック及
びデータ再生ＰＬＬ回路に用いられる位相比較回路は入
力される伝送データとＰＬＬ回路内のクロックを比較す
るため、位相比較回路が入力データの速度で動作する必
要があるからである。従って高速通信に用いられるクロ
ック及びデータ再生ＰＬＬ回路には、高速動作が可能な
バイナリ方式の位相比較回路が用いられることが多い。
ック及びデータ抽出ＰＬＬ回路で取り扱うデータ、クロ
ック速度は高速化している。それに伴い、位相比較回路
の動作速度も高速化が要求される。これは、クロック及
びデータ再生ＰＬＬ回路に用いられる位相比較回路は入
力される伝送データとＰＬＬ回路内のクロックを比較す
るため、位相比較回路が入力データの速度で動作する必
要があるからである。従って高速通信に用いられるクロ
ック及びデータ再生ＰＬＬ回路には、高速動作が可能な
バイナリ方式の位相比較回路が用いられることが多い。
【０００５】また、外部から入力されるクロックに同期
した、外部クロック周波数よりも高速なクロックを作製
する逓倍ＰＬＬ回路においても、取扱うクロック周波数
が高速になっている。従って、逓倍ＰＬＬ回路に用いる
比較回路においても高速化する必要がある。
した、外部クロック周波数よりも高速なクロックを作製
する逓倍ＰＬＬ回路においても、取扱うクロック周波数
が高速になっている。従って、逓倍ＰＬＬ回路に用いる
比較回路においても高速化する必要がある。
【０００６】図１０は従来のバイナリ方式の位相比較回
路を用いたクロック及びデータ再生ＰＬＬ回路の一構成
例を示すブロック図である。同図に示されているＰＬＬ
回路は、位相比較回路１１と、アップ・ダウンカウンタ
１３と、チャージポンプ１４と、ループフィルタ１５
と、電圧制御発振器（以下、ＶＣＯと呼ぶ）１６とを含
んで構成されている。
路を用いたクロック及びデータ再生ＰＬＬ回路の一構成
例を示すブロック図である。同図に示されているＰＬＬ
回路は、位相比較回路１１と、アップ・ダウンカウンタ
１３と、チャージポンプ１４と、ループフィルタ１５
と、電圧制御発振器（以下、ＶＣＯと呼ぶ）１６とを含
んで構成されている。
【０００７】かかる構成において、入力信号とＶＣＯ１
６の発振出力信号とが位相比較回路１１に入力され、位
相比較が行われる。この位相比較結果はｕｐ信号１１ｕ
又はｄｏｗｎ信号１１ｄとして出力され、これらの信号
によってアップ・ダウンカウンタ１３をカウントアップ
動作又はカウントダウン動作させる。
６の発振出力信号とが位相比較回路１１に入力され、位
相比較が行われる。この位相比較結果はｕｐ信号１１ｕ
又はｄｏｗｎ信号１１ｄとして出力され、これらの信号
によってアップ・ダウンカウンタ１３をカウントアップ
動作又はカウントダウン動作させる。
【０００８】アップ・ダウンカウンタ１３からは、進相
信号Ｓ又は遅相信号Ｔが送出され、チャージポンプ１４
を動作させる。チャージポンプ１４は、進相信号Ｓ及び
遅相信号Ｔによってそれぞれ動作する１対のトランジス
タを、電源とグランドとの間に接続した構成であり、そ
れらトランジスタの接続点から出力を導出する。
信号Ｓ又は遅相信号Ｔが送出され、チャージポンプ１４
を動作させる。チャージポンプ１４は、進相信号Ｓ及び
遅相信号Ｔによってそれぞれ動作する１対のトランジス
タを、電源とグランドとの間に接続した構成であり、そ
れらトランジスタの接続点から出力を導出する。
【０００９】このチャージポンプ１４の出力は、ループ
フィルタ１５に入力され、ループフィルタ１５内のコン
デンサを充電又は放電する。このコンデンサに蓄えられ
ている電荷は制御電圧としてＶＣＯ１６に入力される。
これによってＶＣＯ１６の発振周波数が制御される。す
なわち、進相信号Ｓによってループフィルタ１５内のコ
ンデンサが充電されると、制御電圧が上昇してＶＣＯ１
６の発振周波数を高くする。一方、遅相信号Ｔによって
ループフィルタ１５内のコンデンサが放電されると、制
御電圧が下降してＶＣＯ１６の発振周波数を低くする。
フィルタ１５に入力され、ループフィルタ１５内のコン
デンサを充電又は放電する。このコンデンサに蓄えられ
ている電荷は制御電圧としてＶＣＯ１６に入力される。
これによってＶＣＯ１６の発振周波数が制御される。す
なわち、進相信号Ｓによってループフィルタ１５内のコ
ンデンサが充電されると、制御電圧が上昇してＶＣＯ１
６の発振周波数を高くする。一方、遅相信号Ｔによって
ループフィルタ１５内のコンデンサが放電されると、制
御電圧が下降してＶＣＯ１６の発振周波数を低くする。
【００１０】要するに、本回路では、位相の進み又は遅
れの状態に応じてＶＣＯ１６の発振周波数を制御するこ
とによって、入力信号と周波数が同一でかつ同じ位相の
発振出力信号が得られるのである。
れの状態に応じてＶＣＯ１６の発振周波数を制御するこ
とによって、入力信号と周波数が同一でかつ同じ位相の
発振出力信号が得られるのである。
【００１１】なお、位相比較回路の代わりに、周波数を
比較する回路や位相及び周波数を共に比較する回路を用
いてもＰＬＬ回路を構成することができる。
比較する回路や位相及び周波数を共に比較する回路を用
いてもＰＬＬ回路を構成することができる。
【００１２】ところで、バイナリ方式の位相比較回路の
出力は、例えばデータ１つ分の幅をもつ位相差信号のよ
うに、早いか遅いかだけをある一定の幅を持つｕｐ信号
１１ｕ又はｄｏｗｎ信号１１ｄであるため、バイナリ方
式の位相比較回路を用いたＰＬＬ回路では、ＰＬＬ回路
が安定状態になった場合でも位相比較回路１１はｕｐ信
号１１ｕ又はｄｏｗｎ信号１１ｄを出力してしまう。そ
のため、ＰＬＬ回路のクロック信号は安定状態を境に早
くなったり遅くなったりする動作（以下、バンバン動作
と呼ぶ）をすることになる。
出力は、例えばデータ１つ分の幅をもつ位相差信号のよ
うに、早いか遅いかだけをある一定の幅を持つｕｐ信号
１１ｕ又はｄｏｗｎ信号１１ｄであるため、バイナリ方
式の位相比較回路を用いたＰＬＬ回路では、ＰＬＬ回路
が安定状態になった場合でも位相比較回路１１はｕｐ信
号１１ｕ又はｄｏｗｎ信号１１ｄを出力してしまう。そ
のため、ＰＬＬ回路のクロック信号は安定状態を境に早
くなったり遅くなったりする動作（以下、バンバン動作
と呼ぶ）をすることになる。
【００１３】従来、このバイナリ方式を用いたＰＬＬ回
路のバンバン動作によるクロック周波数の変化量を小さ
くすることを目的に、位相比較回路１１の出力を直接チ
ャージポンプ１４に入力するのではなく、一度ｕｐ信号
１１ｕとｄｏｗｎ信号１１ｄとをアップ・ダウンカウン
タ１３に入力し、バンバン動作を抑制することが行われ
ている。アップ・ダウンカウンタ１３は加減算回路から
構成されており、ｕｐ及びｄｏｗｎ信号１１ｄの２つの
信号を入力とし、入力されるｕｐ信号１１ｕ又はｄｏｗ
ｎ信号１１ｄの合計がある値以上になった場合に遅相信
号Ｔ又は進相信号Ｓをチャージポンプ１４に対して出力
する構成となっている。
路のバンバン動作によるクロック周波数の変化量を小さ
くすることを目的に、位相比較回路１１の出力を直接チ
ャージポンプ１４に入力するのではなく、一度ｕｐ信号
１１ｕとｄｏｗｎ信号１１ｄとをアップ・ダウンカウン
タ１３に入力し、バンバン動作を抑制することが行われ
ている。アップ・ダウンカウンタ１３は加減算回路から
構成されており、ｕｐ及びｄｏｗｎ信号１１ｄの２つの
信号を入力とし、入力されるｕｐ信号１１ｕ又はｄｏｗ
ｎ信号１１ｄの合計がある値以上になった場合に遅相信
号Ｔ又は進相信号Ｓをチャージポンプ１４に対して出力
する構成となっている。
【００１４】例えば、アップ・ダウンカウンタ１３はｕ
ｐ信号を＋１、ｄｏｗｎ信号を−１として、初めは０に
位置しているとする。そして例えばアップ・ダウンカウ
ンタ１３のカウンタ値が＋８になったら進相信号Ｓをチ
ャージポンプ１４に出力し、−８となったら遅相信号Ｔ
をチャージポンプ１４に出力する。こうすることで、Ｐ
ＬＬ回路が安定状態になったときのバンバン動作をアッ
プ・ダウンカウンタ１３が吸収することになり、結果と
してＰＬＬ回路の安定度が増すこととなる。
ｐ信号を＋１、ｄｏｗｎ信号を−１として、初めは０に
位置しているとする。そして例えばアップ・ダウンカウ
ンタ１３のカウンタ値が＋８になったら進相信号Ｓをチ
ャージポンプ１４に出力し、−８となったら遅相信号Ｔ
をチャージポンプ１４に出力する。こうすることで、Ｐ
ＬＬ回路が安定状態になったときのバンバン動作をアッ
プ・ダウンカウンタ１３が吸収することになり、結果と
してＰＬＬ回路の安定度が増すこととなる。
【００１５】
【発明が解決しようとする課題】しかしながら、伝送信
号の速度が更に高速になると、加減算回路で構成される
アップ・ダウンカウンタは動作できなくなる。すると、
ＰＬＬ回路の動作速度をアップ・ダウンカウンタが制限
することになる。
号の速度が更に高速になると、加減算回路で構成される
アップ・ダウンカウンタは動作できなくなる。すると、
ＰＬＬ回路の動作速度をアップ・ダウンカウンタが制限
することになる。
【００１６】この理由は、以下の通りである。すなわち
アップ・ダウンカウンタは、入力されるｕｐ信号又はｄ
ｏｗｎ信号と同じ周波数のクロックで動作する同期回路
を用いて構成される。また、バイナリ位相比較器を用い
た場合、ｕｐ信号及びｄｏｗｎ信号は伝送データ速度に
応じた速度で出力される。例えば、伝送データが１Ｇｂ
／ｓ（「ｂ／ｓ」は、１秒当りの伝送ビット数）の場
合、ｕｐ信号又はｄｏｗｎ信号は１Ｇｂ／ｓで出力され
る。したがって、アップ・ダウンカウンタのカウント動
作は、１ＧＨｚの周期で行われることになる。
アップ・ダウンカウンタは、入力されるｕｐ信号又はｄ
ｏｗｎ信号と同じ周波数のクロックで動作する同期回路
を用いて構成される。また、バイナリ位相比較器を用い
た場合、ｕｐ信号及びｄｏｗｎ信号は伝送データ速度に
応じた速度で出力される。例えば、伝送データが１Ｇｂ
／ｓ（「ｂ／ｓ」は、１秒当りの伝送ビット数）の場
合、ｕｐ信号又はｄｏｗｎ信号は１Ｇｂ／ｓで出力され
る。したがって、アップ・ダウンカウンタのカウント動
作は、１ＧＨｚの周期で行われることになる。
【００１７】アップ・ダウンカウンタは加減算回路によ
って構成される。この加減算回路がクロックに同期して
動作する同期回路で構成される場合、加減算回路はフリ
ップフロップ及びセレクタによって構成されることにな
る。したがって、加減算回路の動作速度を越えた周期で
ｕｐ信号及びｄｏｗｎ信号が入力された場合、アップ・
ダウンカウンタは動作できなくなる。そして、ｕｐ信号
及びｄｏｗｎ信号の速度は伝送データ速度に比例して変
化する。
って構成される。この加減算回路がクロックに同期して
動作する同期回路で構成される場合、加減算回路はフリ
ップフロップ及びセレクタによって構成されることにな
る。したがって、加減算回路の動作速度を越えた周期で
ｕｐ信号及びｄｏｗｎ信号が入力された場合、アップ・
ダウンカウンタは動作できなくなる。そして、ｕｐ信号
及びｄｏｗｎ信号の速度は伝送データ速度に比例して変
化する。
【００１８】以上より、伝送データ速度が高速になる
と、アップ・ダウンカウンタは動作できなくなるのであ
る。よって、アップ・ダウンカウンタが、ＰＬＬ回路の
動作速度を制限することになり、動作速度の高速化を妨
げるという欠点がある。
と、アップ・ダウンカウンタは動作できなくなるのであ
る。よって、アップ・ダウンカウンタが、ＰＬＬ回路の
動作速度を制限することになり、動作速度の高速化を妨
げるという欠点がある。
【００１９】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は動作速度をよ
り高速化することのできるＰＬＬ回路を提供することで
ある。
るためになされたものであり、その目的は動作速度をよ
り高速化することのできるＰＬＬ回路を提供することで
ある。
【００２０】
【課題を解決するための手段】本発明によるＰＬＬ回路
は、入力信号と発振信号との位相を比較する位相比較手
段と、この位相比較手段の位相比較結果に応じてカウン
ト値がアップ・ダウンするアップ・ダウンカウンタと、
このカウンタのカウント値に応じて発振周波数が制御さ
れる発振手段とを含み、前記発振手段の出力を前記発振
信号として動作するＰＬＬ回路であって、前記位相比較
結果はシリアル信号であり、このシリアル信号をパラレ
ル信号に変換するシリアル−パラレル変換手段を更に含
み、この変換後のパラレル信号で前記アップ・ダウンカ
ウンタのカウント値をアップ・ダウンするようにしたこ
とを特徴とする。なお、前記シリアル信号は前記位相比
較結果を示す一定幅の信号であることを特徴とする。
は、入力信号と発振信号との位相を比較する位相比較手
段と、この位相比較手段の位相比較結果に応じてカウン
ト値がアップ・ダウンするアップ・ダウンカウンタと、
このカウンタのカウント値に応じて発振周波数が制御さ
れる発振手段とを含み、前記発振手段の出力を前記発振
信号として動作するＰＬＬ回路であって、前記位相比較
結果はシリアル信号であり、このシリアル信号をパラレ
ル信号に変換するシリアル−パラレル変換手段を更に含
み、この変換後のパラレル信号で前記アップ・ダウンカ
ウンタのカウント値をアップ・ダウンするようにしたこ
とを特徴とする。なお、前記シリアル信号は前記位相比
較結果を示す一定幅の信号であることを特徴とする。
【００２１】そして、前記シリアル−パラレル変換手段
は、１：２ＤＥＭＵＸ回路や１：４ＤＥＭＵＸ回路等、
シリアルデータをｎビット（ｎは自然数）のパラレルデ
ータに変換する１：ｎＤＥＭＵＸ回路によって構成され
る。
は、１：２ＤＥＭＵＸ回路や１：４ＤＥＭＵＸ回路等、
シリアルデータをｎビット（ｎは自然数）のパラレルデ
ータに変換する１：ｎＤＥＭＵＸ回路によって構成され
る。
【００２２】また、前記入力信号はＮＲＺ信号であり、
このＮＲＺ信号から同期クロックを再生する。さらに、
前記入力信号は外部から入力される信号であり、この信
号に同期したクロックを生成する逓倍ＰＬＬ回路として
ＰＬＬ回路を動作させても良い。なお、前記シリアル−
パラレル変換手段は、前記位相比較手段と前記アップ・
ダウンカウンタ回路との間に設ける。
このＮＲＺ信号から同期クロックを再生する。さらに、
前記入力信号は外部から入力される信号であり、この信
号に同期したクロックを生成する逓倍ＰＬＬ回路として
ＰＬＬ回路を動作させても良い。なお、前記シリアル−
パラレル変換手段は、前記位相比較手段と前記アップ・
ダウンカウンタ回路との間に設ける。
【００２３】要するに本ＰＬＬ回路は、２つの信号の位
相差を比較する比較回路から出力される比較結果をシリ
アル−パラレル変換する回路を有しているのである。そ
して、このシリアル−パラレル変換回路は、シリアルデ
ータをｎビット（ｎは自然数）のデータに変換する１：
ｎＤＥＭＵＸ回路によって構成される。また、そのシリ
アル−パラレル変換回路は、位相比較回路と比較結果を
演算するアップ・ダウンカウンタ回路との間に接続され
るのである。
相差を比較する比較回路から出力される比較結果をシリ
アル−パラレル変換する回路を有しているのである。そ
して、このシリアル−パラレル変換回路は、シリアルデ
ータをｎビット（ｎは自然数）のデータに変換する１：
ｎＤＥＭＵＸ回路によって構成される。また、そのシリ
アル−パラレル変換回路は、位相比較回路と比較結果を
演算するアップ・ダウンカウンタ回路との間に接続され
るのである。
【００２４】
【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。なお、以下の説明におい
て参照する各図においては、他の図と同等部分には同一
符号が付されている。
いて図面を参照して説明する。なお、以下の説明におい
て参照する各図においては、他の図と同等部分には同一
符号が付されている。
【００２５】図１は本発明によるＰＬＬ回路の実施の一
形態を示すブロック図である。同図にはクロック及びデ
ータを再生するためのＰＬＬ回路が示されている。同図
に示されているＰＬＬ回路は、位相比較回路１１と、シ
リアル−パラレル変換回路（ＤＥＭＵＸ回路（デマルチ
プレクサ回路））１２と、アップ・ダウンカウンタ１３
と、チャージポンプ１４と、ループフィルタ１５と、Ｖ
ＣＯ１６とを含んで構成されている。なお、位相比較回
路１１に入力される信号は、例えば周知のＮＲＺ（Ｎｏ
Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）信号であるものと
し、この信号と位相が同一で周波数が等しい信号をＶＣ
Ｏ１６において生成するのである。
形態を示すブロック図である。同図にはクロック及びデ
ータを再生するためのＰＬＬ回路が示されている。同図
に示されているＰＬＬ回路は、位相比較回路１１と、シ
リアル−パラレル変換回路（ＤＥＭＵＸ回路（デマルチ
プレクサ回路））１２と、アップ・ダウンカウンタ１３
と、チャージポンプ１４と、ループフィルタ１５と、Ｖ
ＣＯ１６とを含んで構成されている。なお、位相比較回
路１１に入力される信号は、例えば周知のＮＲＺ（Ｎｏ
Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）信号であるものと
し、この信号と位相が同一で周波数が等しい信号をＶＣ
Ｏ１６において生成するのである。
【００２６】このＰＬＬ回路では、従来の回路（図１
０）とは異なり、位相比較回路１１とアップ・ダウンカ
ウンタ１３との間に位相比較回路１１から出力されるｕ
ｐ信号１１ｕとｄｏｗｎ信号１１ｄの速度を低下させる
ためのＤＥＭＵＸ回路１２を設けている。この結果、Ｄ
ＥＭＵＸ回路１２より出力される低速ｕｐ信号１２ｕ及
び低速ｄｏｗｎ信号１２ｄは、位相比較回路１１から出
力されるｕｐ信号１１ｕ及びｄｏｗｎ信号１１ｕに比べ
て低速となる。従って、アップ・ダウンカウンタ１３の
動作速度は、ＤＥＭＵＸ回路１２を用いない従来の回路
の場合と比較して、緩和されることになる。
０）とは異なり、位相比較回路１１とアップ・ダウンカ
ウンタ１３との間に位相比較回路１１から出力されるｕ
ｐ信号１１ｕとｄｏｗｎ信号１１ｄの速度を低下させる
ためのＤＥＭＵＸ回路１２を設けている。この結果、Ｄ
ＥＭＵＸ回路１２より出力される低速ｕｐ信号１２ｕ及
び低速ｄｏｗｎ信号１２ｄは、位相比較回路１１から出
力されるｕｐ信号１１ｕ及びｄｏｗｎ信号１１ｕに比べ
て低速となる。従って、アップ・ダウンカウンタ１３の
動作速度は、ＤＥＭＵＸ回路１２を用いない従来の回路
の場合と比較して、緩和されることになる。
【００２７】ここで、図１中のＤＥＭＵＸ回路１２の構
成例について図２を参照して説明する。同図を参照する
と、ＤＥＭＵＸ回路１２はＤＥＭＵＸ１２ａと、ＤＥＭ
ＵＸ１２ｂとを含んで構成されている。
成例について図２を参照して説明する。同図を参照する
と、ＤＥＭＵＸ回路１２はＤＥＭＵＸ１２ａと、ＤＥＭ
ＵＸ１２ｂとを含んで構成されている。
【００２８】ＤＥＭＵＸ１２ａは、マスタ−スレイブ−
マスタ（ＭＳＭ）型フリップフロップ（Ｆ／Ｆ）１２１
と、Ｄ型Ｆ／Ｆ１２２とを含んで構成されている。
マスタ（ＭＳＭ）型フリップフロップ（Ｆ／Ｆ）１２１
と、Ｄ型Ｆ／Ｆ１２２とを含んで構成されている。
【００２９】ＭＳＭ型Ｆ／Ｆ１２１は、３段縦属接続さ
れたラッチ（Ｌａｔｃｈ）回路によって構成されてい
る。そして、クロックの立上りタイミングで１段目のラ
ッチ、そのクロックの立下りタイミングで２段目のラッ
チ、さらに次のクロックの立上りタイミングで３段目の
ラッチに、順次ｕｐ信号１１ｕが保持される。
れたラッチ（Ｌａｔｃｈ）回路によって構成されてい
る。そして、クロックの立上りタイミングで１段目のラ
ッチ、そのクロックの立下りタイミングで２段目のラッ
チ、さらに次のクロックの立上りタイミングで３段目の
ラッチに、順次ｕｐ信号１１ｕが保持される。
【００３０】一方、Ｄ型Ｆ／Ｆ１２２は、２段縦属接続
されたラッチ（Ｌａｔｃｈ）回路によって構成されてい
る。そして、クロックの立下りタイミングで１段目のラ
ッチ、次のクロックの立上りタイミングで２段目のラッ
チに、順次ｕｐ信号１１ｕが保持される。
されたラッチ（Ｌａｔｃｈ）回路によって構成されてい
る。そして、クロックの立下りタイミングで１段目のラ
ッチ、次のクロックの立上りタイミングで２段目のラッ
チに、順次ｕｐ信号１１ｕが保持される。
【００３１】以上のような構成により、ＤＥＭＵＸ１２
ａは、ＭＳＭ型Ｆ／Ｆ１２１内の３段目のラッチの出力
及びＤ型Ｆ／Ｆ１２２内の２段目のラッチの出力を低速
ｕｐ信号として送出することになる。なお、ＤＥＭＵＸ
１２ｂもＤＥＭＵＸ１２ａと同様の構成であり、ｄｏｗ
ｎ信号１１ｄ及びクロックを入力とし、低速ｄｏｗｎ信
号１２ｄを出力する。
ａは、ＭＳＭ型Ｆ／Ｆ１２１内の３段目のラッチの出力
及びＤ型Ｆ／Ｆ１２２内の２段目のラッチの出力を低速
ｕｐ信号として送出することになる。なお、ＤＥＭＵＸ
１２ｂもＤＥＭＵＸ１２ａと同様の構成であり、ｄｏｗ
ｎ信号１１ｄ及びクロックを入力とし、低速ｄｏｗｎ信
号１２ｄを出力する。
【００３２】次に、図１中のアップ・ダウンカウンタ１
３の構成例について図３を参照して説明する。同図を参
照すると、ｕｐ信号１１ｕ及びｄｏｗｎ信号１１ｄによ
って制御される５：１セレクタ（Ｓｅｌ）１３１ａ〜１
３１ｎ及びその出力を保持するＦ／Ｆ１３２ａ〜１３２
ｎがｎ個（ｎは自然数）縦属接続されることによってア
ップ・ダウンカウンタ１３が構成されている。各セレク
タには、２段前及び１段前のＦ／Ｆの各出力、自段のＦ
／Ｆの出力、並びに、１段後及び２段後のＦ／Ｆの各出
力の合計５つの信号が入力されるものとし、これら５つ
の信号を合計４ビットのｕｐ信号１２ｕ及びｄｏｗｎ信
号１２ｄで選択するものとする。そして、初段のＦ／Ｆ
１３２ａの出力が遅相信号Ｔとなり、最終段のＦ／Ｆ１
３２ｎの出力が進相信号Ｓとなる。このカウンタ１３の
動作については後に詳述する。
３の構成例について図３を参照して説明する。同図を参
照すると、ｕｐ信号１１ｕ及びｄｏｗｎ信号１１ｄによ
って制御される５：１セレクタ（Ｓｅｌ）１３１ａ〜１
３１ｎ及びその出力を保持するＦ／Ｆ１３２ａ〜１３２
ｎがｎ個（ｎは自然数）縦属接続されることによってア
ップ・ダウンカウンタ１３が構成されている。各セレク
タには、２段前及び１段前のＦ／Ｆの各出力、自段のＦ
／Ｆの出力、並びに、１段後及び２段後のＦ／Ｆの各出
力の合計５つの信号が入力されるものとし、これら５つ
の信号を合計４ビットのｕｐ信号１２ｕ及びｄｏｗｎ信
号１２ｄで選択するものとする。そして、初段のＦ／Ｆ
１３２ａの出力が遅相信号Ｔとなり、最終段のＦ／Ｆ１
３２ｎの出力が進相信号Ｓとなる。このカウンタ１３の
動作については後に詳述する。
【００３３】
【実施例】図４は本発明の第１の実施例によるＰＬＬ回
路の構成を示すブロック図である。本ＰＬＬ回路は、位
相比較回路１１と、ＤＥＭＵＸ回路１２と、アップ・ダ
ウンカウンタ１３と、チャージポンプ１４と、ループフ
ィルタ１５と、ＶＣＯ１６とを含んで構成されている。
路の構成を示すブロック図である。本ＰＬＬ回路は、位
相比較回路１１と、ＤＥＭＵＸ回路１２と、アップ・ダ
ウンカウンタ１３と、チャージポンプ１４と、ループフ
ィルタ１５と、ＶＣＯ１６とを含んで構成されている。
【００３４】同図に示されている実施例では、位相比較
回路１１より出力されるｕｐ信号１１ｕ及びｄｏｗｎ信
号１１ｄの速度を緩和するためのＤＥＭＵＸ回路１２に
１：２ＤＥＭＵＸ回路を用いている。従って、位相比較
回路１１の出力であるｕｐ信号１１ｕ及びｄｏｗｎ信号
１１ｄ（共にシリアル信号）に応じて、ＤＥＭＵＸ回路
１２は図５に示されているように、パラレル信号を構成
する２つの低速ｕｐ信号（低速ｕｐ信号（１）、低速ｕ
ｐ信号（２））、パラレル信号を構成する２つの低速ｄ
ｏｗｎ信号（低速ｄｏｗｎ信号（１）、低速ｄｏｗｎ信
号（２））の合計４つの信号を出力する。この結果、Ｄ
ＥＭＵＸ回路１２の出力信号は、ＤＥＭＵＸ回路１２の
入力信号の半分の速度となる。この低速化された４つの
信号は次のアップ・ダウンカウンタ１３に入力される。
回路１１より出力されるｕｐ信号１１ｕ及びｄｏｗｎ信
号１１ｄの速度を緩和するためのＤＥＭＵＸ回路１２に
１：２ＤＥＭＵＸ回路を用いている。従って、位相比較
回路１１の出力であるｕｐ信号１１ｕ及びｄｏｗｎ信号
１１ｄ（共にシリアル信号）に応じて、ＤＥＭＵＸ回路
１２は図５に示されているように、パラレル信号を構成
する２つの低速ｕｐ信号（低速ｕｐ信号（１）、低速ｕ
ｐ信号（２））、パラレル信号を構成する２つの低速ｄ
ｏｗｎ信号（低速ｄｏｗｎ信号（１）、低速ｄｏｗｎ信
号（２））の合計４つの信号を出力する。この結果、Ｄ
ＥＭＵＸ回路１２の出力信号は、ＤＥＭＵＸ回路１２の
入力信号の半分の速度となる。この低速化された４つの
信号は次のアップ・ダウンカウンタ１３に入力される。
【００３５】アップ・ダウンカウンタ１３は入力される
４つの信号により、図６に示されているように、カウン
タの位置を変化させる。例えば、２つの低速ｕｐ信号が
入力され２つの低速ｄｏｗｎ信号が入力されない場合、
カウンタ値は＋２される。また、２つの低速ｕｐ信号が
入力されずに２つのｄｏｗｎ信号が入力された場合、カ
ウンタ値は−２される。低速ｕｐ信号と低速ｄｏｗｎ信
号が共に入力された場合は、低速ｕｐ信号と低速ｄｏｗ
ｎ信号との数を加減算してカウンタ値を決定する。
４つの信号により、図６に示されているように、カウン
タの位置を変化させる。例えば、２つの低速ｕｐ信号が
入力され２つの低速ｄｏｗｎ信号が入力されない場合、
カウンタ値は＋２される。また、２つの低速ｕｐ信号が
入力されずに２つのｄｏｗｎ信号が入力された場合、カ
ウンタ値は−２される。低速ｕｐ信号と低速ｄｏｗｎ信
号が共に入力された場合は、低速ｕｐ信号と低速ｄｏｗ
ｎ信号との数を加減算してカウンタ値を決定する。
【００３６】例えば、低速ｕｐ信号が２つ入力され低速
ｄｏｗｎ信号が２つ入力された場合、カウンタ値は
「０」となる。低速ｕｐ信号が２つ入力され低速ｄｏｗ
ｎ信号が１つ入力された場合、カウンタ値は「＋１」と
なる。低速ｕｐ信号が１つ入力され低速ｄｏｗｎ信号が
２つ入力された場合、カウンタ値は「−１」となる。ま
た、低速ｕｐ信号と低速ｄｏｗｎ信号とが共に入力され
ない場合は、カウンタ値は「０」となる。
ｄｏｗｎ信号が２つ入力された場合、カウンタ値は
「０」となる。低速ｕｐ信号が２つ入力され低速ｄｏｗ
ｎ信号が１つ入力された場合、カウンタ値は「＋１」と
なる。低速ｕｐ信号が１つ入力され低速ｄｏｗｎ信号が
２つ入力された場合、カウンタ値は「−１」となる。ま
た、低速ｕｐ信号と低速ｄｏｗｎ信号とが共に入力され
ない場合は、カウンタ値は「０」となる。
【００３７】ＤＥＭＵＸ回路１２を挿入することでアッ
プ・ダウンカウンタ１３の構成は複雑になるが、アップ
・ダウンカウンタ１３に入力される信号の低速ｕｐ信号
と低速ｄｏｗｎ信号との速度が半分になるため、アップ
・ダウンカウンタ１３の動作速度も半分となる。
プ・ダウンカウンタ１３の構成は複雑になるが、アップ
・ダウンカウンタ１３に入力される信号の低速ｕｐ信号
と低速ｄｏｗｎ信号との速度が半分になるため、アップ
・ダウンカウンタ１３の動作速度も半分となる。
【００３８】図７は本発明の第２の実施例によるＰＬＬ
回路の構成を示すブロック図である。本例のＰＬＬ回路
は、図４に示されている実施例と同様に、位相比較回路
１１と、ＤＥＭＵＸ回路１２と、アップ・ダウンカウン
タ１３と、チャージポンプ１４と、ループフィルタ１５
と、ＶＣＯ１６とを含んで構成されている。なお、図７
中のアップ・ダウンカウンタ１３は、図３中の５：１セ
レクタを９：１セレクタに変更したものであるものとす
る。
回路の構成を示すブロック図である。本例のＰＬＬ回路
は、図４に示されている実施例と同様に、位相比較回路
１１と、ＤＥＭＵＸ回路１２と、アップ・ダウンカウン
タ１３と、チャージポンプ１４と、ループフィルタ１５
と、ＶＣＯ１６とを含んで構成されている。なお、図７
中のアップ・ダウンカウンタ１３は、図３中の５：１セ
レクタを９：１セレクタに変更したものであるものとす
る。
【００３９】ここで、１：４ＤＥＭＵＸ回路１２の内部
構成例について図８を参照して説明する。同図を参照す
ると、ｕｐ信号１１ｕから低速ｕｐ信号１２ｕを生成す
るために、１：２ＤＥＭＵＸ８１ａと、このＤＥＭＵＸ
８１ａの２つの出力をそれぞれ入力とするＤＥＭＵＸ８
１ｂ及び８１ｃとを含んで構成されている。また、ｄｏ
ｗｎ信号１１ｄから低速ｄｏｗｎ信号１２ｄを生成する
ために、１：２ＤＥＭＵＸ８２ａと、このＤＥＭＵＸ８
２ａの２つの出力をそれぞれ入力とするＤＥＭＵＸ８２
ｂ及び８２ｃとを含んで構成されている。同図中の各Ｄ
ＥＭＵＸは図２中の各ＤＥＭＵＸと同様の構成であるも
のとする。このような構成により、１：４ＤＥＭＵＸ回
路を実現することができるのである。
構成例について図８を参照して説明する。同図を参照す
ると、ｕｐ信号１１ｕから低速ｕｐ信号１２ｕを生成す
るために、１：２ＤＥＭＵＸ８１ａと、このＤＥＭＵＸ
８１ａの２つの出力をそれぞれ入力とするＤＥＭＵＸ８
１ｂ及び８１ｃとを含んで構成されている。また、ｄｏ
ｗｎ信号１１ｄから低速ｄｏｗｎ信号１２ｄを生成する
ために、１：２ＤＥＭＵＸ８２ａと、このＤＥＭＵＸ８
２ａの２つの出力をそれぞれ入力とするＤＥＭＵＸ８２
ｂ及び８２ｃとを含んで構成されている。同図中の各Ｄ
ＥＭＵＸは図２中の各ＤＥＭＵＸと同様の構成であるも
のとする。このような構成により、１：４ＤＥＭＵＸ回
路を実現することができるのである。
【００４０】図７に示されている実施例では、位相比較
回路１１より出力されるｕｐ信号１１ｕ及びｄｏｗｎ１
１ｄ信号の速度を緩和するためのＤＥＭＵＸ回路１２
に、１：４ＤＥＭＵＸ回路を用いている。従って、位相
比較回路１１の出力に応じて、ＤＥＭＵＸ回路１２は、
４つの低速ｕｐ信号１２ｕ、４つの低速ｄｏｗｎ信号１
２ｄの合計８つの信号を出力する。この８つの信号、低
速ｕｐ信号１２ｕ及び低速ｄｏｗｎ信号１２ｄは次のア
ップ・ダウンカウンタ１３に入力される。アップ・ダウ
ンカウンタ１３は入力される８つの信号を加減算するこ
とでカウンタの位置を変化させる。
回路１１より出力されるｕｐ信号１１ｕ及びｄｏｗｎ１
１ｄ信号の速度を緩和するためのＤＥＭＵＸ回路１２
に、１：４ＤＥＭＵＸ回路を用いている。従って、位相
比較回路１１の出力に応じて、ＤＥＭＵＸ回路１２は、
４つの低速ｕｐ信号１２ｕ、４つの低速ｄｏｗｎ信号１
２ｄの合計８つの信号を出力する。この８つの信号、低
速ｕｐ信号１２ｕ及び低速ｄｏｗｎ信号１２ｄは次のア
ップ・ダウンカウンタ１３に入力される。アップ・ダウ
ンカウンタ１３は入力される８つの信号を加減算するこ
とでカウンタの位置を変化させる。
【００４１】本例のＰＬＬ回路では、ＤＥＭＵＸ回路１
２を挿入しているのでアップ・ダウンカウンタ１３の構
成が複雑になる。しかし、アップ・ダウンカウンタ１３
に入力される信号の低速ｕｐ信号１２ｕ及び低速ｄｏｗ
ｎ信号１２ｄの速度が４分の１になるため、アップ・ダ
ウンカウンタ１３の動作速度も４分の１となる。
２を挿入しているのでアップ・ダウンカウンタ１３の構
成が複雑になる。しかし、アップ・ダウンカウンタ１３
に入力される信号の低速ｕｐ信号１２ｕ及び低速ｄｏｗ
ｎ信号１２ｄの速度が４分の１になるため、アップ・ダ
ウンカウンタ１３の動作速度も４分の１となる。
【００４２】上述した２つの実施例のように位相比較回
路１１とアップ・ダウンカウンタ１３との間に位相比較
回路１１の出力であるｕｐ信号１１ｕ及びｄｏｗｎ信号
１１ｄをシリアル−パラレル変換するＤＥＭＵＸ回路１
２を挿入することで、ＤＥＭＵＸ回路１２のシリアル−
パラレル変換の数に応じて、アップ・ダウンカウンタの
動作速度を緩和することができる。すなわち、１：ｎＤ
ＥＭＵＸ回路（ｎを自然数とする）を用いた場合は、ア
ップ・ダウンカウンタの動作速度は１／ｎに緩和される
こととなる。
路１１とアップ・ダウンカウンタ１３との間に位相比較
回路１１の出力であるｕｐ信号１１ｕ及びｄｏｗｎ信号
１１ｄをシリアル−パラレル変換するＤＥＭＵＸ回路１
２を挿入することで、ＤＥＭＵＸ回路１２のシリアル−
パラレル変換の数に応じて、アップ・ダウンカウンタの
動作速度を緩和することができる。すなわち、１：ｎＤ
ＥＭＵＸ回路（ｎを自然数とする）を用いた場合は、ア
ップ・ダウンカウンタの動作速度は１／ｎに緩和される
こととなる。
【００４３】図９は本発明の第３の実施例によるＰＬＬ
回路の構成を示すブロック図である。同図に示されてい
るＰＬＬ回路は逓倍ＰＬＬ回路であり、図１に示されて
いるＰＬＬ回路に分周器１７を追加した構成である。こ
のため、同図のＰＬＬ回路は、位相比較回路１１と、シ
リアル−パラレル変換回路（ＤＥＭＵＸ）１２と、アッ
プ・ダウンカウンタ１３と、チャージポンプ１４と、ル
ープフィルタ１５と、ＶＣＯ１６と、分周器１７とを含
んで構成されている。
回路の構成を示すブロック図である。同図に示されてい
るＰＬＬ回路は逓倍ＰＬＬ回路であり、図１に示されて
いるＰＬＬ回路に分周器１７を追加した構成である。こ
のため、同図のＰＬＬ回路は、位相比較回路１１と、シ
リアル−パラレル変換回路（ＤＥＭＵＸ）１２と、アッ
プ・ダウンカウンタ１３と、チャージポンプ１４と、ル
ープフィルタ１５と、ＶＣＯ１６と、分周器１７とを含
んで構成されている。
【００４４】同図中に示されているＰＬＬ回路は逓倍Ｐ
ＬＬ回路であり、リファレンス信号の２，３，４…とい
った整数倍の周波数のクロックを得るためのＰＬＬ回路
である。このＰＬＬ回路は、ＶＣＯ１６の出力を分周し
た信号とリファレンス信号との位相及び周波数を同一に
するように動作する。したがって、分周比が「２」の場
合はＶＣＯ１６の発振周波数はリファレンス信号の２倍
となり、分周比が「３」の場合はＶＣＯ１６の発振周波
数はリファレンス信号の３倍となる。すなわち、分周器
の分周比に比例した周波数を得ることができるのであ
る。このようなクロックの逓倍機能を持たせるために本
例では分周器を挿入しているのである。
ＬＬ回路であり、リファレンス信号の２，３，４…とい
った整数倍の周波数のクロックを得るためのＰＬＬ回路
である。このＰＬＬ回路は、ＶＣＯ１６の出力を分周し
た信号とリファレンス信号との位相及び周波数を同一に
するように動作する。したがって、分周比が「２」の場
合はＶＣＯ１６の発振周波数はリファレンス信号の２倍
となり、分周比が「３」の場合はＶＣＯ１６の発振周波
数はリファレンス信号の３倍となる。すなわち、分周器
の分周比に比例した周波数を得ることができるのであ
る。このようなクロックの逓倍機能を持たせるために本
例では分周器を挿入しているのである。
【００４５】本実施例のＰＬＬ回路においても、位相比
較回路１１とアップ・ダウンカウンタ１３との間に位相
比較回路１１から出力されるｕｐ信号１１ｕ及びｄｏｗ
ｎ信号１１ｄの速度を下げるためのＤＥＭＵＸ回路１２
を設けている。この結果、アップ・ダウンカウンタ１３
に入力される低速ｕｐ信号１２ｕ及び低速ｄｏｗｎ信号
１２ｄは、位相比較回路１１から出力されるｕｐ信号１
１ｕ及びｄｏｗｎ信号１１ｄに比べて低速となる。よっ
て、アップ・ダウンカウンタ１３の動作速度はＤＥＭＵ
Ｘ回路１２を用いない場合と比較して、緩和されること
になる。
較回路１１とアップ・ダウンカウンタ１３との間に位相
比較回路１１から出力されるｕｐ信号１１ｕ及びｄｏｗ
ｎ信号１１ｄの速度を下げるためのＤＥＭＵＸ回路１２
を設けている。この結果、アップ・ダウンカウンタ１３
に入力される低速ｕｐ信号１２ｕ及び低速ｄｏｗｎ信号
１２ｄは、位相比較回路１１から出力されるｕｐ信号１
１ｕ及びｄｏｗｎ信号１１ｄに比べて低速となる。よっ
て、アップ・ダウンカウンタ１３の動作速度はＤＥＭＵ
Ｘ回路１２を用いない場合と比較して、緩和されること
になる。
【００４６】従って、本実施例によるＰＬＬ回路は、Ｄ
ＥＭＵＸ回路１２のシリアル−パラレル変換の変換割合
に応じて高速動作する。例えば、１：２ＤＥＭＵＸ回路
をＤＥＭＵＸ回路１２に用いた場合は、アップ・ダウン
カウンタ１３の動作速度は半分となる。また、１：４Ｄ
ＥＭＵＸ回路を用いた場合にはアップ・ダウンカウンタ
１３の動作速度は４分の１となる。
ＥＭＵＸ回路１２のシリアル−パラレル変換の変換割合
に応じて高速動作する。例えば、１：２ＤＥＭＵＸ回路
をＤＥＭＵＸ回路１２に用いた場合は、アップ・ダウン
カウンタ１３の動作速度は半分となる。また、１：４Ｄ
ＥＭＵＸ回路を用いた場合にはアップ・ダウンカウンタ
１３の動作速度は４分の１となる。
【００４７】本実施例のような逓倍ＰＬＬ回路の場合
も、上述したクロック及びデータ再生ＰＬＬ回路の場合
と同様に、位相比較回路１１とアップ・ダウンカウンタ
１３との間に位相比較回路１１の出力であるｕｐ信号１
１ｕ及びｄｏｗｎ信号１１ｄをシリアル−パラレル変換
するＤＥＭＵＸ回路１２を挿入することで、ＤＥＭＵＸ
回路１２のシリアル−パラレル変換の変換割合に応じ
て、アップ・ダウンカウンタ１２の動作速度を緩和する
ことができる。すなわち、１：ｎＤＥＭＵＸ回路（ｎは
自然数とする）を用いた場合は、アップ・ダウンカウン
タの動作速度は１／ｎに緩和されることとなる。
も、上述したクロック及びデータ再生ＰＬＬ回路の場合
と同様に、位相比較回路１１とアップ・ダウンカウンタ
１３との間に位相比較回路１１の出力であるｕｐ信号１
１ｕ及びｄｏｗｎ信号１１ｄをシリアル−パラレル変換
するＤＥＭＵＸ回路１２を挿入することで、ＤＥＭＵＸ
回路１２のシリアル−パラレル変換の変換割合に応じ
て、アップ・ダウンカウンタ１２の動作速度を緩和する
ことができる。すなわち、１：ｎＤＥＭＵＸ回路（ｎは
自然数とする）を用いた場合は、アップ・ダウンカウン
タの動作速度は１／ｎに緩和されることとなる。
【００４８】請求項の記載に関連して本発明は更に次の
態様をとりうる。
態様をとりうる。
【００４９】（１）前記位相比較手段の代わりに、前記
入力信号と前記発振信号との周波数を比較する周波数比
較手段を含み、この比較結果に応じて前記アップ・ダウ
ンカウンタのカウント値をアップ・ダウンさせるように
したことを特徴とする請求項１〜８のいずれかに記載の
ＰＬＬ回路。
入力信号と前記発振信号との周波数を比較する周波数比
較手段を含み、この比較結果に応じて前記アップ・ダウ
ンカウンタのカウント値をアップ・ダウンさせるように
したことを特徴とする請求項１〜８のいずれかに記載の
ＰＬＬ回路。
【００５０】（２）前記位相比較手段の代わりに、前記
入力信号と前記発振信号との位相及び周波数を比較する
周波数比較手段を含み、この比較結果に応じて前記アッ
プ・ダウンカウンタのカウント値をアップ・ダウンさせ
るようにしたことを特徴とする請求項１〜８のいずれか
に記載のＰＬＬ回路。
入力信号と前記発振信号との位相及び周波数を比較する
周波数比較手段を含み、この比較結果に応じて前記アッ
プ・ダウンカウンタのカウント値をアップ・ダウンさせ
るようにしたことを特徴とする請求項１〜８のいずれか
に記載のＰＬＬ回路。
【００５１】
【発明の効果】以上説明したように本発明は、入力信号
と発振信号との位相比較結果に応じてカウント値がアッ
プ・ダウンするアップ・ダウンカウンタのカウント値に
応じてＶＣＯの発振周波数を制御するように動作するＰ
ＬＬ回路において、位相比較結果であるシリアル信号を
パラレル信号に変換するシリアル−パラレル変換手段を
設け、この変換後のパラレル信号でアップ・ダウンカウ
ンタのカウント値をアップ・ダウンすることにより、従
来ＰＬＬ回路の速度を制限していたアップ・ダウンカウ
ンタの動作速度を緩和させ、ＰＬＬ回路の動作速度を向
上させることができるという効果がある。
と発振信号との位相比較結果に応じてカウント値がアッ
プ・ダウンするアップ・ダウンカウンタのカウント値に
応じてＶＣＯの発振周波数を制御するように動作するＰ
ＬＬ回路において、位相比較結果であるシリアル信号を
パラレル信号に変換するシリアル−パラレル変換手段を
設け、この変換後のパラレル信号でアップ・ダウンカウ
ンタのカウント値をアップ・ダウンすることにより、従
来ＰＬＬ回路の速度を制限していたアップ・ダウンカウ
ンタの動作速度を緩和させ、ＰＬＬ回路の動作速度を向
上させることができるという効果がある。
【図１】本発明の実施の一形態によるＰＬＬ回路の構成
を示すブロック図である。
を示すブロック図である。
【図２】図１中のＤＥＭＵＸ回路の構成例を示すブロッ
ク図である。
ク図である。
【図３】図１中のアップ・ダウンカウンタの構成例を示
すブロック図である。
すブロック図である。
【図４】本発明の第１の実施例によるＰＬＬ回路の構成
を示すブロック図である。
を示すブロック図である。
【図５】図４のＰＬＬ回路の動作を示すタイミングチャ
ートである。
ートである。
【図６】図４のＰＬＬ回路の動作を説明するための図で
ある。
ある。
【図７】本発明の第２の実施例によるＰＬＬ回路の構成
を示すブロック図である。
を示すブロック図である。
【図８】図７中のＤＥＭＵＸ回路の構成例を示すブロッ
ク図である。
ク図である。
【図９】本発明の第３の実施例によるＰＬＬ回路の構成
を示すブロック図である。
を示すブロック図である。
【図１０】従来のＰＬＬ回路の構成を示すブロック図で
ある。
ある。
１１ 位相比較回路 １２ ＤＥＭＵＸ回路 １３ アップ・ダウンカウンタ １４ チャージポンプ １５ ループフィルタ １６ ＶＣＯ １７ 分周器
Claims (8)
- 【請求項１】 入力信号と発振信号との位相を比較する
位相比較手段と、この位相比較手段の位相比較結果に応
じてカウント値がアップ・ダウンするアップ・ダウンカ
ウンタと、このカウンタのカウント値に応じて発振周波
数が制御される発振手段とを含み、前記発振手段の出力
を前記発振信号として動作するＰＬＬ回路であって、前
記位相比較結果はシリアル信号であり、このシリアル信
号をパラレル信号に変換するシリアル−パラレル変換手
段を更に含み、この変換後のパラレル信号で前記アップ
・ダウンカウンタのカウント値をアップ・ダウンするよ
うにしたことを特徴とするＰＬＬ回路。 - 【請求項２】 前記シリアル信号は前記位相比較結果を
示す一定幅の信号であることを特徴とする請求項１記載
のＰＬＬ回路。 - 【請求項３】 前記シリアル−パラレル変換手段は、シ
リアルデータをｎビット（ｎは自然数）のパラレルデー
タに変換する１：ｎＤＥＭＵＸ回路によって構成される
ことを特徴とする請求項１又は２記載のＰＬＬ回路。 - 【請求項４】 前記シリアル−パラレル変換手段は、
１：２ＤＥＭＵＸ回路によって構成されることを特徴と
する請求項１又は２記載のＰＬＬ回路。 - 【請求項５】 前記シリアル−パラレル変換手段は、
１：４ＤＥＭＵＸ回路によって構成されることを特徴と
する請求項１又は２記載のＰＬＬ回路。 - 【請求項６】 前記入力信号はＮＲＺ信号であり、この
ＮＲＺ信号から同期クロックを再生することを特徴とす
る請求項１〜５のいずれかに記載のＰＬＬ回路。 - 【請求項７】 前記入力信号は外部から入力される信号
であり、この信号に同期したクロックを生成する逓倍Ｐ
ＬＬ回路として動作することを特徴とする請求項１〜５
のいずれかに記載のＰＬＬ回路。 - 【請求項８】 前記シリアル−パラレル変換手段は、前
記位相比較手段と前記アップ・ダウンカウンタ回路との
間に設けられていることを特徴とする請求項１〜７のい
ずれかに記載のＰＬＬ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31899799A JP3292188B2 (ja) | 1999-11-10 | 1999-11-10 | Ｐｌｌ回路 |
| US09/711,407 US6377127B1 (en) | 1999-11-10 | 2000-11-13 | Phase locked loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31899799A JP3292188B2 (ja) | 1999-11-10 | 1999-11-10 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001136062A JP2001136062A (ja) | 2001-05-18 |
| JP3292188B2 true JP3292188B2 (ja) | 2002-06-17 |
Family
ID=18105353
Family Applications (1)
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