JP3415574B2 - Ｐｌｌ回路 - Google Patents

Ｐｌｌ回路

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、位相同期ループ回
路に関し、特に、分数分周型の位相同期ループ回路に関
する。
【０００２】
【従来の技術】従来、基準信号の周波数よりも小さな周
波数間隔で出力信号の周波数を制御するには、通常の位
相同期ループ（ＰＬＬ）回路の可変分周回路の分周比を
時間的に平均させ、平均値として、小数点以下の精度の
分周比を実現する構成が用いられている。分周回路の分
周比を時間的に変化させ、平均化することで、等価的に
分数の分周比を実現する構成を、分数分周方式ともい
う。
【０００３】基準信号ｆｒの１周期１／ｆｒを１クロッ
クとすると、Ｌクロック（時間Ｔ）の間に一度だけ、分
周比がＭからＭ＋１に変化させることで、期間Ｔにおけ
る分周比の平均値は、Ｍ＋１／Ｌで与えられる。
【０００４】この分数部分の項１／Ｌは、ｋ／Ｌに拡張
され、ｋ＝０、１、２、…とすることによって、１／Ｌ
ステップで分周比を設定できる。分周比は、 Ｍave＝Ｍ＋ｋ／Ｌ（０≦ｋ≦Ｌ、ｋは整数） となる。
【０００５】図１５は、このような分数分周方式のＰＬ
Ｌ回路の構成原理を示す図である。なお、図１５には、
ＰＬＬ回路の位相比較回路、チャージポンプ、ループフ
ィルタ、電圧制御発振器は省略されており、分周回路と
その制御回路のみが示されている。図１５に示すよう
に、加算器６０２とレジスタ６０３からなるアキュムレ
ータ６００と、分周比Ｍ、又はＭ＋１（Ｍは所定の整
数）で分周する可変分周回路６０１から構成され、加算
器６０２は基準周波数に等しいクロックによりｋずつ加
算し、加算器がオーバーフローしたとき分周器の分周比
がＭ＋１となり、オーバーフローが発生しないとき、分
周比は、Ｍとされる構成とされる。
【０００６】しかしながら、図１５に示した構成の分数
分周方式のように、周期的に分周比を変化させると、該
変化を周期とする周波数成分のスプリアスが発生する。
すなわち、分周回路６０１の分周比の変化の周期をＴと
すると、ＰＬＬ回路の出力（電圧制御発振器の）にはそ
の中心周波数から周波数１／Ｔ毎に離れたスプリアス成
分が発生する。
【０００７】このスプリアス成分を低減するために、例
えば特開平８−８７４１号公報には、基準信号周波数よ
りも小さな周波数間隔で出力信号周波数を制御する周波
数シンセンサイザ（ＰＬＬ回路）において、出力信号の
中心周波数近傍のスプリアスを低減する周波数シンセン
サイザとして、図１６に示すような構成が開示されてい
る。図１６において、７０１は位相比較器、７０２は、
低域通過フィルタ、７０３は電圧制御発振器、７０４は
可変分周器、７１１は分周器加算器、７０６〜７０９は
アキュームレータ、７０５は分周比制御回路である。可
変分周器７０４は、分周比制御回路７０５から設定され
た値に従って、電圧制御発振器（ＶＣＯ）７０３の出力
信号周波数を分周して出力する。位相比較器７０１は、
可変分周器７０４の出力と基準周波数の位相を比較して
位相差を出力する。位相比較器７０１の出力は低域通過
フィルタ７０２を通して電圧制御発振器７０３に入力さ
れ、電圧制御発振器７０３の出力信号を分周した信号が
基準信号に位相同期するように制御する。電圧制御発振
器７０３の出力は外部に出力されるとともに、可変分周
器７０４に入力される。
【０００８】分周比制御回路７０５は、アキュムレータ
７０６、７０７、７０８、７０９、少数部計算回路７１
０、分周比加算器７１１から構成され、各回路は、可変
分周器７０４の出力をクロックとして動作する。アキュ
ムレータ７０６は、加算器とレジスタよりなり、クロッ
クに同期して外部より設定された小数部データとレジス
タの値を加算し、レジスタの値を更新し、アキュムレー
タ７０７は、加算器とレジスタよりなり、クロックに同
期してアキュムレータ７０６の出力値とレジスタの値に
加えて最下位ビットに１を加算し、レジスタの値を更新
し、アキュムレータ７０７、７０８も同様の構成とさ
れ、各アキュムレータの加算器は、それぞれ最上位ビッ
トの桁上げ信号をキャリー信号として出力し、キャリー
信号が少数部計算回路７１０に入力する。
【０００９】少数部計算回路７１０は、クロックに同期
して動作し、アキュムレータ７０６からキャリー信号が
発生すると、３クロック後に、＋１を発生し、アキュム
レータ７０７からキャリー信号が入力すると、２クロッ
ク後に＋１、３クロック後に＋１を発生し、アキュムレ
ータ７０８からキャリー信号が入力すると、１クロック
後に＋１、２クロック後に−２、３クロック後に＋１を
順に発生し、アキュムレータ７０９からキャリー信号が
入力すると、０クロック後に＋１、１クロック後に−
３、２クロック後に＋３、３クロック後に−１を順に発
生する。
【００１０】各クロックにおいて各アキュムレータに生
じるキャリー信号によって発生した値の合計を、少数部
計算回路７１０に出力する。分周比加算器７１１は、少
数部計算回路７１０の出力と、整数部データの値を加算
し、その結果が、分周比制御回路７０５の出力となり、
可変分周器７０４の分周比を設定する。これにより、分
周比の変化をクロック毎に発生され、分周比の変化に周
波数成分を高くし、低い周波数成分を低くする。アキュ
ムレータ７０７〜７０９のキャリー信号によって起こる
分周比の変化は、それぞれ平均時間が０となるので平均
の分周比には影響を与えず、アキュムレータ７０６から
発生するキャリーが平均分周比に寄与する。
【００１１】整数データをＭ、小数部データをＫ、アキ
ュムレータ７０６のビット数をｎビットとすると、アキ
ュムレータ７０６は、２nクロックの間に、Ｋ回キャリ
ーを発生し、Ｋ回、分周比を（Ｍ＋１）とするので、平
均の分周比は、（Ｍ＋Ｋ／２ n）となり、基準信号周波
数をｆｒとすると、出力周波数は、ｆｒ・（Ｍ＋Ｋ／２
n）となる。
【００１２】分周比の変化の周波数成分は、ＶＣＯの出
力のスプリアスとなって現れるが、アキュムレータを４
段接続し分周比の変化の周波数が大きくなり、低い周波
数成分が小さくなる。アキュムレータ７０７の最下位ビ
ットに常時１を加算することで周期的な変化を乱してお
り、出力信号の中心周波数から、（ｆｒ・Ｋ／２ｎ／
４）離れた周波数に、スプリアスは発生せず、低い周波
数成分の低減効果を損なうことはない。
【００１３】また、分数分周方式のＰＬＬ回路として、
図１７に示すような構成（「ΔΣ方式」ともいう）も知
られている。分周回路９０７の分周比を制御する分周比
制御回路９０８は、分周クロックで動作するアキュムレ
ータでの演算結果に基づき、分周比の変化ΔＮを可変制
御する。その変化の周期は所定の剰余演算で行われる。
【００１４】さらに、分周比を周期的に変化させること
によるスプリアス発生によるチャージポンプの充電、放
電電流を補償する手段を備えたＰＬＬ回路も知られてい
る。例えば図１８、及び図１９に示すように、位相比較
器８０３から出力されるアップ、ダウン信号によって容
量を充電、放電するチャージポンプ８３１、８３２は、
それぞれ補償チャージポンプを備え、各チャージポンプ
は、Ｕｐ信号でオンされるＰチャネルＭＯＳトランジス
タとＤｏｗｎ信号でオンされるＮチャネルＭＯＳトラン
ジスタからなる単位チャージポンプＣＰをアレイ状に備
え、複数のＣＰの電流出力の和が取り出される構成とさ
れている。補償チャージポンプ回路は、デジタルアナロ
グ変換器８３６で基準電流を可変させるとともに、デコ
ーダ８３４の出力により、チャージポンプの補償電流出
力をオン・オフ制御して電流を可変させている。
【００１５】
【発明が解決しようとする課題】しかしながら、上記し
た構成は、いずれも、可変分周器の分周比を可変させて
平均化することで、分数分周を実現するものであり、分
周器の分周比の変化により、電圧制御発振器の出力には
スプリアスが発生しており、このスプリアスの抑制、補
償を行うためのものである。すなわち、いずれもスプリ
アスフリーの構成ではない。
【００１６】このため、スプリアスを低減のための回路
の規模が増大する、という問題点を有している。例え
ば、チャージポンプの電流を補償することでスプリアス
を抑止する構成（図１８、図１９）のように、回路規模
は大がかりなものとなる。
【００１７】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、構成原理から、
電圧制御発振器の出力にスプリアスが発生することな
く、分数分周を可能とする全く新規なＰＬＬ回路を提供
することにある。
【００１８】
【課題を解決するための手段】前記目的を達成する本発
明は、基準クロックを一の入力端に入力する位相比較回
路と、前記位相比較回路から出力される位相差に応じた
電圧を生成するチャージポンプと、前記位相差に応じた
電圧を平滑化するループフィルタと、前記ループフィル
タの出力電圧を制御電圧として入力し該制御電圧で規定
される発振周波数のクロックを出力する電圧制御発振器
と、前記電圧制御発振器の出力クロックを整数分周する
分周回路と、前記分周回路で整数分周された互いに相の
異なる二つの分周クロックを入力し、前記二つの分周ク
ロックのタイミング差を内分した時間で規定される遅延
時間の出力信号を出力する位相調整回路と、前記位相調
整回路における前記タイミング差を分割する内分比を、
前記整数分周期間毎に可変に設定する制御手段を、備
え、前記位相調整回路から出力される分周クロックが、
前記位相比較回路の他の入力端に入力されて前記基準ク
ロックとの位相差が比較される。
【００１９】本発明においては、前記電圧制御発振器の
出力クロックを分周する分周比が、整数分周比Ｎと、分
数分周比ＭＦ／ＭＤで規定されるＮ＋ＭＦ／ＭＤとさ
れ、前記分周回路はその整数分周比がＮとＮ＋１のいず
れかに設定され、前記制御手段が、前記整数分周された
分周クロックに基づき、ＭＦ単位に累算する加算回路を
備え、前記累算結果が前記ＭＤ以上となる場合には、前
記累算結果を前記ＭＤで割った剰余があらたな累算結果
とされ、現在の累算結果に前記ＭＦを加算した場合に前
記ＭＤ以上となる場合に整数分周期間を規定する前記分
周回路の分周比をＮ＋１に設定する制御回路と、前記累
算結果に基づき、前記位相調整回路におけるタイミング
差の分割する内分比を定める重み付け信号を前記位相調
整回路に出力するデコーダ回路と、を備え、前記電圧制
御発振器の出力の周波数ｆｖｃｏを、常に、分周比Ｎ＋
ＭＦ／ＭＤで分周した周波数ｆｖｃｏ／（Ｎ＋ＭＦ／Ｍ
Ｄ）のクロックが、前記位相比較回路に入力される構成
とされる。なお、本願特許請求の範囲の各請求項によっ
ても、本発明の上記目的が同様にして達成されるもので
あることは、以下の説明からも明らかである。
【００２０】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明のＰＬＬ回路は、その一実施の形態におい
て、図１を参照すると、電圧制御発振器（ＶＣＯ；Volt
age Controlled Oscillator）１４の出力信号を整数
分周する分周回路（１５）と、分周回路（１５）で整数
分周された二つの相の異なる分周クロックを入力し、該
二つの信号のタイミング差を所定の内分比で内分した時
間を遅延時間として含む出力信号を出力する位相調整回
路（１６）と、位相調整回路（１６）から出力される分
周クロックと、入力される基準信号とを入力し位相差を
検出する位相比較回路（１１）と、位相比較回路（１
１）からの位相差に応じた電圧を生成するチャージポン
プ（１２）と、位相差に応じた電圧を平滑化した出力電
圧を電圧制御発振器（１４）に制御電圧として供給する
ループフィルタ（１３）と、を備えている。さらに、分
数分周の分子を規定する整数をＭＦ、分母を規定する整
数をＭＤとして、分周回路（１５）からの整数分周クロ
ックに基づき、ＭＦ毎に累算する加算回路（加算器とレ
ジスタよりなる累算器）（１７）を備え、加算回路１７
での累算結果が前記ＭＤ以上の場合には、加算回路（１
７）は、キャリー（オーバーフロー）信号を制御回路
（１８）に出力して通知し、前記累算結果を前記ＭＤで
割った剰余を、あらたな累算結果ＭＦ′とし、該通知を
受けた分周回路（１５）は、整数分周比を、ＮからＮ＋
１に設定する。
【００２１】一方、加算回路（１７）での累算結果が前
記ＭＤ未満の場合には、前記累算結果をそのままして、
分周回路（１５）の整数分周比をＮとし、前記累算結果
に基づき、前位相調整回路（１６）におけるタイミング
差の内分比を設定する重み付け信号を出力する。
【００２２】以上のように構成された本発明の実施の形
態によれば、位相比較回路（１１）には、電圧制御発振
器（１４）の出力（周波数ｆｖｃｏ）を、常に、分周比
Ｎ＋ＭＦ／ＭＤで分周した信号（周波数ｆｓは、ｆｖｃ
ｏ／（Ｎ＋ＭＦ／ＭＤ）からなり、理論上、周波数スペ
クトルは単一スペクトル）が入力され、基準クロックと
の位相差が比較される。
【００２３】制御回路（１８）は、不図示のカウンタを
備え、前記カウンタのカウント結果に基づき、整数分周
期間Ｎ又はＮ＋１経過毎に、分周回路から出力される二
つの相の異なるクロック信号（図４のＩＮ２、ＩＮ
３）、または前記分周回路で分周された一のクロック信
号（図１０のＩＮ１）から生成された二つの相の異なる
クロック信号（図１０のＡ、Ｂ）の立ち上がり又は立ち
下がりの遷移エッジを、前記位相調整回路（図３の１０
０、図９の２００）の入力に伝達するように制御を行う
手段（図３の１１５、図９の２１４、２１５）構成とし
てもよい。
【００２４】制御回路（図３の１１６）からのパワー制
御信号（図３のＰＯＷＷ）に基づき、整数分周比Ｎより
も小さな分周比の、ＥＣＬで構成されたプリスケーラ
（図３の１０７）から出力されるＥＣＬレベルの信号を
ＣＭＯＳレベルに変換するＥＣＬ／ＣＭＯＳ回路（１０
８1）を、整数分周期間で規定されるタイミングから所
定の期間だけ活性化し、これ以外の期間は、非活性とす
ることで、電力消費を制御するようにしてもよい。
【００２５】本発明においては、プリスケーラ（図９の
２０７）から出力される信号がＥＣＬ／ＣＭＯＳ回路
（図９の２０８）に入力され、ＥＣＬ／ＣＭＯＳ回路
（図９の２０８）からの信号をデータ入力端に入力とす
るＤ型フリップフロップ（図９の２１４）と、Ｄ型フリ
ップフロップ（２１４）のデータ出力端からの出力信号
をデータ入力端に入力とするＤ型フリップフロップ（図
９の２１５）と、を備え、Ｄ型フリップフロップ（２１
４、２１５）のクロック入力端には、制御回路（２１
３）からのタイミングコントロール信号（ＷＩＥ）が入
力され、Ｄ型フリップフロップのデータ出力端からの出
力が、位相調整回路（２００）のインターポレータの入
力端にそれぞれ供給される構成としてもよい。
【００２６】本発明の一実施の形態において、位相調整
回路は、二つの入力信号のタイミング差を所定の内分比
で分割した時間で遅延時間が規定される出力信号を出力
するインターポレータよりなる。インターポレータは、
互いに相の異なる二つのクロックを第１、第２の入力信
号（ＩＮ１、ＩＮ２）として二つの入力端から入力し、
前記第１及び第２の入力信号の所定の論理演算結果を出
力する論理回路（図７のＮＡＮＤ０１）と、第１の電源
（ＶＣＣ）と内部ノード（Ｎ３１）との間に接続され、
前記論理回路の出力信号を制御端子に入力とし、前記第
１、及び第２の入力信号がともに第１の値のとき、オン
状態とされ、前記内部ノードの容量（Ｃ）を充電するパ
スを形成する第１のスイッチ素子（ＭＰ１）と、前記内
部ノードが入力端に接続され、前記内部ノードの電圧
（容量Ｃの端子電圧）としきい値との大小関係が反転し
た場合に出力論理値を変化させる正転又は反転型のバッ
ファ回路（ＩＮＶ３）と、を備え、内部ノード（Ｎ３
１）と第２の電源（ＧＮＤ）との間には、前記第１の入
力信号が第２の値のときオン状態とされる第２のスイッ
チ素子（ＭＮ１１）と、重み付け信号（ＳＢ１−１６）
に基づきオン・オフ制御される第３のスイッチ素子（Ｍ
Ｎ２１）とからなる直列回路が複数並列に接続され、内
部ノードと第２の電源との間には、前記第２の入力信号
が第２の値のときオン状態とされる第４のスイッチ素子
（ＭＮ１２）と、重み付け信号（Ｓ１−１６）に基づき
オン・オフ制御される第５のスイッチ素子（ＭＮ２２）
とからなる直列回路が複数並列に接続されてなるインタ
ーポレータを含む。
【００２７】本発明の実施の形態のＰＬＬ回路におい
て、位相調整回路を構成する上記インターポレータにお
いて、内部ノード（図７のＮ３１）と第２の電源（ＧＮ
Ｄ）間に、直列接続されたスイッチ素子と容量を、複数
本並列接続し、前記複数のスイッチ素子の制御端子に供
給する制御信号にて、前記複数のスイッチ素子をオン又
はオフし、内部ノード（Ｎ３１）に付加する容量を決め
る構成としてもよい。かかる構成とした場合、インタポ
ーレータの動作する周波数範囲が広がる。
【００２８】本発明の実施の形態のＰＬＬ回路において
は、位相調整回路を構成する上記インターポレータにお
いて、前記第２のスイッチ素子、前記第３のスイッチ素
子、前記第４のスイッチ素子、及び、前記第５のスイッ
チ素子がいずれも少なくとも所定個数（Ｋ個）よりな
り、前記第３のスイッチ素子群に供給する重み付け信号
（ＳＢ１−１６）により、Ｌ個（但し、Ｌは０〜Ｋ）の
第３のスイッチ素子（図７のＭＮ２１）をオンとし、前
記第５のスイッチ素子群に供給する重み付け信号（Ｓ１
−１６）により、Ｋ−Ｌ個の前記第５のスイッチ素子
（図７のＭＮ２２）をオンとし、前記第１の入力信号と
前記第２の入力信号のタイミング差を、前記タイミング
差のＫ分の１を単位（分数分周比ＭＦ/ＭＤの場合のＭ
Ｄ）として前記Ｋに基づく内分したタイミングに対応す
る信号を出力し、前記Ｌの値を可変することで、前記タ
イミング差の内分比が可変される。なお、重み付け信号
（Ｓ１−１６）と重み付け信号（ＳＢ１−１６）は、対
応するビットが互いに相補とされる。
【００２９】本発明の実施の形態によれば、位相比較回
路に入力される分周クロックの分周比をＮ＋ＭＦ／ＭＤ
として一定としており、スプリアスが発生しない。すな
わち、本発明は、従来の分数分周方式のように平均化し
て求める構成ではなく、各分周クロックサイクルが、い
ずれもＮ＋ＭＦ／ＭＤの分周周期であるため、原理的に
スプリアス雑音は発生しない構成とされている。
【００３０】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して説明する。図１は、本発明の一実施例の構成をブロ
ック図で示したものである。図１を参照すると、入力ク
ロック（基準クロック）を第１の入力端に入力する位相
比較回路１１と、位相比較回路１１から出力される位相
差（ＵＰ/ＤＯＷＮ信号）に応じて容量を充電又は放電
し、位相差に応じた電圧を生成するチャージポンプ１２
と、該位相差に応じた電圧を平滑化する低域通過フィル
タ（ＬＰＦ）よりなるループフィルタ１３と、ループフ
ィルタ１３の出力電圧を制御電圧として入力し、該制御
電圧で規定される発振周波数のクロック信号を出力する
電圧制御発振器（ＶＣＯ）１４と、電圧制御発振器１４
の出力クロックをＮ又はＮ＋１で整数分周する分周回路
１５と、分周回路１５で分周された二つの相の異なる分
周クロックを入力し、該二つのクロックの立ち上がり又
は立ち下がりエッジのタイミング差を所定の内分比で分
割した時間で遅延時間が規定される出力信号を出力する
位相調整回路１６と、を備えている。
【００３１】位相調整回路１６は、二つのクロックのタ
イミング差の内分比（分割値）は、重み制御信号に基づ
き、可変に設定される。
【００３２】位相調整回路１６の出力クロックは、位相
比較回路１１の第２の入力端に入力され、位相比較回路
１６で入力クロックとの位相差が検出される。
【００３３】加算回路１７は、分数分周比ＭＦ／ＭＤの
分子を定めるコード（ＭＦ）１９を、初期状態（例えば
０）から、整数分周された分周クロックに基づき、イン
クリメントする加算器とレジスタからなる累算器（アキ
ュムレータ）よりなり、累算結果は、ＭＦ、２ＭＦ、３
ＭＦ、…と順次インクリメントされる。
【００３４】加算回路１７の累算結果が、分数分周比Ｍ
Ｆ／ＭＤの分母ＭＤ（位相調整回路１６のタイミング差
の分割の刻みに対応する）に等しいか又は超えた場合、
累算結果を、ＭＤで割った剰余が、新たな加算結果とし
て、位相調整回路１６に出力される。
【００３５】そして、加算回路１７は、現在の累算結果
にＭＦを加算した結果が、ＭＤに等しいか又は超えた場
合、加算回路１７は、キャリー信号等により、制御回路
１８に通知し、この通知を受けた制御回路１８は、次の
整数分周期間における分周回路１５の整数分周比をＮか
らＮ＋１に変更する。
【００３６】分周回路１５は、次の整数分周期間では、
電圧制御発振器１４からの出力クロックをＮ＋１分周
し、位相調整回路１６では、Ｎ＋１分周期間終了直後の
Ｎ分周期間開始時点のクロックの立ち上がり又は立ち上
がりエッジのタイミング差を、（累算結果をＭＤで割っ
た剰余）／ＭＤの分割値で分割したタイミングの信号を
出力する。なお、加算回路１７は、加算結果をデコード
して位相調整回路１６に供給するデコーダ（不図示）を
備えている。
【００３７】また制御回路１８は、分周回路１５から位
相調整回路１８への分周クロックを伝達させるか、非伝
達とするかの制御も行う。すなわち、制御回路１８は、
電圧制御発振器の出力信号をプリスケーラ等で所定の整
数分周比で分周した信号を計数するカウンタを備え、カ
ウンタ値から整数分周期間が経過した時点で、分周回路
１５から出力される二つの相の異なる信号の遷移エッジ
を位相調整回路１６の入力に伝達するように制御する構
成としてもよい。
【００３８】位相調整回路１６は、分周回路から出力さ
れた相の異なる二つの分周クロックのタイミング差の分
割値（内分比）の分解能がＭＤ刻みとされ、加算回路１
７から入力される制御信号に基づき、タイミング差の内
分比が可変に設定される構成とされている。なお、位相
調整回路１６の構成は後に詳細に説明する。
【００３９】図１に示した本発明の一実施例のＰＬＬ回
路の動作の一例を、位相調整回路１６のタイミング差の
分解能が１６刻みで、コード信号１９が「５」、分周回
路１５の整数分周比が「１８００」の場合について、以
下に説明する。
【００４０】位相調整回路１６のタイミング差分割値
は、分周回路１５で分周された整数分周クロック毎に、 ５／１６（整数分周比１８００）、 １０／１６、 １５／１６、 ２０／１６＝４／１６（整数分周比１８０１）、 ９／１６（整数分周比１８００）、 １４／１６、 １９／１６＝３／１６（整数分周比１８０１）、 ８／１６、 １３／１６、 １８／１６＝２／１６（整数分周比１８０１）、 ７／１６、 １２／１６、 １７／１６＝１／１６（整数分周比１８０１）、 ６／１６ １１／１６ １６／１６＝０／１６（整数分周比１８０１）、 ５／１６ と、そのタイミング差の分割値を、分周クロック毎（１
８００又は１８０１分周周期）に可変させていく。その
際、分子の値は、ｍｏｄｕｌｏ（モジュロ）１６にて加
算される。すなわち、加算結果が１６を超えた場合、１
６の剰余があらたな分子とされる。
【００４１】例えば、現在の値が１５／１６のとき、５
／１６を加算すると、１５／１６＋５／１６＝２０／１
６となり、４／１６（整数分周比１８０１）となる。
【００４２】この場合、制御回路１８は、分周回路１５
における次の整数分周比を１８０１から１８０１とし、
電圧制御発振器１４の出力クロック（周期ｔＣＫ）を１
８０１分周した直後の分周クロックを入力した位相調整
回路１６では、入力クロックのタイミング差ｔＣＫの４
／１６のタイミングの出力信号を出力する。
【００４３】分周回路１５、及び位相調整回路１６で分
周され、位相比較回路１１に入力される分周クロックの
周期は、いずれのサイクル（分周周期）も、常に、１８
００＋５／１６となる。
【００４４】本発明においては、電圧制御発振器１４の
出力を分周して位相比較器１１に入力されるクロック
（周期ｔＣＫ）の周期は、（１８００＋５／１６）ｔＣ
Ｋとなる。すなわち、本発明において、ループ内の分周
周期は変化しない。このため、分周回路の分周比の切り
替えにより発生していた電圧制御発振器１４の出力にス
プリアスは生じない。
【００４５】図２は、本発明の一実施例の動作原理を説
明するための図である。図２を参照すると、位相調整回
路１６のタイミング差の分割の分解能が７刻みで、整数
分周比が３、分数分周比が３／７の場合の動作原理が模
式的に示されている。コード１９は、分数分周比が３／
７の分子である３とされている。
【００４６】位相調整回路１６は、タイミング差の分割
値を、 ３／７（分周数３）、 ３／７＋３／７＝６／７（分周数３）、 ３／７＋３／７＋３／７＝９／７＝２／７（分周数３＋
１、４分周クロックの立ち上がりエッジから、タイミン
グ差（クロック周期ｔＣＫ）を２／７で分割したタイミ
ング）、 ２／７＋３／７＝５／７（分周数３）、 ５／７＋３／７＝８／７＝１／７（分周数３＋１）（分
周数３＋１、４分周クロックの立ち上がりエッジから、
タイミング差（クロック周期ｔＣＫ）を１／７で分割し
たタイミング）、 １／７＋３／７＝４／７（分周数３）、 ４／７＋３／７＝７／７＝０／７（分周数３＋１）、 と変えていく。
【００４７】このように、２４クロックサイクルで、７
周期、すなわち、３＋３／７の分周比が得られる。
【００４８】図２に示すように、位相調整回路１６は、
３発目のクロックの遷移エッジから、クロック周期ｔＣ
Ｋの３／７のタイミングで信号を出力し、６発目のクロ
ックのエッジからクロック周期ｔＣＫの６／７のタイミ
ングで信号を出力し、１０発目のクロックのエッジから
クロック周期ｔＣＫの２／７のタイミングで信号を出力
し、１３発目のクロックのエッジからクロック周期ｔＣ
Ｋの５／７のタイミングで信号を出力する。
【００４９】図２において、主分周カウンタ（図１の制
御回路１８に含まれ、整数分周を行うカウンタ）は、分
周回路１５の整数分周比Ｎを、３、３、３＋１、３、…
と変える制御を行う。すなわち、制御回路１８の主分周
カウンタは、加算回路１７で現在保持される加算結果に
３を加えた結果が、７以上となる場合、つづくサイクル
（整数分周期間）の分周回路１５の整数分周比を１つ増
やす。
【００５０】図３は、本発明の一実施例のＰＬＬ回路の
一例の詳細な構成を示す図である。図３を参照すると、
本発明の一実施例のＰＬＬ回路は、外付け水晶発振器
（ＴＣＸＯ）の出力（１４．４ＭＨｚ）を増幅する増幅
器１０１と、増幅器１０１の出力を分周するリファレン
ス分周回路１０２と、リファレンス分周回路１０２で分
周されたリファレンス信号（周波数ｆ≒４００ＫＨｚ）
と、分周クロック（周波数ｆ≒４００ＫＨｚ）の位相差
を比較する位相比較器１０３と、位相比較器１０３の位
相比較の結果、ＵＰ信号が出力されているときに、容量
を充電し、ＤＯＷＮ信号が出力されているとき容量（不
図示）に蓄積されている電荷を放電するチャージポンプ
１０４と、チャージポンプ１０５によって充放電される
容量の端子電圧を平滑化する低域通過フィルタ（ループ
フィルタ）ＬＰＦ１０５と、ＬＰＦ１０５の出力電圧を
制御電圧として入力し該制御電圧に応じた周波数で発振
し、該周波数の信号（８００ＭＨｚ帯又は１.５ＧＨｚ
帯）を出力する電圧制御発振器（ＶＣＯ）１０６と、電
圧制御発振器１０６の出力を、３２又は３３の分周比で
分周するＥＣＬ（エミッタ結合論理）回路よりなる３２
／３３プリスケーラ１０７と、３２／３３プリスケーラ
１０７で分周された二つの信号を入力し、そのタイミン
グ差を、デコーダ１１４から出力される制御信号に基づ
き分割した遅延時間の信号を出力し、本発明の位相調整
調整回路として機能するインターポレータ１００を備え
ている。
【００５１】３２／３３プリスケーラ１０７の１／８分
周出力（２、３段目のＤ型フリップフロップ）出力は、
ＥＣＬ/ＣＭＯＳ変換器１０８1を介して、タイミングコ
ントロール回路１１５に入力され、ＣＭＯＳレベルに変
換された二つの信号が、インターポレータ１００の二つ
の入力端に入力されている。
【００５２】また３２／３３プリスケーラ１０７の３２
／３３分周出力(２４ＭＨｚ又は４３ＭＨｚ)は、ＥＣＬ
/ＣＭＯＳ変換器１０８2を介してタイミングパワーコン
トロール信号生成器１１６、及び、Ａカウンタ１０９に
入力されている。
【００５３】Ａカウンタ１０９では、制御回路１１３か
ら設定されたカウント値Ａ′に基づき、３２／３３プリ
スケーラ１０７の３２分周出力を、Ａ′回カウントした
場合、オーバーフロー（キャリー）信号を出力し、この
オーバーフロー出力を受けて、Ｂカウンタ１１０は信号
ＭＣをＨｉｇｈレベルとし、３２／３３プリスケーラ１
０７を３３分周モードとし、制御回路１１３から設定さ
れたカウント値Ｂ′に基づき、Ｂ′回カウントする（３
２／３３プリスケーラ１０７は、３３分周モードでＢ′
回分回る）。
【００５４】このようなカウンタの構成により、Ｂカウ
ンタ１１０からは、電圧制御発振器１０６の出力信号
（周波数ｆｖｃｏ）を、整数分周比Ｎ＝３２×ｍ＋３３
×ｎ（ｍ、ｎは、Ａ′、Ｂ′で定められる）で分周した
クロックが出力される。
【００５５】この場合、整数分周比をＮ＋１とするに
は、３２×（ｍ−１）＋３３×（ｎ＋１）＝３２×ｍ＋
３３×ｎ＋１＝Ｎ＋１となり、整数分周比の＋１は、Ａ
カウンタ１０９、Ｂカウンタ１１０のカウント値の設定
を変更することで実現される。
【００５６】電圧制御発振器１０６の出力信号（周波数
ｆｖｃｏ）を、プリスケーラ１０７、Ａカウンタ１０
９、Ｂカウンタ１１０で、整数分周した信号ｆｖｃｏ／
Ｎ、又はｆｖｃｏ／（Ｎ＋１）が、加算器１１１と、加
算器の加算結果を記憶するレジスタ１１２に供給され
る。
【００５７】Ｂカウンタ１１０の出力ＭＣは、３２／３
３プリスケーラ１０７の分周比を変更させ、信号ＭＣを
Ｈｉｇｈレベルのとき、３３プリスケーラ１０７として
機能する。
【００５８】加算器１１１には、分数分周比ＭＦ／ＭＤ
の分子を規定する整数ＭＦと、レジスタ１１２の出力
（加算器１１１の現在の値）が入力され、Ｂカウンタ１
１０から出力される分周クロックに基づき、電圧制御発
振器１０６の発振周波数ｆｖｃｏ（８００ＭＨｚ又は
１．５ＧＨｚ）を、Ｎ又はＮ＋１分周した周期（整数分
周期間）毎に、分子ＭＦ単位に、インクリメントする。
【００５９】制御回路１１３は、カウンタ１０９、１１
０のカウント設定値Ａ、Ｂ、及び、分数分周の分子ＭＦ
を入力し、Ａカウンタ１０９、Ｂカウンタ１１０に、カ
ウント上限値Ａ′、Ｂ′を設定するとともに、Ａカウン
タ１０９、Ｂカウンタ１１０のカウント出力と、加算器
１１１での累算結果（レジスタ１１２の出力）に基づ
き、インターポレータ１００の重み付け信号をデコーダ
１１４に供給するとともに、整数分周期間毎に、所定の
タイミングで、タイミング制御信号ＷＩＥをアクティブ
状態としてタイミングパワーコントロール信号生成器１
１６に対して出力し、さらに、タイミングコントロール
回路１１５に、ゲート制御信号ＳＩＧＲを出力する
【００６０】アクティブ状態の制御信号ＷＩＥを受けた
タイミングパワーコントロール信号生成器１１６は、ゲ
ート信号ＳＩＧＷをタイミングコントロール回路１１５
に出力し、ＥＣＬ／ＣＭＯＳ回路からの二つの分周クロ
ックを、インタポレータ１００に供給する。
【００６１】これにより、インタポレータ１００には、
電圧制御発振器１０６の出力クロックを、整数分周比Ｎ
又はＮ＋１で分周した周期毎に、信号が供給される。
【００６２】インタポレータ１００における二つの入力
クロックのタイミング差の刻み（分解能）を、ＭＤとす
ると、インタポレータ１００では、デコーダ１１４から
出力される重み制御信号に基づき、二つの信号のタイミ
ング差の内分比を、０／ＭＤ、ＭＦ／ＭＤ、２ＭＦ／Ｍ
Ｄ、３ＭＦ／ＭＤ、…、と可変に設定し、Ｎａｌｌ＝Ｎ
＋ＭＦ／ＭＤの分周値を得ている。なお、図３では、プ
リスケーラ１０７の分周出力をＰ／Ｐ＋１とし、Ａカウ
ンタとＢカウンタによる分周により、Ｎ＝Ｐ×Ａ＋Ｂで
表している。
【００６３】図４は、図３に示した本発明の一実施例に
おけるインターポレータ１００、タイミングコントロー
ル回路１１５、タイミングパワーコントロール信号生成
器１１６、３２／３３プリスケーラ１０７の構成、及び
信号線の接続関係を示したものである。
【００６４】図５は、図４のクロックＩＮ１（プリスケ
ーラへの入力）、ＥＣＬ/ＣＭＯＳ回路１０８1の出力で
ある、ＩＮ２、ＩＮ３、制御信号ＷＩＥ、ＳＩＧＷ、Ｐ
ＯＷＷ、ＳＩＧＲと、インタポレータ１００の入力Ｔｅ
１（ｑ２）、Ｔｅ２（ｑ３）（タイミングコントロール
回路１１５への入力と出力）のタイミング波形の一例を
示したものである。
【００６５】図３のＡカウンタ１０９の出力を受けて制
御回路１１３は、「−９６」のクロック（０を基準に９
６発前のクロック）でＷＩＥ信号をアクティブとしてタ
イミングパワーコントロール信号発生回路１１６に出力
し、これを受けたタイミングパワーコントロール信号発
生回路１１６は、パワー制御信号ＰＯＷＷをアクティブ
（Ｌｏｗレベル）とし、それまで非活性化状態とされて
いたＥＣＬ／ＣＭＯＳ回路１０８1を活性化し、プリス
ケーラ１０７の１／８分周クロック（周波数ｆ≒９５Ｍ
Ｈｚ又は１７１ＭＨｚ）である信号ＩＮ２、ＩＮ３（１
クロック周期位相が異なる）がタイミングコントロール
回路１１５に供給され、タイミングコントロール回路１
１５は、ゲート信号ＳＩＧＷがアクティブの期間（図５
では、１６クロック期間）、ゲートを開き、その間に、
プリスケーラ回路１０７よりＥＣＬ／ＣＭＯＳ回路１０
８1を介して入力される、信号ＩＮ２、ＩＮ３の立ち下
がりエッジが、インターポレータ１００に、Ｔｅ１、Ｔ
ｅ２として供給される。
【００６６】０クロック目で、ＰＯＷＷ信号をインアク
ティブ（Ｈｉｇｈレベル）とし、ＥＣＬ／ＣＭＯＳ回路
１０８1を非活性化し、約１０００クロックのところ
で、制御回路１１３は、タイミングコントロール回路１
１５に供給される制御信号ＳＩＧＲをインアクティブ
（Ｈｉｇｈレベル）とし、これを受けて、タイミングコ
ントロール回路１１５は、ＨｉｇからＬｏｗへ遷移した
後、ＬｏｗレベルとされていたＴｅ１、Ｔｅ２をＨｉｇ
ｈレベルに設定する。
【００６７】なお図４に示すように、３２／３３プリス
ケーラ１０７は、Ｄ型フリップフロップが５段接続され
（図中、Ｄで示す第１〜第４のフリップフロップ）、初
段のＤ型フリップフロップのデータ入力端には第１の論
理和回路ＯＲ１の出力が接続され、４段目のＤ型フリッ
プフロップの正転出力端Ｑは、第２の論理和回路ＯＲ２
の一の入力端に入力され、４段目のＤ型フリップフロッ
プの反転出力端ＱＢは、ＯＲ１の第１の入力端に入力さ
れ、第２の論理和回路ＯＲ２の出力端は、５段目のＤ型
フリップフロップのデータ入力端に入力され、第１乃至
第５のフリップフロップのクロック入力端には、ＶＣＯ
の出力（ＩＮ１）が共通に入力され、５段目のフリップ
フロップの出力端は、第１の論理和回路ＯＲ１の第２の
入力端に入力されている。また、４段目のフリップフロ
ップの出力端は、反転出力端ＱＢがデータ入力端に帰還
された第６のＤ型フリップフロップのクロック入力端に
接続され、第６のＤ型フリップフロップの正転出力端Ｑ
は、反転出力ＱＢがデータ入力端に帰還接続された第７
のＤ型フリップフロップのクロック入力端に接続され、
第７のフリップフロップの出力端からの出力ｑ１は、Ｅ
ＣＬ／ＣＭＯＳ回路１０８2に入力されるとともに、第
３の論理和回路ＯＲ３に、第６のフリップフロップの出
力、及び信号ＭＣとともに入力され、第３の論理和回路
ＯＲ３の出力は、第２の論理和回路ＯＲ２に入力されて
いる。
【００６８】再び図３を参照すると、インターポレータ
１００は、互いに相の異なる二つのクロックを第１、第
２の入力信号として入力とし前記第１及び第２の入力信
号の所定の論理演算結果を出力する否定論理積回路ＮＡ
ＮＤ１と、電源ＶＤＤと内部ノードとの間に接続され、
ＮＡＮＤ１の出力信号をゲート端子に入力とし、前記第
１、及び第２の入力信号がともにＨｉｇｈレベルのと
き、オン状態とされ、前記内部ノードの容量を充電する
パスを形成する第１のＰチャネルＭＯＳトランジスタＭ
Ｐ１と、内部ノードが入力端に接続され、前記内部ノー
ドの容量の端子電圧としきい値との大小関係が反転した
場合に出力論理値を変化させる反転型バッファであるイ
ンバータＩＮＶ３と、を備え、内部ノードとグランド間
には、前記第１の入力信号をインバータＩＮＶ１で反転
した信号がゲートに入力され、第１の入力信号がＬｏｗ
レベルのときオン状態とされるＮチャネルＭＯＳトラン
ジスタＭＮ１と、複数並列に接続され、デコーダ１１４
からの制御信号がゲート端子に接続され、それぞれオン
・オフ制御されるＮチャネルＭＯＳトランジスタＭＮ１
１、１２とを備え、内部ノードとグランド間には、第２
の入力信号をインバータＩＮＶ２で反転した信号がゲー
トに入力され、第２の入力信号がＬｏｗレベルのときオ
ン状態とされるＮチャネルＭＯＳトランジスタＭＮ２
と、複数並列に接続され、デコーダ１１４からの制御信
号がゲート端子に接続され、それぞれオン・オフ制御さ
れるＮチャネルＭＯＳトランジスタＭＮ２１、２２とを
備えている。
【００６９】図６を参照して、本発明の一実施例の動作
原理を説明する。図６は、簡単のため、分周比を４．２
５（整数分周４＋分数分周１／４）とした場合の動作原
理を説明するための図である。
【００７０】主分周回路（図１の１５、及び、図３の１
０７、１０９、１１０）は、電圧制御発振器１０６の出
力を４分周し、２番目の４分周の最初の分周クロック
と、その分周クロックよりも、クロック周期ｔＣＫ（Ｖ
ＣＯの出力クロックの周期）遅れたクロックのタイミン
グ差を、１／４に分割することで、４．２５分周の第１
のサイクル（４．２５−０＝４．２５）が実現され、次
の、４分周の最初のクロックからクロック周期ｔＣＫの
タイミング差を２／４に分割することで、４．２５分周
の第２のサイクル（８．５−４．２５＝４．２５）が実
現され、次のサイクルでは、５分周とされ、５分周の最
初のクロックからクロック周期ｔＣＫのタイミング差３
／４に分割することで、４．２５分周の第３のサイクル
（１２．７５−８．５０＝４．２５）が実現され、次の
４分周の最初のクロックからクロック周期ｔＣＫのタイ
ミング差０／４に分割することで、４．２５分周の第４
のサイクル（１７−１２.７５＝４．２５）が実現され
る。
【００７１】図７は、図３に示した本発明の一実施例に
おけるインターポレータ１００の構成の一例を示す図で
ある。図７を参照すると、このインターポレータは、ソ
ースが電源Ｖｃｃに接続され、ドレインが内部ノードＮ
３１に接続され、第１、第２の入力信号ＩＮ１、ＩＮ２
を入力とする否定論理積回路ＮＡＮＤ０１の出力信号を
ゲートに入力するＰチャネルＭＯＳトランジスタＭＰ１
と、内部ノード電位としきい値電圧の大小関係が変化し
た時に、出力信号の論理値をスイッチングさせるインバ
ータ回路ＩＮＶ３と、入力信号ＩＮ１、ＩＮ２に入力端
がそれぞれ接続されているインバータ回路ＩＮＶ１、Ｉ
ＮＶ２と、内部ノードＮ３１にドレインが共通接続さ
れ、ゲートがインバータ回路ＩＮＶ１の出力に接続され
る１６個のＮチャネルＭＯＳトランジスタＭＮ１１1〜
ＭＮ１１16と、内部ノードＮ３１にドレインが共通接続
され、ゲートがインバータ回路ＩＮＶ２の出力に接続さ
れる１６個のＮチャネルＭＯＳトランジスタＭＮ１２1
〜ＭＮ１２16と、ＮチャネルＭＯＳトランジスタＭＮ１
１1〜ＭＮ１１16のソースにドレインが接続され、ソー
スが定電流源Ｉ0にそれぞれ接続され、ゲート端子がデ
コーダ１１４からの重み付け信号ＳＢ１−１６（Ｓ１−
１６の相補信号）に接続され、オン・オフ制御される１
６個のＮチャネルＭＯＳトランジスタ（スイッチ素子）
ＭＮ２１1〜ＭＮ２１16と、ＮチャネルＭＯＳトランジ
スタＭＮ１２1〜ＭＮ１２16のソースにドレインが接続
され、ソースが定電流源Ｉ0にそれぞれ接続され、ゲー
トが端子がデコーダ１１４からの重み付け信号Ｓ１−１
６に接続され、オン・オフ制御される１６個のＮチャネ
ルＭＯＳトランジスタ（スイッチ素子）ＭＮ２２1〜Ｍ
Ｎ２２16と、を備えている。
【００７２】さらに内部ノードＮ３１と接地（ＧＮＤ）
間には、容量Ｃが接続されている。
【００７３】入力信号ＩＮ１で、１６並列のＮチャネル
ＭＯＳトランジスタのうちＮ個（ただし、Ｎは０〜１
６、Ｎ＝０はオンするものがない場合であり、Ｎは制御
信号Ｃで決定される）がオンし、時間Ｔ後に、入力信号
ＩＮ２によって、（１６−Ｎ）個の並列のＮチャネルＭ
ＯＳトランジスタがオンし、全体で、Ｎ＋（１６−Ｎ）
＝１６個のＮチャネルＭＯＳトランジスタがオンする場
合におけるタイミング差の内分の動作について説明す
る。
【００７４】並列のＮチャネルＭＯＳトランジスタ１個
に流れる電流はＩ（定電流源Ｉ0の電流値）であり、イ
ンバータＩＮＶ３の出力が反転するしきい値電圧をＶと
して、しきい値電圧Ｖまでの電荷の変動量をＣＶとす
る。
【００７５】ここで、入力信号ＩＮ１、ＩＮ２がともに
Ｈｉｇｈレベルとされ、ＮＡＮＤ０１の出力がＬｏｗレ
ベルとされ、ＰチャネルＭＯＳトランジスタＭＰ１を介
して、内部ノードＮ３１は、電源側から充電された状態
にあるものとする。この状態から、入力信号ＩＮ１、Ｉ
Ｎ２がＬｏｗレベルに立ち下がる場合について説明す
る。
【００７６】まずＮ＝１６の場合、入力信号ＩＮ１で、
１６並列のＮチャネルＭＯＳトランジスタＭＮ１１1〜
ＭＮ１１16のうち１６個がオンし、時間Ｔ後に、入力信
号ＩＮ２によって１６個並列配置されるＮチャネルＭＯ
ＳトランジスタＭＮ１２1〜ＭＮ１２16がいずれもオフ
とされる（（１６−Ｎ）＝０）。したがって、Ｎ＝１６
の場合、定電流源Ｉ0の電流をＩとして、入力信号ＩＮ
１がＬｏｗレベルになってから、インバータＩＮＶ３の
出力が反転するまでの時間Ｔ（１６）は、 Ｔ（16）＝ＣＶ／（16・Ｉ） …(１)
【００７７】Ｎ＝ｎ（ｎ＜１６）の場合（Ｎは制御信号
Ｃで設定される）、入力信号ＩＮ１がＬｏｗレベルにな
ってから時間Ｔ（ただし、Ｔは入力信号ＩＮ１とＩＮ２
の立ち下がりエッジのタイミング差）の間、入力信号Ｉ
Ｎ１の反転信号をゲートに入力とするｎ個のＮチャネル
ＭＯＳトランジスタがオンし、ｎ・Ｉ・Ｔの電荷が放電
され、つづいて、入力信号ＩＮ２がＬｏｗレベルとなる
ことで、入力信号ＩＮ２の反転信号をゲートに入力とす
る１６−ｎ個のＮチャネルＭＯＳトランジスタがオン
し、全体で、１６のＮチャネルＭＯＳトランジスタがオ
ンし、内部ノードＮ３１に残存する電荷（ＣＶ−ｎ・Ｉ
・Ｔ）を、（１６・Ｉ）で放電した時点（時間Ｔ′）
で、インバータＩＮＶ３の出力が反転する（Ｈｉｇｈレ
ベルからＬｏｗレベルとなる）。時間Ｔ′は、（ＣＶ−
ｎ・Ｉ・Ｔ）／（１６・Ｉ）で与えられる。
【００７８】したがって、入力信号ＩＮ１がＬｏｗレベ
ルになってから、インバータＩＮＶ３の出力が反転する
までの時間Ｔ（ｎ）は、 で与えられる。
【００７９】ｎの値によって、入力信号ＩＮ１とＩＮ２
のタイミング差Ｔを、１６等分した位相の出力信号が得
られる。すなわち、重み付け信号の設定により、ｎを可
変することで、入力信号ＩＮ１とＩＮ２の間のタイミン
グ差を分解能１／１６で分割した任意の位相の出力信号
が得られる。このようなインターポレータを「１６刻み
のインターポレータ」ともいう。一般に、インターポレ
ータを、Ｍ刻み（Ｍは任意の正整数）とする場合、Ｎチ
ャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２、ＭＮ２
１、ＭＮ２２がそれぞれＭ個並列配置される。
【００８０】このインターポレータの入力ＩＮ１、ＩＮ
２に、例えばタイミング差が１クロック周期ｔＣＫの二
つの信号を入力し、入力クロック毎に、入力ＩＮ１か
ら、タイミング差０、ｔＣＫ／１６、２ｔＣＫ／１６、
…を出力することで、ｔＣＫ（１＋１／16）のクロック
周期の信号を生成することができる。
【００８１】なお、２０並列のＮチャネルＭＯＳトラン
ジスタＭＮ２１1〜ＭＮ２１20、ＭＮ２２1〜ＭＮ２２20
うち、ＭＮ２１17〜ＭＮ２１20、ＭＮ２２17〜ＭＮ２２
20を常時オフ状態とすることで、１６刻みのインターポ
レータを構成することができる。
【００８２】図７における容量Ｃのかわりに、内部ノー
ドＮ３１と接地間に、ＮチャネルＭＯＳトランジスタよ
りなるスイッチ素子と容量とからなる直列回路を、複数
並列接続し、スイッチ素子の制御端子に供給する制御信
号に基づき、スイッチ素子をオン、オフ制御すること
で、内部ノードＮ３１に付加される容量Ｃをプログラマ
ブルに設定するようにしてもよい。
【００８３】図７に示したインターポレータは、入力信
号ＩＮ１、ＩＮ２がともにＨｉｇｈレベルのとき内部ノ
ードＮ３１が電源電位に充電され、入力信号ＩＮ１、Ｉ
Ｎ２がＨｉｇｈレベルからＬｏｗレベルへの立ち下りの
遷移に対して、内部ノードＮ３１が放電され、出力信号
が、ＬｏｗレベルからＨｉｇｈレベルに立ち上がるもの
であるが、これ以外に、入力信号がＬｏｗレベルからＨ
ｉｇｈレベルへの立ち上がり遷移に対して、出力信号
が、ＬｏｗレベルからＨｉｇｈレベルに立ち上がる構成
としてもよい。入力信号ＩＮ１、ＩＮ２がＨｉｇｈレベ
ルからＬｏｗレベルへの立下りの遷移に対して、出力信
号が、ＨｉｇｈレベルからＬｏｗレベルに立ち下がる論
理とするには、反転型バッファであるインバータＩＮＶ
３を、正転バッファ回路とすればよい。
【００８４】入力信号のＬｏｗレベルからＨｉｇｈレベ
ルへの立ち上がり遷移のエッジのタイミング差を分割し
て立ち上がり信号を出力するインターポレータ１００の
回路構成の一例を図８に示す。図８を参照すると、ソー
スが電源に接続され、ドレインが内部ノードＮ３１に接
続され、第１、第２の入力信号ＩＮ１、ＩＮ２を入力と
する論理和回路ＯＲ１の出力信号をゲートに入力するＰ
チャネルＭＯＳトランジスタＭＰ１と、内部ノード電位
としきい値電圧の大小関係が変化した時に、出力信号の
論理値をスイッチングさせるインバータ回路ＩＮＶ３
と、内部ノードＮ３１にドレインが共通接続され、ゲー
トが入力信号ＩＮ１に共通接続される１６個のＮチャネ
ルＭＯＳトランジスタＭＮ１１1〜ＭＮ１１16と、内部
ノードＮ３１にドレインが共通接続され、ゲートが入力
信号ＩＮ２に共通接続される１６個のＮチャネルＭＯＳ
トランジスタＭＮ１２1〜ＭＮ１２16と、ＮチャネルＭ
ＯＳトランジスタＭＮ１１1〜ＭＮ１１16のソースにド
レインが接続され、ソースが定電流源Ｉ0にそれぞれ接
続され、ゲート端子がデコーダ１１４からの重み付け信
号ＳＢ１−１６（Ｓ１−１６の相補信号）に接続され、
オン・オフ制御される１６個のＮチャネルＭＯＳトラン
ジスタ（スイッチ素子）ＭＮ２１1〜ＭＮ２１1 6と、Ｎ
チャネルＭＯＳトランジスタＭＮ１２1〜ＭＮ１２16の
ソースにドレインが接続され、ソースが定電流源Ｉ0に
それぞれ接続され、ゲート端子がデコーダ１１４からの
重み付け信号Ｓ１−１６に接続され、オン・オフ制御さ
れる１６個のＮチャネルＭＯＳトランジスタ（スイッチ
素子）ＭＮ２２1〜ＭＮ２２16と、を備えている。
【００８５】図８における容量Ｃのかわりに、内部ノー
ドＮ３１と接地間に、ＮチャネルＭＯＳトランジスタよ
りなるスイッチ素子と容量とからなる直列回路を、複数
並列接続し、スイッチ素子の制御端子に供給する制御信
号に基づき、スイッチ素子をオン、オフ制御すること
で、内部ノードＮ３１に付加される容量Ｃをプログラマ
ブルに設定するようにしてもよい。
【００８６】なお、図７、図８の構成において、Ｎチャ
ネルＭＯＳトランジスタＭＮ１１、２１、ＮチャネルＭ
ＯＳトランジスタＭＮ１２、２２の位置を逆にしてもよ
い。また重み付け信号ＳＢ１−１６をＳ１−１６をイン
バータで反転した信号としてもよい。
【００８７】図９は、本発明の第２の実施例の構成を示
す図である。図１０は、図９のインターポレータ部分に
接続を示す図である。図１１は、図９の主要な信号のタ
イミングング波形を示す図である。
【００８８】図９を参照すると、本発明の第２の実施例
は、インタポレータ２００として、１６刻みの第１、第
２のインタポレータ２１６、２１７と、第１、第２のイ
ンタポレータの出力を入力とする第３のインターポレー
タ２１８とを備えている。
【００８９】電圧制御発振器２０６の出力を分周する１
６／１７プリスケーラ２０７を備え、１６／１７分周出
力を、ＥＣＬ/ＣＭＯＳ変換回路２０８でＣＭＯＳレベ
ルに変換した信号が、Ａカウンタ２０９に入力され、Ｄ
型フリップフロップ２１４、２１５のクロック入力端に
入力される。なお、１６／１７プリスケーラ２０７、Ａ
カウンタ２０９、Ｂカウンタ２１０、加算器２１１、レ
ジスタ２１２は、図３の３２／３３プリスケーラ１０
７、Ａカウンタ１０９、Ｂカウンタ１１０、加算器１１
１、レジスタ１１２はと同様な動作を行うため、説明は
省略する。
【００９０】制御回路２１３からの信号ＷＩＥが、Ｄ型
フリップフロップ２１４のデータ入力端子に接続されて
おり、Ｄ型フリップフロップ２１４のデータ出力端子
は、第１、第２のインターポレータ２１６、２１７の一
のクロック入力端に接続され、さらに、Ｄ型フリップフ
ロップ２１５のデータ入力端に接続され、Ｄ型フリップ
フロップ２１５のデータ出力端子は、第１、第２のイン
ターポレータ２１６、２１７の他のクロック入力端に接
続されている。
【００９１】第１のインタポレータ２１６には、タイミ
ング差の内分比を定める重み付け信号としてＲ１−２
０、ＲＢ１−２０が入力されており、ここでは、内分比
は０／１６固定とされる。
【００９２】第２のインタポレータ２１７には、タイミ
ング差の内分比を定める重み付け信号として、デコーダ
回路２１４からのＳ１−２０、ＳＢ１−２０（ＳＢ１−
２０はＳ１−２０の相補信号）が入力され、内分比（Ｘ
／１６）は、可変に設定される。
【００９３】第３のインタポレータ２１８には、制御信
号としてＴ１−２０、ＴＢ１−２０（ＴＢ１−２０はＴ
１−２０の相補信号）が入力されており、内分比は１／
１６又は２／２０のいずれかに固定される。
【００９４】インターポレータ２１６、２１７、２１８
は、図７、図８等に示した構成と同様とされる。タイミ
ング差の内分比１／１６は、図７の構成において、Ｎチ
ャネルＭＯＳトランジスタＭＮ２１1〜ＭＮ２１20、Ｍ
Ｎ１１1〜ＭＮ１１20、ＭＮ１２1〜ＭＮ１２20、ＭＮ２
２1〜ＭＮ２２20と、ＮチャネルＭＯＳトランジスタを
２０個並列に備え、そのうち４個をオフとすることで、
分解能が１６刻みのインターポレータを実現することが
できる。
【００９５】インターポレータ２１７で、入力される二
つのクロックのタイミング差（ｔＣＫ）をＸ／１６で分
割し、インターポレータ２１６で、入力される二つのク
ロックのタイミング差（ｔＣＫ）を０／１６で分割した
場合、インターポレータ２１６、２１７の出力を入力す
る２段目インターポレータ２１８では、タイミング差ｔ
ＣＫのＸ／１６−０／１６＝Ｘ／１６をさらに、１／１
６又は１／２０で分割して出力し（Ｘ／２５６、Ｘ／３
２０）、タイミング精度を向上することができる。
【００９６】図１１を参照すると、制御回路２１３は、
−３２のクロックで信号ＷＩＥをアクティブとし、約１
０００でインアクティブとする。第１、第２のインタポ
レータは入力Ａ、Ｂのタイミング差（Ｄ型フリップフロ
ップ２１４、２１５で生成され、１６／１７プリスケー
ラ２０７で分周された周期）を分割した遅延時間の信号
ＯＵＴを出力する。
【００９７】次に、インターポレータにおけるタイミン
グ差の内分比を可変に設定するタイミングについて説明
する。図１２、及び図１３は、本発明の第１、第２の実
施例におけるインターポレータ１００、２００へのデコ
ーダ１１４、２１４からの重み付け信号（インターポレ
ータのタイミング差の分割値（内分比）を設定する信
号）の設定タイミングを説明するための図である。イン
ターポレータ１００、２００への重み付け信号の切り替
え設定は、インターポレータが動作しない時に行われ
る。
【００９８】インターポレータに供給される重み付け信
号において、分子ＭＦ×ｍが分母ＭＤ以上となった場
合、分周回路における分周比の１増（＋１）は、インタ
ーポレータの１サイクル切り替わる前のサイクル（整数
分周周期）となるため、プリスケーラ１０７、２０７の
制御信号ＭＣ、及び、重み付け信号は、前の整数分周期
間に設定しておく。
【００９９】図１２及び図３を参照すると、制御回路１
１３では、加算器１１１による分数分周演算結果１３／
１6から、分子１３に、ＭＦ＝４を加算した値は１７と
なるため、その次の整数分周周期（「主分周周期」とも
いう）では、整数分周数（「主分周数」ともいう）は、
ＮからＮ＋１（図１の場合、１８００から１８０１）と
し、分子を１７を１６で割った剰余１とし、重み付け信
号は１／１６とする。
【０１００】はじめの主分周周期において、制御回路１
１３からデコーダ１１４に供給されラッチされている重
み付け信号１３／１６がインターポレータ１００に設定
され、プリスケーラ１０６の３２／３３出力の−３２ク
ロック目においてインターポレータ１００は、１３／１
６の内分比で、二つの入力信号のタイミング差を分割し
た時間で規定されるタイミングの立ち上がり信号を出力
する。そして次の主分周周期の０クロック目からＮ＋１
分周が開始する。
【０１０１】次の主分周周期（Ｎ＋１分周周期）におい
て、約１０００クロック目の信号ＳＩＧＲの立ち上がり
から、ＥＣＬ／ＣＭＯＳ回路１０８１を活性化し、タイ
ミングコントロール回路１１５を介してクロックをイン
ターポレータ１００に供給するタイミングの前（ＷＩＥ
信号がＨｉｇｈレベルになる前）に、重み付け信号は１
／１６がインターポレータ１００に設定される。
【０１０２】また図１３においても、インターポレータ
２００の重み付け信号は、前の主分周周期に設定され、
はじめの主分周周期において、制御回路２１３からデコ
ーダ２１４に供給されラッチされている重み付け信号１
３／１６がインターポレータ２１７に設定され、プリス
ケーラ２０７の１６／１７出力の−１６クロック目にお
いてインターポレータ２００は、１３／１６の内分比
で、二つの入力信号のタイミング差を分割した時間で規
定されるタイミングの立ち上がり信号を出力する。そし
て次の主分周周期の０クロック目からＮ＋１分周が開始
する。
【０１０３】次の主分周周期（Ｎ＋１分周周期）におい
て、約１０００クロック目付近から−４８クロック目の
ＷＩＥ信号がＬｏｗレベルの期間重み付け信号は１／１
６がインターポレータ１００に設定される。
【０１０４】図１４（ａ）は、補正なしの分数分周比方
式のＰＬＬ回路の電圧制御発振器の出力の周波数スペク
トラム、図１４（ｂ）は、図３に示した本発明の一実施
例のＰＬＬ回路の電圧制御発振器の出力の周波数スペク
トラム、図１４（ｃ）は、図１８、及び図１９に示した
従来の電流補正方式のＰＬＬ回路の電圧制御発振器の出
力の周波数スペクトラム、図１４（ｄ）は、図１７に示
したΔΣ方式のＰＬＬ回路の電圧制御発振器の出力の周
波数スペクトラムを示す図であり、それぞれ横軸は周波
数（単位はメガヘルツ）、縦軸はデシベルである。ＰＬ
Ｌ回路は、ロック状態とし、電圧制御発振器の周波数を
７２０．０２５ＭＨｚとしている。
【０１０５】図１４（ａ）に示すように、補正なしの分
数分周比方式のＰＬＬ回路（図１５参照）においては、
電圧制御発振器の周波数７２０．０２５ＭＨｚの両サイ
ドに、２５ＫＨｚ毎のスプリアス成分（周波数７２０．
０２５ＭＨｚ±ｍ×２５ＫＨｚ）が顕著に現れている。
すなわちスプリアス成分は、周波数７２０．０２５ＭＨ
ｚ±ｍ×２５ＫＨｚのｍ＝１で−１３デシベル、ｍ＝２
で−３０デシベル、ｍ＝４で−４０デシベル程度とされ
ている。スプリアス成分の補正を行うΔΣ方式、電流補
正方式と、そのスプリアス成分は改善されているもの
の、電流補正方式においても、図１４（ｃ）に示すよう
に、スプリアス成分として、周波数７２０．０２５ＭＨ
ｚ±ｍ×２５ＫＨｚのｍ＝１で−４２デシベル、ｍ＝２
で−５０デシベル程度とされている。これに対して、本
発明の一実施例によれば、図１４（ｂ）に示すように、
スプリアス成分は存在していない。
【０１０６】なお、上記実施例の説明、及び図面の内容
は、本発明を例示的に説明するためのものであり、本発
明を限定するためのものでなく、本発明は、特許請求の
範囲の各請求項の発明の範囲で当業者であればなし得る
であろう、各種変形、及び修正を含むことは勿論であ
る。
【０１０７】
【発明の効果】以上説明したように、本発明によれば、
分数分周を実現するＰＬＬ回路の構成を簡易化し、分数
分周方式により従来必然的に発生していたスプリアスが
発生しないという、顕著な効果を奏する。
【０１０８】その理由は、本発明においては、電圧制御
発振器の出力を分周して位相比較器に入力し、基準信号
と比較される分周クロックの周期を、一定の分数分周
値、すなわち周波数一定としたためである。
【図面の簡単な説明】
【図１】本発明の実施例の基本構成を示す図である。
【図２】本発明の第１の実施例の動作を説明するための
図である。
【図３】本発明の第１の実施例の構成を示す図である。
【図４】本発明の第１の実施例の信号の接続関係を示す
図である。
【図５】本発明の第１の実施例の動作を説明するための
タイミング図である。
【図６】本発明の第１の実施例の動作を説明するための
図である。
【図７】インターポレータの回路構成の一例を示す図で
ある。
【図８】インターポレータの回路構成の別の例を示す図
である。
【図９】本発明の第２の実施例の構成を示す図である。
【図１０】本発明の第２の実施例の信号の接続関係を示
す図である。
【図１１】本発明の第２の実施例の動作を説明するため
のタイミング図である。
【図１２】本発明の第１の実施例におけるインターポレ
ータの重み付け信号の設定のタイミングの例を示す図で
ある。
【図１３】本発明の第２の実施例におけるインターポレ
ータの重み付け信号の設定のタイミングの例を示す図で
ある。
【図１４】（ａ）は、補正なしの分数分周比方式のＰＬ
Ｌ回路の電圧制御発振器の出力の周波数スペクトラム、
（ｂ）は、本発明の実施例のＰＬＬ回路の電圧制御発振
器の出力の周波数スペクトラム、（ｃ）は、従来の電流
補正方式のＰＬＬ回路の電圧制御発振器の出力の周波数
スペクトラム、（ｄ）は、ΔΣ方式のＰＬＬ回路の電圧
制御発振器の出力の周波数スペクトラムを示す図であ
る。
【図１５】従来の分数分周方式のＰＬＬ回路における分
周回路の原理を説明するための図である。
【図１６】従来の分数分周方式のＰＬＬ回路の構成の一
例を示す図である。
【図１７】従来のΔΣ方式のＰＬＬ回路の構成を示す図
である。
【図１８】従来の電流補正方式のＰＬＬ回路の構成の他
の例を示す図である。
【図１９】図１７に示した従来の電流補正方式のＰＬＬ
回路のチャージポンプ回路の構成の詳細を示す図であ
る。
【符号の説明】
１１ 位相比較回路 １２ チャージポンプ １３ 低域通過フィルタ（ループフィルタ） １４ 電圧制御発振器（ＶＣＯ） １５ 可変分周回路 １６ 位相調整回路 １７ 加算回路 １８ 制御回路 １９ コード １００、２００ インターポレータ １０１、２０１ 増幅器 １０２、２０２ リファレンス分周回路 １０３、２０３、７０１ 位相比較器 １０４、２０４ チャージポンプ １０５、２０５、７０２ 低域通過フィルタ（ループフ
ィルタ） １０６、２０６、７０３ 電圧制御発振器 １０７、２０７ プリスケーラ １０８、２０８ ＥＣＬ／ＣＭＯＳ回路 １０９、２０９ Ａカウンタ １１０、２１０ Ｂカウンタ １１１、２１１ 加算器 １１２、２１２ レジスタ １１３、２１３ 制御回路 １１４、２１４ デコーダ １１５ タイミングコントロール回路 １１６ タイミング／パワーコントロール信号生成器 ２１４、２１５ 型フリップフロップ ２１６、２１７、２１８ インターポレータ ６０１ 分周回路 ６０２ 加算器 ６０３ レジスタ ７０４ 可変分周器 ７０５ 分周比制御回路 ７０６〜７０９ アキュムレータ ７１０ 少数部計算回路 ９０１ 発振器 ８０２、９０２ リファレンス分周回路 ８０３、９０３ 位相比較回路 ８０５ 位相差比較コントロール回路 ８１２ プリスケーラ ８１３ 加算器 ８１４ 分周器 ８１５ ゲート ８２１ 加算器 ８２２ タイミング生成回路 ８２３ レジスタ ８３１、８３２ チャージポンプ ８３３ チャージポンプコントロール回路 ８３５ 基準電流源 ８３６ Ｄ／Ａ（デジタルアナログ）変換器 ９０４ チャージポンプ回路 ９０５ ループフィルタ ９０６ 電圧制御発振器 ９０７ 分周回路 ９０８ 分周比制御回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/23

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項１】基準クロックを一の入力端に入力する位相
    比較回路と、 前記位相比較回路から出力される位相差に応じた電圧を
    生成するチャージポンプと、 前記位相差に応じた電圧を平滑化するループフィルタ
    と、 前記ループフィルタの出力電圧を制御電圧として入力し
    該制御電圧で規定される発振周波数のクロックを出力す
    る電圧制御発振器と、 前記電圧制御発振器の出力クロックを整数分周する分周
    回路と、 前記分周回路で整数分周された互いに相の異なる二つの
    分周クロックを入力し、前記二つの分周クロックのタイ
    ミング差を所定の内分比で分割した時間で規定される遅
    延時間の出力信号を出力し、前記内分比が可変とされる
    位相調整回路と、 前記位相調整回路における前記タイミング差を分割する
    内分比を、前記整数分周期間毎に可変させて設定するた
    めの信号を出力する制御手段と、 を備え、前記位相調整回路から出力される分周クロック
    が、前記位相比較回路の他の入力端に入力されて前記基
    準クロックとの位相差が比較される、ことを特徴とする
    ＰＬＬ回路。
  2. 【請求項２】前記電圧制御発振器の出力クロックを分周
    する分周比が、整数分周比Ｎと、分数分周比ＭＦ／ＭＤ
    との和で規定されるＮ＋ＭＦ／ＭＤとされ、 前記分周回路は、その整数分周比がＮとＮ＋１のいずれ
    かに設定され、 前記制御手段が、前記整数分周された分周クロックに基
    づき、ＭＦ単位に累算する加算回路を備え、 前記加算回路での前記累算結果が前記ＭＤ以上となる場
    合には、前記累算結果を前記ＭＤで割った剰余があらた
    な累算結果とされ、 さらに、現在の累算結果に前記ＭＦを加算した場合に前
    記ＭＤ以上となる場合に、次の整数分周期間を規定する
    前記分周回路の分周比をＮ＋１に設定する制御回路と、 前記累算結果に基づき、前記位相調整回路におけるタイ
    ミング差の分割する内分比を定める重み付け信号を前記
    位相調整回路に出力するデコーダ回路と、 を備え、 前記電圧制御発振器の出力の周波数ｆｖｃｏを、常に、
    分周比Ｎ＋ＭＦ／ＭＤで分周した周波数ｆｖｃｏ／（Ｎ
    ＋ＭＦ／ＭＤ）のクロックが、前記位相調整回路から出
    力されて、前記位相比較回路に入力される、ことを特徴
    とする請求項１記載のＰＬＬ回路。
  3. 【請求項３】電圧制御発振器の出力クロックを整数分周
    する分周回路と、 前記分周回路で整数分周された二つの相の異なるクロッ
    ク信号を入力するか、前記分周回路で整数分周された一
    のクロック信号から生成され前記クロック信号と同一周
    期の互いに相の異なる二つのクロック信号を入力し、前
    記入力された二つのクロック信号の立ち上がり又は立ち
    下がりエッジのタイミング差を所定の内分比で分割した
    時間成分を遅延時間として含む出力信号を出力する位相
    調整回路と、 基準クロックと、前記位相調整回路から出力される分周
    クロックとを入力とし、これらのクロックの位相差を検
    出する位相比較回路と、 前記位相比較回路で検出された位相差に応じた電圧を生
    成するチャージポンプと、 前記位相差に応じた電圧を平滑化した出力電圧を前記電
    圧制御発振器に制御電圧として供給するループフィルタ
    と、 分数分周比の分子を規定する整数をＭＦ、分母を規定す
    る整数をＭＤとして、整数分周周期毎に、ＭＦ単位に累
    算する累算器と、 現在の累算結果に、前記ＭＦを加算した値が前記ＭＤ以
    上となる場合には、前記累算結果を前記ＭＤで割った剰
    余を、あらたな累算結果ＭＦ′として、整数分周比をＮ
    からＮ＋１に設定し、現在の累算結果に前記ＭＦを加算
    した値が前記ＭＤ未満の場合には、前記累算結果はその
    ままとして前記整数分周比をＮとし、前記累算結果に基
    づき、前記位相調整回路におけるタイミング差の内分比
    を設定する重み付け信号を生成出力する制御回路と、 前記制御回路からの重み付け信号をデコードして前記位
    相調整回路に設定するデコーダ回路と、 を備え、前記位相比較器には、前記電圧制御発振器の出
    力を前記整数分周比Ｎに分数分周比ＭＦ／ＭＤを加えた
    値Ｎ＋ＭＦ／ＭＤで分周したクロックが入力される、こ
    とを特徴とするＰＬＬ回路。
  4. 【請求項４】前記制御回路が、カウンタを備え、前記カ
    ウンタのカウント結果に基づき、前記整数分周期間経過
    毎に、前記分周回路から出力される二つの相の異なるク
    ロック信号、または前記分周回路で分周された一のクロ
    ック信号から生成された二つの相の異なるクロック信号
    の立ち上がり又は立ち上がりエッジを、前記位相調整回
    路の入力に伝達するように制御する回路手段を備えた、
    ことを特徴とする請求項３に記載のＰＬＬ回路。
  5. 【請求項５】前記分周回路が、前記整数分周比Ｎよりも
    分周比が小とされているプリスケーラを備え、 前記プリスケーラの分周出力を所定のカウント値分計数
    するカウンタを備え、 前記カウンタのカウント結果に基づき、前記整数分周期
    間経過毎に、前記プリスケーラ回路から出力される二つ
    の相の異なるクロック信号、又は前記プリスケーラ回路
    から出力される一のクロック信号から生成される二つの
    相の異なるクロック信号の立ち上がり又は立ち下がりエ
    ッジを、前記位相調整回路の入力に伝達するように制御
    する回路手段を備えたことを特徴とする請求項３に記載
    のＰＬＬ回路。
  6. 【請求項６】前記カウンタから出力される前記整数分周
    周期の信号に基づき、一の入力端から入力される前記Ｍ
    Ｆを他の入力端の値と加算する加算器と、前記加算器の
    出力を保持するレジスタを備え、前記レジスタの出力が
    前記加算器の他の入力端に帰還入力されて構成される累
    算器を備え、 前記制御回路は、前記累算器から出力される累算結果を
    入力とし、前記累算結果と、分母ＭＤで定まる分数分周
    値を出力するとともに、前記整数分周周期に対応したタ
    イミングから所定の期間アクティブとされるタイミング
    制御信号を生成し、さらに、前記累算器の累算結果が、
    分母ＭＤの値以上となるときに、前記分周回路を制御し
    て、その分周比をＮ＋１に設定する第１の制御回路を備
    え、 前記デコード回路が、前記第１の制御回路からの分数分
    周値をデコードして、前記位相調整回路に対して、タイ
    ミング差の内分比を定める重み付け信号として供給し、 前記第１の制御回路からのタイミング制御信号を入力
    し、前記タイミング制御信号に基づき、前記分周回路か
    ら出力されるクロックを前記位相調整回路の入力に伝達
    させる制御を行うタイミングコントロール回路をさらに
    備えたことを特徴とする請求項５に記載のＰＬＬ回路。
  7. 【請求項７】前記分周回路として、前記電圧制御発振器
    の出力を、所定の分周比Ｍ又はＭ＋１（ただし、Ｍ＋１
    は、前記整数分周比Ｎよりも小の整数）で分周するプリ
    スケーラを備え、 前記プリスケーラのＭ又はＭ＋１の分周出力を、予め設
    定されたカウント値分、計数する第１のカウンタと、 前記第１のカウンタのキャリー出力を受けて、予め設定
    されたカウント値分前記プリスケーラのＭ＋１分周出力
    を計数する第２のカウンタと、 を備え、 前記第２のカウンタの出力から、前記電圧制御発振器の
    出力を整数分周比ＮまたはＮ＋１で分周した周期の信号
    が出力される、ことを特徴とする請求項３に記載のＰＬ
    Ｌ回路。
  8. 【請求項８】前記第２のカウンタから出力される前記信
    号に基づき、前記ＭＦをインクリメントする加算器とレ
    ジスタよりなる累算器を備え、 前記制御回路は、前記第１、第２のカウンタのカウンタ
    値、及び前記累算器の出力を入力とし、分数分周値をデ
    コーダに重み付け信号として出力するとともに、分周比
    に対応したタイミング信号を生成し、さら次の整数分周
    期間において、前記累算器の累算結果で規定される分子
    が、分数分周比の分母を超えるとき、前記第１、第２の
    カウンタの値を設定して、整数分周比をＮ＋１に設定す
    る第１の制御回路を備え、 前記第１の制御回路からの重み付け信号をデコードして
    前記位相調整回路に供給するデコーダ回路と、 前記第１の制御回路からのタイミング制御信号を入力
    し、前記プリスケーラから出力される信号を、整数分周
    期間から所定のタイミング期間だけ、前記位相調整回路
    の入力に供給するためのタイミング制御信号を生成する
    タイミングコントロール回路と、 を備えたことを特徴とする請求項７に記載のＰＬＬ回
    路。
  9. 【請求項９】前記第１の制御回路から出力される制御信
    号を入力し、前記プリスケーラから出力されるＥＣＬレ
    ベルの信号をＣＭＯＳレベルに変換するＥＣＬ／ＣＭＯ
    Ｓ回路を、整数分周期間で規定される所定のタイミング
    期間だけ活性化し、これ以外の期間は、非活性とする、
    ことを特徴とする請求項８記載のＰＬＬ回路。
  10. 【請求項１０】前記プリスケーラから出力される、前記
    電圧制御発振器の出力クロックの周期分のタイミング差
    の二つのクロック信号が前記ＥＣＬ／ＣＭＯＳ回路に入
    力され、前記ＥＣＬ／ＣＭＯＳ回路から、二つの相の信
    号が前記位相調整回路の二つの入力端に供給される、こ
    とを特徴とする請求項９に記載のＰＬＬ回路。
  11. 【請求項１１】前記プリスケーラから出力される信号が
    ＥＣＬ／ＣＭＯＳ回路に入力され、前記ＥＣＬ／ＣＭＯ
    Ｓ回路からの信号をデータ入力端に入力とする第１のＤ
    型フリップフロップと、前記第１のＤ型フリップフロッ
    プのデータ出力端からの出力信号をデータ入力端に入力
    とする第２のＤ型フリップフロップと、 前記第１、第２のＤ型フリップフロップのクロック入力
    端には、前記制御回路からのタイミングコントロール信
    号が入力され、 前記第１、第２のＤ型フリップフロップのデータ出力端
    からの出力が、位相調整回路のインターポレータの入力
    端にそれぞれ供給される、ことを特徴とする請求項８に
    記載のＰＬＬ回路。
  12. 【請求項１２】前記位相調整回路が、互いに相の異なる
    二つのクロックを第１、第２の入力信号として、二つの
    入力端から入力し、前記第１及び第２の入力信号の所定
    の論理演算結果を出力する論理回路と、 第１の電源と内部ノードとの間に接続され、前記論理回
    路の出力信号を制御端子に入力とし、前記第１、及び第
    ２の入力信号がともに第１の値のとき、オン状態とさ
    れ、前記内部ノードを充電するパスを形成する第１のス
    イッチ素子と、 前記内部ノードが入力端に接続され、前記内部ノードの
    電圧としきい値との大小関係が反転した場合に出力論理
    値を変化させる正転又は反転型のバッファ回路と、を備
    え、 前記内部ノードと第２の電源との間には、前記第１の入
    力信号が第２の値のときオン状態とされる第２のスイッ
    チ素子と、複数並列に接続され、前記重み付け信号に基
    づきそれぞれオン・オフ制御される第３のスイッチ素子
    群と、を備え、 前記内部ノードと前記第２の電源との間には、さらに、
    前記第２の入力信号が第２の値のときオン状態とされる
    第４のスイッチ素子と、複数並列に接続され、前記重み
    付け信号に基づきそれぞれオン・オフ制御される第５の
    スイッチ素子群と、を備えてなるインターポレータを含
    む、ことを特徴とする請求項１乃至１１のいずれか一に
    記載のＰＬＬ回路。
  13. 【請求項１３】前記位相調整回路が、互いに相の異なる
    二つのクロックを第１、第２の入力信号として二つの入
    力端から入力し、前記第１及び第２の入力信号の所定の
    論理演算結果を出力する論理回路と、 第１の電源と内部ノードとの間に接続され、前記論理回
    路の出力信号を制御端子に入力とし、前記第１、及び第
    ２の入力信号がともに第１の値のとき、オン状態とさ
    れ、前記内部ノードを充電するパスを形成する第１のス
    イッチ素子と、 前記内部ノードが入力端に接続され、前記内部ノードの
    電圧としきい値との大小関係が反転した場合に出力論理
    値を変化させる正転又は反転型のバッファ回路と、を備
    え、 前記内部ノードと第２の電源との間には、前記第１の入
    力信号が第２の値のときオン状態とされる第２のスイッ
    チ素子と、前記重み付け信号に基づきオン・オフ制御さ
    れる第３のスイッチ素子とからなる直列回路が複数並列
    に接続され、 前記内部ノードと第２の電源との間には、前記第２の入
    力信号が第２の値のときオン状態とされる第４のスイッ
    チ素子と、前記重み付け信号に基づきオン・オフ制御さ
    れる第５のスイッチ素子とからなる直列回路が複数並列
    に接続されてなるインターポレータを含む、ことを特徴
    とする請求項１乃至１１のいずれか一に記載のＰＬＬ回
    路。
  14. 【請求項１４】前記インターポレータにおいて、前記内
    部ノードと前記第２の電源間には、直列接続されたスイ
    ッチ素子と容量とが、複数本互いに並列接続され、前記
    複数のスイッチ素子の制御端子に供給する制御信号にて
    前記複数のスイッチ素子をオン又はオフし、前記内部ノ
    ードに付加する容量が決められる、ことを特徴とする請
    求項１２又は１３に記載のＰＬＬ回路。
  15. 【請求項１５】前記インターポレータにおいて、前記第
    ２のスイッチ素子、前記第３のスイッチ素子、前記第４
    のスイッチ素子、及び、前記第５のスイッチ素子がいず
    れも少なくとも所定個数（Ｋ個）よりなり、 前記第３のスイッチ素子群に供給する重み付け信号によ
    り、Ｌ個（但しＬは０〜Ｋ）の前記第３のスイッチ素子
    をオンとし、 前記第５のスイッチ素子群に供給する重み付け信号によ
    り、Ｋ−Ｌ個の前記第５のスイッチ素子をオンとし、 前記第１の入力信号と前記第２の入力信号のタイミング
    差を、前記タイミング差のＫ分の１を単位として前記Ｋ
    に基づく内分したタイミングに対応する信号を出力し、
    前記Ｌの値を可変することで、前記タイミング差の内分
    比が可変される、ことを特徴とする請求項１３又は１４
    に記載のＰＬＬ回路。
  16. 【請求項１６】請求項１３乃至１５のいずれか一に記載
    のＰＬＬ回路において、 前記位相調整回路が、前記インターポレータを少なくと
    も２段備え、 １段目の二つのインタポレータのそれぞれにおいて、前
    記二つの入力端には、前記整数分周された二つの分周ク
    ロックが入力され、 ２段目のインターポレータの二つの入力端には、前記初
    段の二つのインタポレータの二つの出力が入力される、
    ことを特徴とするＰＬＬ回路。
  17. 【請求項１７】前記一段目の二つのインターポレータの
    一方のインターポレータは、二つの入力のタイミング差
    を分割する内分比が固定値とされ、他方のインターポレ
    ータは、タイミング差を分割する内分比が可変に制御さ
    れる、ことを特徴とする請求項１６記載のＰＬＬ回路。
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