JP2000068824A - Ｐｌｌ制御装置、ｐｌｌ制御方法およびリミッタ - Google Patents

Ｐｌｌ制御装置、ｐｌｌ制御方法およびリミッタ

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JP2000068824A
JP2000068824A JP10235185A JP23518598A JP2000068824A JP 2000068824 A JP2000068824 A JP 2000068824A JP 10235185 A JP10235185 A JP 10235185A JP 23518598 A JP23518598 A JP 23518598A JP 2000068824 A JP2000068824 A JP 2000068824A
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amplitude
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control signal
limiter
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Noboru Kawada
昇 川田
Takashi Kako
尚 加來
Takeshi Asahina
威 朝比奈
Toru Ogawa
透 小川
Hideo Miyazawa
秀夫 宮澤
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Fujitsu Ltd
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【目的】本発明は、例えばモデムのような伝送装置など
におけるＰＬＬ (PhaseLocked Loop)の制御方法に関
し、電圧制御発振器に入力する制御信号の振幅が急激に
変化することによる電圧制御発振器出力の一時的な停止
発生を防止することを目的とする。 【構成】ＰＬＬ部２４出力端に、ＰＬＬ部２４出力の振
幅を制限するリミッタ２９を設け、リミッタ２９出力を
電圧制御発信器（ＶＣＸＯ）２７に入力する。リミッタ
２９は、その入力信号と出力信号との差分を求め、差分
値が予め定められた制限値を超える場合にはリミッタ２
９出力の変化分を制限値に制限する。差分値が制限値を
超えない場合には、出力の変化分を差分値とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えばモデムのよ
うな伝送装置などにおけるＰＬＬ（Phase LockedLoop）
制御装置および制御方法に関する。また、本発明はリミ
ッタに関する。以下、モデムをはじめとする伝送装置に
関して説明を行う。しかし、特に詳細な説明は行わない
が、例えば磁気ディスク装置などのようにＰＬＬ制御が
行われる装置であれば、本発明は適用可能である。
【０００２】
【従来の技術】電話回線や専用回線、あるいはメタリッ
ク回線を使用してデータを伝送するために、モデムが広
く用いられている。このうち、メタリック回線用モデム
は伝送速度の高速化が近年著しく、数Ｍｂｐｓのデータ
レートが実現されている。このような数Ｍｂｐｓという
データレートを実現するための機能の一つとして、高精
度のＰＬＬ回路が必要であり、重要となってくる。
【０００３】図５は、回線を介して対向する親局モデム
と子局モデムとを図示した図である。それぞれのモデム
は、端末装置（ＤＴＥ）に接続される。親局側モデムは
ＤＴＥから送信タイミング信号ＳＴ１を受信し、ＳＴ１
に基づいて回線にデータを送信する。子局側モデムで
は、親局側モデムから送信される受信信号からタイミン
グ成分を抽出して、自身の動作を抽出されたタイミング
信号に同期させるようにして通信を行っている。タイミ
ング信号に動作を同期させるために、従来よりＰＬＬ回
路が用いられている。
【０００４】ＰＬＬ回路は、受信した情報から抽出され
たタイミング信号の位相／周波数の制御を行うものであ
る。従来の電話回線用モデムや専用回線用モデムでは、
ＰＬＬ回路はＤＳＰ（Digital Signal Processor）で実
現されていた。しかし、ＰＬＬ制御がＤＳＰの１マシン
サイクル単位でしか行うことができないため、数Ｍｂｐ
ｓというデータレートを実現する場合にはジッタが大き
くなってしまい、ＰＬＬ回路をＤＳＰで構成することが
困難であった。
【０００５】ＰＬＬ回路のジッタを小さくする方法の一
つとして、電圧制御水晶発振器（ＶＣＸＯ）を使用する
という考え方がある。図６は、ＶＣＸＯを用いた子局側
モデム受信部の機能ブロック図を図示した図面であり、
特にＰＬＬ制御に関連する部分を抜き出している。受信
された信号はアナログ信号であるため、Ａ／Ｄコンバー
タ２１によりアナログ信号からデジタル信号に変換さ
れ、復調部２２により復調処理が実行される。続いて、
タイミング抽出部２３にて復調された信号よりタイミン
グ成分が抽出される。
【０００６】ＰＬＬ部２４は、タイミング抽出部２３に
より抽出されたタイミング信号と、モデム自身のクロッ
ク成分との位相／周波数のずれを判別し、判別されたず
れ分を補正するための信号を出力する。ＰＬＬ部２４よ
り出力された信号は、Ｄ／Ａコンバータ２５によりデジ
タル信号からアナログ信号へと変換される。ここで、復
調部２２〜ＰＬＬ部２４はＤＳＰにより構成される。
【０００７】Ｄ／Ａコンバータ２５によりアナログ信号
に変換された信号は、高周波のノイズ成分を除去するた
めのＬＰＦ（低域フィルタ）２６を介してＶＣＸＯ２７
に入力する。ＶＣＸＯ２７は、ＰＬＬ部２４から受信し
た信号に基づいて、発振信号の位相／周波数を制御して
分周回路２８に出力する。分周回路２８は、ＶＣＸＯ２
７から発振された信号を分周し、モデム各部に供給す
る。分周回路２８により分周された信号は、Ａ／Ｄコン
バータ２１のサンプリング信号として用いられる。
【０００８】ＶＣＸＯ２７は発振信号の位相を連続的に
（アナログ的に）変化させることができるため、ＤＳＰ
によりＰＬＬ回路を構成する場合と比較してジッタを小
さくすることができる。そのため、数Ｍｂｐｓという高
速なデータレートを実現するモデムに適用するＰＬＬ回
路は、図６に図示されるような回路を用いることが好ま
しい。
【０００９】また、図７は親局側モデムのＰＬＬ部を図
示した図面である。親局側モデムも、ＤＴＥから受信す
るＳＴ１に自身の動作を同期させる必要がある。図７に
図示されたモデムでは、位相比較部３１にて受信したＳ
Ｔ１を自身のクロックの位相と比較する。その結果によ
り、ＰＬＬ部３２がＶＣＸＯ３５を制御するための制御
信号を出力する。そして、Ｄ／Ａコンバータ３３により
制御信号がアナログ信号に変換され、ＬＰＦ３４を介し
てＶＣＸＯ３５に制御信号が供給される。
【００１０】ＶＣＸＯ３５では、受信した制御信号に基
づいて出力周波数を制御する。ＶＣＸＯ３５出力は、分
周回路３６により分周され、各回路にクロック信号とし
て供給される。また、分周回路３６出力は位相比較部３
１にて受信したＳＴ１と位相が比較される。
【００１１】
【発明が解決しようとする課題】しかし、このようなＰ
ＬＬ部を用いた場合には、以下のような問題が発生する
可能性がある。ＶＣＯＸの特性として、出力信号の周波
数を制御するためにＶＣＸＯに入力する制御信号の値を
急変させると、ＶＣＯＸの出力が不安定となり、極端な
場合にはＶＣＸＯ出力が瞬間的に停止してしまうという
問題がある。
【００１２】モデムの場合を考えると、子局モデムの場
合には、親局側モデムでの電源断や回線異常により信号
を受信することができず、結果タイミング信号を抽出で
きないような場合に、ＶＣＸＯの制御信号の値が急変す
る。また、親局側モデムの場合には、ＤＴＥの電源断
や、ＳＴ１−ＰＬＬの引き込み時にＶＣＸＯの制御信号
の急変が発生する。いずれのケースでも、モデムではタ
イミング信号が抽出できない、いわば異常な状態にある
ため、ＶＣＸＯの制御信号を急激に変動させようと動作
してしまう。
【００１３】図８Ａは、ＰＬＬ部２４から出力されるＶ
ＣＸＯの制御信号の状態を図示した図面である（図６図
示、Ｄ／Ａコンバータ出力も実質同一波形である）。
ここで、ＶＣＸＯ２７の制御信号は０〜５Ｖの範囲で変
動するものとする。図示ａの時点で対向モデムの電源断
／回線異常が発生すると、モデム（ＰＬＬ部）はＶＣＸ
Ｏ２７の制御信号を図示するように急激に変動させてし
まう。
【００１４】図８Ｂは、ＬＰＦ２６出力波形を図示した
図面である（図６図示）。ＰＬＬ部２４から出力され
た制御信号は、ＬＰＦ２６の時定数に応じてある程度な
だらかに変化しつつ、ＶＣＸＯ２７に入力するが、ＬＰ
Ｆ２６でＶＣＸＯ２７が許容できる変動幅を吸収しきれ
ない場合には、ＶＣＸＯ２７出力が瞬間的に停止してし
まう（図８Ｃ、図６図示の信号）。
【００１５】ＶＣＸＯ出力が停止した場合、分周回路以
降の回路の動作が異常となってしまい、通信が不可能と
なるなどの障害を引き起こす。この問題を解決するため
の一手法として考えられるのが、ＬＰＦの時定数を大き
くすることである。図８Ｂの点線は、ＬＰＦ２６の時定
数を実線に図示された時定数よりも大きくした場合のＬ
ＰＦ２６出力を図示している。この場合には、ＬＰＦ出
力を図示実線の場合と比較してなだらかにすることがで
き、ＶＣＸＯ２７が許容できる変動幅に制御信号の変動
を抑えることも可能となる。
【００１６】しかし、ＬＰＦ２６は簡易のＣＲ回路で構
成されている。これらの回路素子、特にＣは部品毎の特
性のばらつきが非常に大きいため、部品のばらつきを考
慮するならば、ＬＰＦの時定数はＶＣＸＯの制御信号の
変動幅を許容範囲内に抑えるために要求される値より
も、ある程度大きい値を設定して設計する必要がでてく
る。これは、部品のばらつきにより、ＬＰＦの時定数が
所望の値よりも小さくなってしまう可能性もあるためで
ある。
【００１７】しかし、この場合にはＬＰＦの時定数の設
計値が必要最小限の値よりも大きくなることで、実質的
にＶＣＸＯの制御信号に遅延を発生させるという結果を
招いてしまう。特に、部品の状況によってはＬＰＦの時
定数が必要以上に大きくなってしまい、遅延時間が更に
増大してしまうケースもおこり得る。ＶＣＸＯの制御信
号に遅延が発生すると、遅延部ＶＣＸＯの制御が遅れ、
速やかなＰＬＬ制御を実現することができなくなるた
め、ＰＬＬ制御自体に問題が発生する可能性がでてきて
しまう。そのため、ＬＰＦの時定数を大きくとるという
対策は、ＶＣＸＯの出力を瞬間的に停止させないための
対策としては有効ではあるものの、モデムのＰＬＬ制御
全体を考えた場合には、有効な対策とはなり得ないこと
が判る。
【００１８】本発明は、上記のような問題に鑑み、ＶＣ
ＸＯ出力が瞬間的に停止するような事態を招くことな
く、安定したＰＬＬ制御を行うことができるＰＬＬ制御
方法、伝送装置を実現することを目的とする。
【００１９】
【課題を解決するための手段】上記した課題を解決する
ために、本発明では電圧制御発振器を制御する制御信号
の振幅を制限するリミッタを設ける構成を採用してい
る。本リミッタでは、リミッタから出力される信号の振
幅値と、入力する制御信号の振幅値とを比較し、入力制
御信号の振幅値が出力信号の振幅値に対して予め設定さ
れた制限値を超えているか否かを判別している。
【００２０】出力信号の振幅に対する入力制御信号の振
幅が、前記制限値を超えていると判別された場合には、
前記出力信号の振幅は、比較時点の振幅に対して前記制
限値を増減させた振幅に制限される。一方、出力信号の
振幅に対する入力制御信号の振幅が、前記制限値を超え
ていないと判別された場合には、前記出力信号の振幅
は、比較時点の振幅に出力信号と入力制御信号の振幅の
差分を増減した値となる。
【００２１】リミッタにこのような機能を持たせること
によって、電圧制御発振器に入力する制御信号の変動幅
を抑えることができ、制御信号の振幅が急激に変化する
ことによる電圧制御発振器の不具合（瞬間的な出力停止
等）が発生するという問題を防ぐことができる。特に、
前記した出力信号と入力信号との振幅の比較は、所定の
時間間隔で行うようにしてもよい。
【００２２】前記した制限値と、比較の間隔とを適当に
選択することで、電圧制御発振器の制御信号の時定数を
必要に応じた値に設定することが可能となる。特に、こ
のリミッタの機能をデジタル処理により実現する。これ
は、ＰＬＬ制御がＤＳＰなどでデジタル処理により実行
されている場合に都合が良い。リミッタ処理もデジタル
処理で行うことによって、ハードの変更を行わずとも、
ファームウェアの書き替えのみで対応が可能となる。Ｄ
ＳＰなどに処理の余裕があるのであれば、従前のモデム
などの装置に対しても本発明を十分適用することは可能
である。
【００２３】また、リミッタ機能がデジタル的に実現さ
れることにより、従来のＬＰＦのようなアナログ回路で
発生する、部品のバラツキに起因する時定数のばらつき
や、制御信号の遅延といった問題も防止することができ
る。
【００２４】
【発明の実施の形態】図１は、本発明の一実施形態が適
用される装置の例であるモデムの一般的な内部構成を示
す図面である。モデム１０は、大きく受信部１１と送信
部１２とに分けられる。なお、図示左側が回線側に、図
示右側がＤＴＥ側に相当する。回線から受信したアナロ
グ信号は、Ａ／Ｄ変換器１１１によりデジタル信号に変
換される。続いて、線路等化器１１２により線路等化さ
れた信号は、復調部１１３にて復調される。復調部１１
３から出力された信号は、ロールオフフィルタ（ＲＯ
Ｆ）１１４、自動利得制御部（ＡＧＣ）１１５、等化器
（ＥＱＬ）１１６を介してＤＴＥ側に出力される。
【００２５】一方、復調部１１３から出力された信号
は、キャリア検出部（ＣＤ）１１７へ送られ、キャリア
の有無が検出される。続いて、キャリア検出部１１７か
ら出力される信号が、タイミング抽出部（ＴＩＭ）１１
８に入力し、タイミング成分が抽出される。そして、タ
イミング抽出部１１８により抽出されたタイミング信号
に基づいて、クロック生成部１１９でクロック信号が生
成される。クロック生成部１１９で生成されたクロック
信号は、各部に供給される。図示された例では、クロッ
ク信号はＡ／Ｄ変換器１１１に供給され、サンプリング
クロックとして使用される。
【００２６】一方、送信部では、ＤＴＥから受信した信
号に対して論理処理部１２４にて論理処理を施し、変調
部１２３で変調する。続いてロールオフフィルタ１２２
を通した後、回線へ送出するためにＤ／Ａ変換器１２１
でデジタル信号からアナログ信号に変換する。図２は、
本発明の一実施形態による子局側モデムの受信部を図示
した機能ブロック図であり、図６と同様に特にＰＬＬ制
御に関連する部分を抜き出している。また、図６に示さ
れた符号と同じ符号が付された部分は、図６と同等の機
能を持っている。以下、本実施形態について図面を用い
て説明する。
【００２７】本実施形態では、ＰＬＬ部２４の後段にリ
ミッタ２９が設けられている。このリミッタ２９は、Ｐ
ＬＬ部２４から出力されＤ／Ａコンバータ２５に書き込
まれる制御信号の値をデジタル的に制限するものであ
り、制御信号の値（変動幅）が所定の値を超えると、リ
ミッタ２９の出力は一定値に保持される。以下、リミッ
タの動作詳細を説明する。
【００２８】図３Ａは、図８Ａと同様にＰＬＬ部２４か
ら出力される制御信号の変化を図示しており、図示ａ
の時点で対向モデムの電源断が発生したものとする。こ
の場合、対向モデムからの信号が受信できず、タイミン
グ成分の抽出もできなくなることから、ＰＬＬ部２４で
は制御信号をａの時点で０Ｖから５Ｖに急激に変動させ
ようと動作する。
【００２９】図３Ｂは、図３Ａに図示された制御信号を
受けてリミッタ２９から出力される信号' を図示する
ものである。リミッタ２９は、所定時間毎に、出力信号
の振幅に対する入力信号の振幅を判別し、出力信号振幅
に対する入力信号振幅の変動幅（より具体的には、出力
信号と入力信号との差分値）が所定値を超える場合に
は、出力信号の変動幅を前述した所定値に制限する機能
を備える。言い換えれば、このような場合には、振幅判
別時点での出力信号の振幅に、所定値を加える、あるい
は差し引いて出力する。
【００３０】図３Ｂに基づいて更に詳細に説明する。図
示ａ以前の段階では、制御信号の値は０Ｖであるため、
リミッタ２９から出力される信号も０Ｖである。ここ
で、図示ａの時点で制御信号が０Ｖから５Ｖに急激に変
動する。すると、リミッタ２９ではその時点で出力され
ていた信号の振幅と、入力される信号の振幅とが対比さ
れる。そして、出力信号に対する入力信号の振幅（両者
の差分値）が図示ｃを超えていた場合には、リミッタ２
９は出力信号の振幅をｃに制限する。ここで、ｃを制限
値とする。
【００３１】例えばｃを１．５Ｖとすると、リミッタ２
９は入力信号の振幅と出力信号の振幅の差が１．５Ｖを
超えているかどうかを判別し、両者の差が１．５Ｖを超
えている場合には出力信号の変動幅を１．５Ｖに制限す
る。続いて、予め設定された時間ｂが経過すると、リミ
ッタ２９はその時点での出力信号振幅に対する入力信号
振幅を改めて判別する。図３Ｂ図示ａ’の時点では、入
力信号は５Ｖのままである。これに対し、その時点での
リミッタからの出力信号の振幅は、上記説明した通り
１．５Ｖである。入力信号と出力信号との振幅の差は
３．５Ｖであり、その時点のリミッタ２９の出力信号振
幅に対して１．５Ｖ以上の差がある。このような場合に
は、リミッタ２９はａ’の時点での出力信号（振幅１．
５Ｖ）を、更に１．５Ｖだけ増加し、３．０Ｖ（＝２
ｃ）の振幅を持つ信号として出力する。
【００３２】リミッタ２９では、時間ｂが経過する毎に
順次上記の処理を実行する。図３Ｂの状態で更に説明す
ると、ａ''の段階でのリミッタ２９の出力は３ｃ＝４．
５Ｖとなる。一方、制御信号の振幅は５Ｖが維持されて
いるため、両者の差は０．５Ｖとなる。このような場合
には、リミッタ２９は出力信号の振幅の変動幅に制限を
加えることなく、出力信号振幅と入力信号振幅の差分、
出力信号の振幅を変動させる。図３Ｂのａ''の場合に
は、その時点での出力信号振幅４．５Ｖに０．５Ｖを加
えた５Ｖの振幅を持つ信号として出力する。
【００３３】これ以降は、入力信号の振幅が変動しない
限り、リミッタ出力信号の振幅も変化しない。本実施形
態のリミッタ２９は入力信号の絶対値での振幅制限を行
うものではなく、前回出力した値に対する相対的なリミ
ッタ処理を行っている。そして、本実施形態では、リミ
ッタ２９を用いて、図８Ｂに点線で図示された、時定数
を大きく取ったＬＰＦの機能をリミッタに持たせるよう
にしている。リミッタ２９はＤＳＰにより構成されてお
り、デジタル的に動作するので、アナログ回路で構成さ
れるＬＰＦのように部品のばらつきによって時定数が変
化するということはない。そのため、ＶＣＸＯ２７の制
御信号の時定数を、最適な時定数に設定することが可能
となり、ＶＣＸＯ２７の出力停止の問題と、制御信号の
遅延の問題とを同時に解決することができる。
【００３４】ここで、時定数を変更するためには、図３
Ｂのｃ及びｂの値を適宜変更すればよい。振幅の変動幅
ｃと時間ｂとの大小関係により、時定数を大きくも小さ
くもすることができる。そしてこの時定数は、ＶＣＸＯ
の出力停止の問題が発生せず、且つ制御信号の遅延が発
生しない適当な値を、装置の種別や装置が使用される環
境等に合わせて設定される。
【００３５】ここで、特にリミッタの機能をＤＳＰなど
を用いて、デジタル処理で実現している。そのため、図
６に図示された従来のモデムに対してハードウェアの変
更を施す必要がない。リミッタ機能は全てファームウェ
アにより実現しているため、図６のモデムにリミッタ機
能を実現するためのファームウェアを搭載するだけで、
それまで使用していたモデムに本実施形態のリミッタ機
能を従来のモデムに付加することができる。
【００３６】また、時定数の設定も、単にファームウェ
アを書き替えるだけで実行可能である。このような簡易
な作業を行うだけで、同一モデムのリミッタの時定数
を、必要に応じて可変することが可能となる。図３Ｃ
は、図３Ｂに図示されたリミッタ２９の出力信号が入力
されたＬＰＦ２６の出力信号波形である。本実施形態の
ＬＰＦ２６も時定数を持つため、出力信号はなだらかな
波形となる。ここで、図８Ｂに図示された波形（実線）
と比較する。それぞれの図面のＬＰＦ２６の時定数が同
一である場合、図３Ｃの方が入力する制御信号がリミッ
タ２９の機能によりゆっくり変化するため、ＬＰＦ２６
の出力も図８Ｂの実線の場合と比較してなだらかとなっ
てくる。つまり、時定数が同一であっても、図３Ｃのケ
ースの方がＶＣＸＯ２７に入力する制御信号の変動幅を
小さくすることができる。
【００３７】また、図３ＣのＬＰＦ２６の出力は、図８
Ｂで点線で図示された、時定数を大きくとったＬＰＦ２
６よりも制御信号の遅延が少ない。そのため、ＰＬＬ制
御を図８Ｂ図示点線の例よりもより速やかに実行するこ
とができる。図３ＤはＶＣＸＯ２７から出力される信号
波形を図示している。ＶＣＸＯ２７に入力する制御信号
の変動幅は、リミッタ２９の作用によりＶＣＸＯ２７が
正常動作するための許容範囲以下に抑えられるため、図
３Ｄの例ではＶＣＸＯ２７の出力が停止しない。そのた
めに、分周回路２８（図１ではクロック発生回路）以降
のモデム各部の動作が異常となることはなく、安定した
通信動作を実現することができる。
【００３８】このように、本実施形態をモデムに適用す
ることで、ＶＣＸＯ出力の瞬間的な停止という問題を解
決することができる。そのため、ＰＬＬ制御にＶＣＸＯ
を使用することが可能となるので、ＰＬＬ制御のジッタ
を小さくすることが可能となり、結果として数Ｍｂｐｓ
というデータレートでデータを伝送する高速モデムに適
用可能な、高精度なＰＬＬ制御を提供することができる
ようになる。上記した実施形態は、本発明を子局側モデ
ムに適用した例であるが、親局側モデムでのＳＴ１−Ｐ
ＬＬ制御（外部送信タイミング同期）にも適用すること
が当然可能である。
【００３９】図４は、本発明の他の実施形態によるモデ
ムのＰＬＬ制御に関連する部分を抜き出したブロック図
であり、特に親局側モデムを図示している。図４の場合
にも、ＰＬＬ部３２の後段にリミッタ３７が設けられて
いる。基本的な動作は図２のモデムと同様であるため特
に詳述はしないが、親局側モデムに入力するＳＴ１が途
切れるような事態が発生した場合でも、ＶＣＸＯ３５出
力が瞬間的にせよ停止するという事態を防ぐことができ
る。なお、本実施形態はモデムに対して適用した例を説
明したが、これ以外の装置であっても、ＰＬＬ制御が行
われるのであれば本発明を適用することは当然可能であ
る。
【図面の簡単な説明】
【図１】本発明の一実施形態が適用される装置例（モデ
ム）。
【図２】一実施形態による子局側モデムの受信部構成。
【図３】図２に図示された子局モデム各部の出力信号波
形を示す図。
【図４】その他の実施形態によるモデムの構成を示す
図。
【図５】回線に対向して配置されるモデムの接続例を示
す図。
【図６】子局モデムの受信部の構成を示す図。
【図７】親局モデムのＰＬＬ部の構成を示す図。
【図８】図６に図示されたモデム各部の出力信号波形を
示す図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朝比奈 威 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 小川 透 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 宮澤 秀夫 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5J106 AA04 CC01 CC21 CC38 CC47 CC52 DD04 KK12 KK20 KK29 5K047 AA10 GG09 GG10 GG11 MM37 MM46 MM50 MM62 MM63

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】入力信号からタイミング成分を抽出するタ
    イミング抽出部と、 前記抽出されたタイミング成分の位相および／または周
    波数に応じて自身のクロック信号の位相および／または
    周波数を制御する制御信号を出力するＰＬＬ部と、 前記制御信号が入力するとともに、その振幅に応じて出
    力信号の振幅を制限して出力するリミッタ部と、 前記リミッタ部から出力された制御信号に基づいて、出
    力信号の周波数を制御する電圧制御発振器と、を備え、 前記リミッタ部は、入力する制御信号の振幅が、前記出
    力信号の振幅に対して予め設定された値以上変動してい
    る場合、前記出力信号の振幅を前記設定された値に制限
    して出力することを特徴とする、ＰＬＬ制御装置。
  2. 【請求項２】入力するタイミング信号と、自身のクロッ
    ク信号との位相を比較する位相比較部と、 前記位比較部による位相比較結果に応じて、クロック信
    号の位相および／または周波数を制御する制御信号を出
    力するＰＬＬ部と、 前記制御信号が入力するとともに、その振幅に応じて出
    力信号の振幅を制限して出力するリミッタ部と、 前記リミッタ部から出力された制御信号に基づいて、出
    力信号の周波数を制御する電圧制御発振器と、を備え、 前記リミッタ部は、入力する制御信号の振幅が、前記出
    力信号の振幅に対して予め設定された値以上変動してい
    る場合、前記出力信号の振幅を前記設定された値に制限
    して出力することを特徴とする、ＰＬＬ制御装置。
  3. 【請求項３】入力するタイミング信号に応じて自身のク
    ロック信号の位相および／または周波数を制御する制御
    信号を出力するＰＬＬ部と、 前記制御信号が入力するとともに、入力する制御信号の
    振幅に応じて出力信号の振幅を制限して出力するリミッ
    タ部と、 前記リミッタ部から出力された制御信号に基づいて、出
    力信号の周波数を制御する電圧制御発振器と、を備え、 前記リミッタ部は、入力する制御信号の振幅が、前記出
    力信号の振幅に対して予め設定された値以上変動してい
    る場合、前記出力信号の振幅を前記設定された値に制限
    して出力することを特徴とする、ＰＬＬ制御装置。
  4. 【請求項４】入力するタイミング信号に応じて自身のク
    ロック信号の位相および／または周波数を制御する制御
    信号を出力し、 前記制御信号の振幅値を制限し、 前記振幅値が制限された制御信号に応じて電圧制御発振
    器の出力周波数を制御するＰＬＬ制御方法であり、 前記制御信号の振幅値を制限する手段にて、入力する制
    御信号の振幅値と、前記制限手段出力信号の振幅値とを
    比較し、 前記比較の結果、入力制御信号振幅値の前記出力信号振
    幅値に対する変動幅が、予め設定値された制限値を超え
    る場合には、前記出力信号を前記制限値分増減して出力
    し、 入力制御信号振幅値の前記出力信号の振幅に対する変動
    幅が、前記設定値を超えない場合には、前記出力信号を
    前記変動幅分増減して出力することを特徴とする、ＰＬ
    Ｌ制御方法。
  5. 【請求項５】入力信号の出力を制限して出力するリミッ
    タにおいて、 入力信号と出力信号との振幅を比較し、 両者の差分値が予め設定される制限値を超える場合に
    は、前記入力信号に前記制限値部を増減させて出力し、 両者の差分値が前記制限値を超えない場合には、前記入
    力信号に前記差分値を増減させて出力することを特徴と
    する、リミッタ。
  6. 【請求項６】前記リミッタにおいて、 前記入力信号と出力信号との振幅の比較は、予め設定さ
    れた時間間隔毎に行われることを特徴とする、請求項５
    記載のリミッタ。
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