JP3559374B2

JP3559374B2 - Ｐｌｌ回路

Info

Publication number: JP3559374B2
Application number: JP01573496A
Authority: JP
Inventors: 昌之高見; 正弘片岡; 太郎柴垣
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-01-31
Filing date: 1996-01-31
Publication date: 2004-09-02
Anticipated expiration: 2016-01-31
Also published as: JPH08274633A

Description

【０００１】
【発明の属する技術分野】
本発明は、例えば冗長系を有するΡＬＬ回路に関する。
【０００２】
【従来の技術】
周知のように、ＰＬＬ回路は種々の技術分野で用いられているが、特に通信装置の中では装置の基準となる動作クロックパルス、データのフレームパルス等を生成するための重要な役割を果たしている。
【０００３】
通信装置は、一般に低い周波数、例えば８［ｋＨｚ］や２．０４８［ＭＨｚ］の基準周波数を外部から受け取り、それを基準にＰＬＬ回路を用いて装置自身の動作クロックを作り出している。
【０００４】
図１０は従来のＰＬＬ回路の構成を示すもので、外部からの基準信号は２系等入力されて冗長構成がとられている。この２つの入力ＩＮ１、ＩＮ２はセレクタ（ＳＥＬ）３で選択される。このセレクタ３の選択切替制御は入力断検出回路４によってなされる。すなわち、２つの入力が正常なときにはいずれか一方の信号を選択し、その信号が断となった時には他方の入力に切り替えて動作するように制御される。
【０００５】
セレクタ３で選択された基準信号は位相比較器（ＰＣ）５の一方の入力端に供給され、他方の入力端に供給される電圧制御発振器（ＶＣＸＯ）７の出力を分周回路８で分周して生成された信号と位相比較される。
【０００６】
この位相比較によって得られた位相誤差信号はループフィルタ６に入力される。このループフィルタ６は位相比較器５の出力をある設計した伝達関数で電圧制御発振器７の制御電圧に変換するものである。一般にはラグリードフィルタや完全積分型フィルタ等が用いられる。
【０００７】
上記構成によるＰＬＬ回路の出力ＯＵＴとしては、入力ＩＮ１またはＩＮ２の基準周波数に同期した高速のクロックが得られることになる。通信装置ではこのＰＬＬ回路出力を装置内に分配して使用している。また、装置内でさらに高速なクロックが要求される場合には、ＰＬＬ回路を複数個多段接続して、必要な周波数のクロックを生成するようにしている。
【０００８】
この場合に問題になるのは、ＰＬＬ回路の多段接続時の応答特性である。特に、前段のＰＬＬ回路において基準信号に障害が発生し、他方の基準信号への切替が発生した時に、後段ののＰＬＬ回路が追従できるかどうかが問題になる。もし前段のΡＬＬの変動に後段のΡＬＬが追従できなくなると、装置内部で動作クロックの同期がとれなくなり、正常なデータ伝送が行えなくなってしまう。
【０００９】
このような問題が発生しないように、ＰＬＬを多段接続する場合には、後段のＰＬＬの応答性を前段のΡＬＬよりも高速にし、かつ同期できる周波数範囲を広くするように設計される。
【００１０】
このように、回路設計においては、この縦続接続のために設計上の制約を受けており、さらには所望の特性を持つデバイスの調査、あるいは新規開発が必要となるため、組み上がった製品はかなり高価になってしまうことが多い。また、使用する部品等の制約により、いつでもその条件を満足できる訳でもない。
【００１１】
ところで、図１０に示した従来のＰＬＬ回路において、入力の基準信号が断となったときには、入力断検出回路４で障害が検出される迄の間に位相比較器５の入力も消えてしまい、次に新たな基準信号が選択されると、その新たな基準信号の位相に対してＰＬＬが再び同期することになる。また、新たな基準信号が元の基準信号と同じ位相である保障もない。
【００１２】
このときの過渡応答特性はＰＬＬの伝達特性で決まり、電圧制御発振器７の制御電圧はループフィルタ６のステップ応答に応じて励振されることになる。このため、ループフィルタ６の時定数を大きくとることで、切替時の応答特性を遅くすることができるが、定常時の応答を遅くしなければならなくなる。
【００１３】
このように、従来では、定常時と微少な変動に対しては高速で、基準の切替時のように大きな位相変動の時のみ応答を遅くするには適当な手段がなかった。
尚、図１１に示すように、例えばツェナーダイオード１０、１１を付加して電圧制御発振器７の制御電圧をリミットしてしまうことで、過渡応答を遅くすることはできるが、このような手段ではＰＬＬのロックレンジ、キャプチャレンジが制限されてしまう。しかも、電圧制御発振器７の特性は温度変動が大きいため、このような構成の固定のリミット値で抑制しようとすると、動作特性がアンバランスになってしまう問題があり、あまりきつい制限は設けられない。
【００１４】
また、最近では、設計自由度を増すために、ループフィルタをディジタル論理処理によって実現して、上述の追従特性を良好にすることも行われている。しかしながら、この方式では回路規模が大きく高価でもあり、回路が複雑化するために逆に信頼度が落ちるという問題がある。
【００１５】
【発明が解決しようとする課題】
以上述べたように従来のＰＬＬ回路では、定常時と微少な変動に対しては高速で、基準信号の切替時のように大きな位相変動の時のみ応答を遅くする適当な手段がなかった。
【００１６】
本発明は上記の課題を解決するためになされたもので、簡単な構成で基準信号の切替時に生じる出力位相変動の過渡応答特性を遅くし、定常時と微少な変動に対しては高速に応答することができるＰＬＬ回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記目的を達成するために本発明は、制御電圧に応じた周波数の信号を発振出力すると共に入力基準信号の周波数に変換する機能を有する電圧制御発振手段と、この電圧制御発振手段の出力信号と入力基準信号とを位相比較する位相比較器と、この位相比較器の出力を前記電圧制御発振器の制御電圧に変換するループフィルタとを備えるＰＬＬ回路において、前記ループフィルタの出力電圧と直流的にはほぼ等しい電圧を生成し、その生成された電圧の過渡応答特性を前記ループフィルタ出力電圧の応答特性よりも遅くなるように設定してなるバッファ回路と、このバッファ回路の出力端と前記ループフィルタ出力端との間に介在され両出力間の電圧差が規定電圧以上になるとき前記ループフィルタ出力を制限するリミット回路と、前記入力基準信号が複数あるとき、前記複数の基準信号の一つを選択するセレクタと、前記複数の基準信号の入力状態を見て前記セレクタの選択基準信号の入力断があったとき前記セレクタに入力断検出信号を送り、他の基準信号を選択するように切替制御する入力断検出回路と、前記バッファ回路の出力端から前記リミット回路を介して前記ループフィルタ出力端までの経路中に介在されるスイッチとを具備し、前記スイッチを前記入力断検出信号に応じてオン／オフ制御するようにしたことを特徴とするものである。
【００１８】
上記構成によるＰＬＬ回路では、通常の電圧制御発振器の制御電圧に対して急激な変化が生じたときのみ有効になるリミッタ回路を付加する、すなわち制御電圧と同じ電圧をつくるバッファ回路を設けて、その過渡応答が制御電圧の応答よりも遅くなるようにしておき、このバッファ出力を基準に、元の制御電圧を制限するようにしたもので、電圧制御発振器の制御電圧が高速に変化するとリミットされ、ＰＬＬの入力切替時のように大きな位相変動を起こすときにその応答特性をゆっくりしたものにすることができる。
【００２１】
【発明の実施の形態】
以下、図１乃至図９を参照して本発明の実施形態を詳細に説明する。
図１は本発明に係るＰＬＬ回路の第１の実施形態の構成を示すものである。尚、図１において、図７と同一部分には同一符号を付して示し、ここでは異なる部分について説明する。
【００２２】
図１において、図７に示した従来回路と異なる点は、バッファ回路２１、リミッタ２３を追加した点にある。既に述べたように、本発明の目的は、ＰＬＬの他の特性を犠牲にせずに、入力基準信号ＩＮ１、ＩＮ２の切替が発生したときの出力ＯＵＴの位相変化の速度を遅くすることである。この入力ＩＮ１、ＩＮ２の切替動作の発生したとき、位相比較器５の出力は急激に変動し、ループフィルタ６の出力も追従して変動する。
【００２３】
バッファ回路２１は、ループフィルタ６の出力電圧Ｖ２０を基準として直流的には等しい電圧を出力Ｖ２２として取り出せるような回路である。すなわち、バッファ回路２１は利得が１倍の回路である。但し、ここではその精度は問題にしないので厳密に１でなくともよい。またバッファ回路２１の時間応答特性はループフィルタ６等の応答特性によって決まる制御電圧Ｖ２０の時間応答特性よりも遅くなるように設定する。
【００２４】
このように設計したバッファ回路２１の出力電圧Ｖ２２は、直流的には制御電圧Ｖ２０と等しい。すなわち、温度変動や電源電圧の経時変化のような極めてゆっくりした変化に対しては等しい値で追従する。しかし、位相比較器５の入力がステップ状に変化する入力ＩＮ１、ＩＮ２の切替時の制御電圧Ｖ２０の変化に対しては、追従せずに切り替え前の電圧をある程度保持する。このため、制御電圧Ｖ２０とバッファ回路２１の出力電圧Ｖ２２との間には電圧差が発生する。この電圧差がある範囲を超えるときには、バッファ出力Ｖ２２を基準にして制御電圧Ｖ２０がそれ以上変化しないようにリミット回路２３が付加されている。
【００２５】
但し、あくまでもバッファ回路２１の出力Ｖ２２を基準にしたリミット特性を得るためには、バッファ回路２１の出力側の負荷インピーダンスを制御電圧Ｖ２０の側よりも低くなるようにしておけばよい。
【００２６】
実際の回路でこれを実現する場合の例を図２に示す。バッファ回路２１は、例えば抵抗（Ｒ）２４とコンデンサ（Ｃ）２５で制御電圧Ｖ２０をフィルタリングした後、オペアンプ（ＩＣ）２６によるボルテージフォロア回路で増幅出力するように構成して実現する。その利得はボルテージフォロア回路で定まり、ほぼ１となる。時間応答特性は抵抗ＲとコンデンサＣの値で定まるような低域通過フィルタの特性となる。
【００２７】
リミット回路２３としては、ダイオード２７、２８を互いに逆方向になるように制御電圧Ｖ２０の伝送ラインとバッファ回路２１の出力Ｖ２２の伝送ラインの間に接続して実現できる。この構成では、制御電圧Ｖ２０のバッファ回路２１の出力Ｖ２２に対して、正の方向にも負の方向にもぞれぞれダイオード２７、２８の順方向ドロップ電圧分しか変動せず、それよりも差が大きいところではリミットされることになる。この制限値、すなわち順方向ドロップ電圧は、通常、シリコンダイオードでは０．３〜０．８［Ｖ］である。
【００２８】
図３は上記構成における応答動作を示す波形図で、図３（ａ）は制御電圧Ｖ２０が時間的にゆっくり変動する場合、図３（ｂ）は制御電圧Ｖ２０が基準信号の切り替えによって急激に変化する場合を示している。尚、図３（ｂ）中の点線で示す波形は従来のＰＬＬ回路の制御電圧の変化であり、説明を分かりやすくするために示している。
【００２９】
この図３からわかるように、制御電圧Ｖ２０がゆっくり変動する場合には、バッファ回路２１の出力電圧Ｖ２２は制御電圧Ｖ２０に追従する。このため、両者の電圧差はほとんど発生しない。しかしながら、制御電圧Ｖ２０が急激に変化する場合には、大きな電圧差が発生してしまい、結局、制御電圧Ｖ２０は、図３（ｂ）中一点鎖線で示すように、ダイオード２７によるドロップ電圧Ｖｆで制限された値で変動するようになる。
【００３０】
つまり、図３（ｂ）のように、制御電圧Ｖ２０が急変しても、バッファ出力Ｖ２２は応答せず、制御電圧Ｖ２０とバッファ出力Ｖ２２の間にダイオード２７の順方向ドロップ電圧Ｖｆ以上の差が生じようとする。このため、ダイオード２７が低インピーダンスになる。よって、制御電圧Ｖ２０の変化をリミットすることができる。これをＰＬＬ回路出力ＯＵＴの位相変化として考えると、本発明の構成によって急激な位相変化はしなくなるということになる。
【００３１】
ここで、実際に本発明を適用して試験してみた例を図４に示す。図４はＰＬＬ回路の出力ＯＵＴの位相変化を入力のクロックと同じ周波数まで分周して両者の間の位相変化をタイムインタバルアナライザで測定したものである。変化しているのはＰＬＬ回路の入力ＩＮ１とＩＮ２の切替を行ったときの位相変化であり、（ａ）、（ｂ）はそれぞれ本発明の実施前、実施後を示している。ここで、縦軸はＰＬＬ入出力の位相差を示し、位相差を変化量と時間（μｓ単位）で表している。また、横軸は時間軸であり、（ａ）の場合は１ｄｉｖ当り５［ｍｓ］、（ｂ）の場合は１ｄｉｖ当り２５［ｍｓ］となっている。
【００３２】
いずれの場合でも入力の切替が起こる前と後では、２マイクロ秒位、位相が変化している。これは入力の初期位相差分である。但し、変化するのにかかっている時間、すなわち画面の中に示す点線のマーカーａ、ｂの間の時間で求めてみると、図４（ａ）では約１２［ｍｓ］であり、図４（ｂ）では５２［ｍｓ］となっている。
【００３３】
この結果から分かるように、本発明により、入力切替時の位相変動の所要時間を約４倍に引き延ばすことに成功している。これを瞬時周波数の変動に換算すると、図４（ａ）の場合は約１６６［ｐｐｍ］、図４（ｂ）の場合は約４０［ｐｐｍ］となっている。図４（ａ）の場合は電圧制御発振器の可変範囲の最大値まで瞬間的に変動しているのに対して、本発明の適用によりその変動を抑制することに成功している。
【００３４】
この効果により、ＰＬＬを縦続接続した場合、従来では後段のＰＬＬの入力に±２００［ｐｐｍ］近くを変動の最大値として考える必要があった。これに対して、本発明を適用すると±４０［ｐｐｍ］を変動の最大値として考えて設計してよいことになる。このことは使用するデバイスの制約や設計上の制約が４倍楽になるのと等しい。
【００３５】
また、ロックレンジを計測してみると従来と全く変わらない。すなわち、入力のゆっくりした変化に対する追従特性は従来例のままであることも確認された。本発明に係る第２の実施形態を図５を参照して説明する。尚、図５において、図２と同一部分には同一符号を付して示し、ここでは異なる部分について説明する。
【００３６】
すなわち、図２の例ではバッファ回路２１のコンデンサ２５を接地するようにしているが、この実施形態では、ある直流電圧ＶＴのラインに接続するようにしている。この直流電圧ＶＴは定常状態の制御電圧Ｖ２０の電圧にほぼ等しくなるように設定する。この構成によれば、例えば電源をいれた瞬間の動作をより高速に安定化することができるようになる。
【００３７】
本発明に係る第３の実施形態を図６を参照して説明する。尚、図６において、図１と同一部分には同一符号を付して示し、ここでは異なる部分について説明する。
【００３８】
すなわち、ＰＬＬ回路においてリミット動作が必要になるのは、基準信号の入力断により基準信号の切り替えが生じた場合であり、定常動作状態では不要である。そこで、この実施形態では、バッファ回路２１とリミット回路２３との間にスイッチ３１を設け、このスイッチ３１を入力断検出回路４の入力断検出信号によりオン・オフ制御するようにしている。
【００３９】
この構成によれば、定常動作状態ではリミット回路２３が動作せず、入力断があった場合のみリミット回路２３が作動するので、定常動作での不安定な状態を回避することができる。
【００４０】
本発明に係る第４の実施形態を図７を参照して説明する。尚、図７において、図１と同一部分には同一符号を付して示し、ここでは異なる部分について説明する。
【００４１】
図７において、リミット回路２３はスイッチ４１を介してループフィルタ６から出力される制御電圧Ｖ２０の伝送ラインに接続される。
また、ループフィルタ６から出力される制御電圧Ｖ２０はピークホールド回路４２にも供給される。このピークホールド回路４２は、制御電圧Ｖ２０の正負ピークレベルを検出保持するもので、その正負保持レベルは識別器４３に送られる。
【００４２】
この識別器４３は正負保持レベルをそれぞれ予め決められた規定値と比較し、保持レベルが規定値に満たないときは同期状態とみなし、規定値を越えるときは非同期状態とみなす。その識別結果はスイッチ制御回路４４に供給される。
【００４３】
このスイッチ制御回路４４は識別結果が同期状態のときは上記スイッチ４１をオン状態、非同期状態のときは上記スイッチ４１をオフ状態に切替制御する。
上記構成において、スイッチ１４がオフ状態の場合には図１０の従来例の構成と同じである。また、バッファ回路２１及びリミット回路２３の機能は図１に示した第１の実施形態と同じである。したがって、ここでは追加したスイッチ４１、ピークホールド回路４２、識別器４３及びスイッチ制御回路４４の機能と効果について説明する。
【００４４】
上述したように、ループフィルタ６から出力される制御電圧Ｖ２０はゆっくりした変動に対しては何のリミット効果も受けないので、スイッチ４１がオン状態となっていてもロックレンジは変わらない。しかしながら、キャプチャレンジ、すなわち非同期状態から同期状態に至るときのレンジは狭くなってしまう。つまり、引き込み時の周波数可変幅はリミット回路２３によって制限されるため、必然的にキャプチャレンジは狭くなってしまう。
【００４５】
そこで、この実施形態では、キャプチャレンジを狭くしないように、スイッチ４１を設けている。すなわち、ＰＬＬが同期するまでの間はスイッチ４１をオフ状態としておき、同期状態に至った時に初めてオン状態となるようにしておけばキャプチャレンジの劣化を防ぐことができる。
【００４６】
非同期状態にあるときの制御電圧Ｖ２０は、位相誤差が大きく変動するため振動している。ピークホールド回路４２ではこの振動の最大値最小値をそれぞれ検出してホールドする。識別回路４３では、予め適当な規定値が設定されており、最大値、最小値の両者について規定値による範囲を超えるか否かで同期、非同期を識別する。
【００４７】
図８にその様子を示す。制御電圧Ｖ２０は振動しているが、ピークホールド回路４２の出力Ｖ４２１、Ｖ４２２は最大値、最小値をトレースする。識別回路４３では、規定値Ｖ４３１、Ｖ４３２でこれらと比較し、最大値、最小値の両者が規定値による範囲を超えるか否かで同期（越えない場合）、非同期（越えた場合）を識別する。
【００４８】
このようにして得られた同期・非同期の識別結果はスイッチ制御回路４４にて上記のスイッチ４１に対する切替制御信号に変換される。すなわち、同期状態のときはスイッチ４１をオン状態に、非同期状態のときはスイッチ４１をオフ状態に制御する。
【００４９】
上記の構成によれば、非同期状態ではリミット効果が効かないため、キャプチャレンジの劣化をきたすことがない。この場合、入力断発生により基準信号ＩＮ１、ＩＮ２の切替えがあっても、非同期状態と判断してリミット効果がきかないように動作するので、第３の実施形態のような構成をとる必要はない。
【００５０】
尚、上記実施形態では、スイッチ４１をリミット回路２３と制御電圧Ｖ２０の伝送ラインとの間に介在するようにしたが、図９に示すように、バッファ回路２１とリミット回路２３との間に介在するようにしてもよい。
【００５１】
以上、本発明の各実施形態について説明してきたが、この他にも同様の効果をもたらすのに種々変形した構成で実現することができるのは自明である。例えばリミット回路２３として用いるのは、ダイオード２７、２８に限らず、リミット範囲によってはツェナーダイオードでもよいし、ダイオードを複数使用してリミット電圧を変えることもできる。このように種々の構成でリミット回路２３を実現することができる。
【００５２】
バッファ回路２１についても、上記の具体例ではオペアンプ２６と抵抗２４、コンデンサ２５による構成を示したが、同等の機能を実現する回路としてこの構成のみに限定されるものではない。特に集積回路で実現する場合には、ボルテージフォロア回路自身に応答特性を遅くするような機能をつくり込んでもよい。
【００５３】
以上説明したように、本発明を適用すれば、簡便な方法でＰＬＬ回路の入力切替時の位相変動特性を調整することができるため、ＰＬＬ回路を多段で接続するときの設計自由度を増すことができ、デバイス選択の幅も広がることになる。このように設計時間の短縮、使用できるデバイスの幅が広がれば、より安価に装置を実現し提供することが可能になる。
【００５４】
【発明の効果】
以上のように本発明によれば、簡便な方法でＰＬＬ回路の入力切替時の位相変動特性を調整することができる。
【図面の簡単な説明】
【図１】本発明に係るＰＬＬ回路の第１の実施形態を示すブロック回路図である。
【図２】同実施形態の具体的な構成を示す回路図である。
【図３】同実施形態の動作を説明するためのＶＣＯ制御電圧の時間応答特性を示す図である。
【図４】本発明の効果を確認した結果を示す波形図である。
【図５】本発明に係る第２の実施形態の構成を示すブロック回路図である。
【図６】本発明に係る第３の実施形態の構成を示すブロック回路図である。
【図７】本発明に係る第４の実施形態の構成を示すブロック回路図である。
【図８】同実施形態の具体的な構成を示す回路図である。
【図９】同実施形態の動作を説明するための波形図である。
【図１０】従来の冗長構成を有するＰＬＬ回路の構成を示すブロック回路図である。
【図１１】従来のＰＬＬ回路に設けられる応答遅延手段の構成を示すブロック回路図である。
【符号の説明】
３…セレクタ
４…入力断検出回路
５…位相比較器
６…ループフィルタ
７…電圧制御発振器
８…分周回路
１０、１１…ツェナーダイオード
２１…バッファ回路
２３…リミット回路
２４…抵抗
２５…コンデンサ
２６…オペアンプ
２７、２８…ダイオード
３１…スイッチ
４１…スイッチ
４２…ピークホールド回路
４３…識別器
４４…スイッチ制御回路

Claims

制御電圧に応じた周波数の信号を発振出力すると共に入力基準信号の周波数に変換する機能を有する電圧制御発振手段と、
この電圧制御発振手段の出力信号と入力基準信号とを位相比較する位相比較器と、
この位相比較器の出力を前記電圧制御発振器の制御電圧に変換するループフィルタとを備えるＰＬＬ回路において、
前記ループフィルタの出力電圧と直流的にほぼ等しい電圧を生成し、その生成された電圧の過渡応答特性を前記ループフィルタ出力電圧の応答特性よりも遅くなるように設定してなるバッファ回路と、
このバッファ回路の出力端と前記ループフィルタ出力端との間に介在され両出力間の電圧差が規定電圧以上になるとき前記ループフィルタ出力を制限するリミット回路と、
前記入力基準信号が複数あるとき、前記複数の基準信号の一つを選択するセレクタと、
前記複数の基準信号の入力状態を見て前記セレクタの選択基準信号の入力断があったとき前記セレクタに入力断検出信号を送り、他の基準信号を選択するように切替制御する入力断検出回路と、
前記バッファ回路の出力端から前記リミット回路を介して前記ループフィルタ出力端までの経路中に介在されるスイッチとを具備し、
前記スイッチを前記入力断検出信号に応じてオン／オフ制御するようにしたことを特徴とするＰＬＬ回路。
前記バッファ回路は、前記ループフィルタ出力を低域通過フィルタ及びボルテージフォロワ回路を通過させ、前記低域通過フィルタにより時間応答特性を決定し、前記ボルテージフォロワ回路で利得を決定するようにしたことを特徴とする請求項１記載のＰＬＬ回路。