JPH08274633A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な構成で基準信号の切替時に生じる出力
位相変動の過渡応答特性を遅くし、定常時と微少な変動
に対しては高速に応答するようにする。 【解決手段】 電圧制御発振器７の出力を分周回路８で
入力基準信号の周波数に合わせて分周し、この分周出力
と入力基準信号とを位相比較器５で位相比較し、その位
相誤差信号をループフィルタ６で電圧制御発生器７の制
御電圧に変換するＰＬＬ回路に対し、ループフィルタ６
の出力電圧と直流的には等しい電圧を生成しその生成さ
れた電圧の過渡応答特性をループフィルタ６の出力電圧
の応答特性よりも遅くなるように設定してなるバッファ
回路２１と、このバッファ回路２１の出力とループフィ
ルタ６の出力と間の電圧差が規定電圧以上になるときル
ープフィルタ６の出力を制限するリミット回路２３とを
具備するようにしたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば冗長系を有
するΡＬＬ回路に関する。

【０００２】

【従来の技術】周知のように、ＰＬＬ回路は種々の技術
分野で用いられているが、特に通信装置の中では装置の
基準となる動作クロックパルス、データのフレームパル
ス等を生成するための重要な役割を果たしている。

【０００３】通信装置は、一般に低い周波数、例えば８
［ｋＨｚ］や２．０４８［ＭＨｚ］の基準周波数を外部
から受け取り、それを基準にＰＬＬ回路を用いて装置自
身の動作クロックを作り出している。

【０００４】図１０は従来のＰＬＬ回路の構成を示すも
ので、外部からの基準信号は２系等入力されて冗長構成
がとられている。この２つの入力ＩＮ１、ＩＮ２はセレ
クタ（ＳＥＬ）３で選択される。このセレクタ３の選択
切替制御は入力断検出回路４によってなされる。すなわ
ち、２つの入力が正常なときにはいずれか一方の信号を
選択し、その信号が断となった時には他方の入力に切り
替えて動作するように制御される。

【０００５】セレクタ３で選択された基準信号は位相比
較器（ＰＣ）５の一方の入力端に供給され、他方の入力
端に供給される電圧制御発振器（ＶＣＸＯ）７の出力を
分周回路８で分周して生成された信号と位相比較され
る。

【０００６】この位相比較によって得られた位相誤差信
号はループフィルタ６に入力される。このループフィル
タ６は位相比較器５の出力をある設計した伝達関数で電
圧制御発振器７の制御電圧に変換するものである。一般
にはラグリードフィルタや完全積分型フィルタ等が用い
られる。

【０００７】上記構成によるＰＬＬ回路の出力ＯＵＴと
しては、入力ＩＮ１またはＩＮ２の基準周波数に同期し
た高速のクロックが得られることになる。通信装置では
このＰＬＬ回路出力を装置内に分配して使用している。
また、装置内でさらに高速なクロックが要求される場合
には、ＰＬＬ回路を複数個多段接続して、必要な周波数
のクロックを生成するようにしている。

【０００８】この場合に問題になるのは、ＰＬＬ回路の
多段接続時の応答特性である。特に、前段のＰＬＬ回路
において基準信号に障害が発生し、他方の基準信号への
切替が発生した時に、後段ののＰＬＬ回路が追従できる
かどうかが問題になる。もし前段のΡＬＬの変動に後段
のΡＬＬが追従できなくなると、装置内部で動作クロッ
クの同期がとれなくなり、正常なデータ伝送が行えなく
なってしまう。

【０００９】このような問題が発生しないように、ＰＬ
Ｌを多段接続する場合には、後段のＰＬＬの応答性を前
段のΡＬＬよりも高速にし、かつ同期できる周波数範囲
を広くするように設計される。

【００１０】このように、回路設計においては、この縦
続接続のために設計上の制約を受けており、さらには所
望の特性を持つデバイスの調査、あるいは新規開発が必
要となるため、組み上がった製品はかなり高価になって
しまうことが多い。また、使用する部品等の制約によ
り、いつでもその条件を満足できる訳でもない。

【００１１】ところで、図１０に示した従来のＰＬＬ回
路において、入力の基準信号が断となったときには、入
力断検出回路４で障害が検出される迄の間に位相比較器
５の入力も消えてしまい、次に新たな基準信号が選択さ
れると、その新たな基準信号の位相に対してＰＬＬが再
び同期することになる。また、新たな基準信号が元の基
準信号と同じ位相である保障もない。

【００１２】このときの過渡応答特性はＰＬＬの伝達特
性で決まり、電圧制御発振器７の制御電圧はループフィ
ルタ６のステップ応答に応じて励振されることになる。
このため、ループフィルタ６の時定数を大きくとること
で、切替時の応答特性を遅くすることができるが、定常
時の応答を遅くしなければならなくなる。

【００１３】このように、従来では、定常時と微少な変
動に対しては高速で、基準の切替時のように大きな位相
変動の時のみ応答を遅くするには適当な手段がなかっ
た。尚、図１１に示すように、例えばツェナーダイオー
ド１０、１１を付加して電圧制御発振器７の制御電圧を
リミットしてしまうことで、過渡応答を遅くすることは
できるが、このような手段ではＰＬＬのロックレンジ、
キャプチャレンジが制限されてしまう。しかも、電圧制
御発振器７の特性は温度変動が大きいため、このような
構成の固定のリミット値で抑制しようとすると、動作特
性がアンバランスになってしまう問題があり、あまりき
つい制限は設けられない。

【００１４】また、最近では、設計自由度を増すため
に、ループフィルタをディジタル論理処理によって実現
して、上述の追従特性を良好にすることも行われてい
る。しかしながら、この方式では回路規模が大きく高価
でもあり、回路が複雑化するために逆に信頼度が落ちる
という問題がある。

【００１５】

【発明が解決しようとする課題】以上述べたように従来
のＰＬＬ回路では、定常時と微少な変動に対しては高速
で、基準信号の切替時のように大きな位相変動の時のみ
応答を遅くする適当な手段がなかった。

【００１６】本発明は上記の課題を解決するためになさ
れたもので、簡単な構成で基準信号の切替時に生じる出
力位相変動の過渡応答特性を遅くし、定常時と微少な変
動に対しては高速に応答することができ、縦続接続した
場合には後段ＰＬＬの負担を軽減することができるΡＬ
Ｌ回路を提供することを目的とする。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に本発明は、制御電圧に応じた周波数の信号を発振出力
すると共に入力基準信号の周波数に変換する機能を有す
る電圧制御発振手段と、この電圧制御発振手段の出力信
号と入力基準信号とを位相比較する位相比較器と、この
位相比較器の出力を前記電圧制御発振器の制御電圧に変
換するループフィルタとを備えるＰＬＬ回路において、
前記ループフィルタの出力電圧と直流的には等しい電圧
を生成しその生成された電圧の過渡応答特性を前記ルー
プフィルタ出力電圧の応答特性よりも遅くなるように設
定してなるバッファ回路と、このバッファ回路の出力と
前記ループフィルタ出力との間に介在され両出力間の電
圧差が規定電圧以上になるとき前記ループフィルタ出力
を制限するリミット回路とを具備するようにしたもので
ある。

【００１８】上記構成によるＰＬＬ回路では、通常の電
圧制御発振器の制御電圧に対して急激な変化が生じたと
きのみ有効になるリミッタ回路を付加する、すなわち制
御電圧と同じ電圧をつくるバッファ回路を設けて、その
過渡応答が制御電圧の応答よりも遅くなるようにしてお
き、このバッファ出力を基準に、元の制御電圧を制限す
るようにしたもので、電圧制御発振器の制御電圧が高速
に変化するとリミットされ、ＰＬＬの入力切替時のよう
に大きな位相変動を起こすときにその応答特性をゆっく
りしたものにすることができる。

【００１９】また、本発明によるＰＬＬ回路は、さら
に、前記バッファ回路の出力端から前記リミット回路を
介して前記ループフィルタ出力端までの経路中に介在さ
れるスイッチと、前記ループフィルタの出力レベルが規
定値に満たないときは同期状態とみなして前記スイッチ
をオン状態とし、規定値を越えるときは非同期状態とみ
なして前記スイッチをオフ状態とするスイッチ制御手段
とを備えることを特徴とするものである。

【００２０】上記構成によるＰＬＬ回路では、リミッタ
回路が機能する時と、機能しないときを同期状態と非同
期状態とで選択的に制御することができ、これによって
キャプチャレンジの劣化を防ぐことができる。

【００２１】

【発明の実施の形態】以下、図１乃至図９を参照して本
発明の実施形態を詳細に説明する。図１は本発明に係る
ＰＬＬ回路の第１の実施形態の構成を示すものである。
尚、図１において、図７と同一部分には同一符号を付し
て示し、ここでは異なる部分について説明する。

【００２２】図１において、図７に示した従来回路と異
なる点は、バッファ回路２１、リミッタ２３を追加した
点にある。既に述べたように、本発明の目的は、ＰＬＬ
の他の特性を犠牲にせずに、入力基準信号ＩＮ１、ＩＮ
２の切替が発生したときの出力ＯＵＴの位相変化の速度
を遅くすることである。この入力ＩＮ１、ＩＮ２の切替
動作の発生したとき、位相比較器５の出力は急激に変動
し、ループフィルタ６の出力も追従して変動する。

【００２３】バッファ回路２１は、ループフィルタ６の
出力電圧Ｖ２０を基準として直流的には等しい電圧を出
力Ｖ２２として取り出せるような回路である。すなわ
ち、バッファ回路２１は利得が１倍の回路である。但
し、ここではその精度は問題にしないので厳密に１でな
くともよい。またバッファ回路２１の時間応答特性はル
ープフィルタ６等の応答特性によって決まる制御電圧Ｖ
２０の時間応答特性よりも遅くなるように設定する。

【００２４】このように設計したバッファ回路２１の出
力電圧Ｖ２２は、直流的には制御電圧Ｖ２０と等しい。
すなわち、温度変動や電源電圧の経時変化のような極め
てゆっくりした変化に対しては等しい値で追従する。し
かし、位相比較器５の入力がステップ状に変化する入力
ＩＮ１、ＩＮ２の切替時の制御電圧Ｖ２０の変化に対し
ては、追従せずに切り替え前の電圧をある程度保持す
る。このため、制御電圧Ｖ２０とバッファ回路２１の出
力電圧Ｖ２２との間には電圧差が発生する。この電圧差
がある範囲を超えるときには、バッファ出力Ｖ２２を基
準にして制御電圧Ｖ２０がそれ以上変化しないようにリ
ミット回路２３が付加されている。

【００２５】但し、あくまでもバッファ回路２１の出力
Ｖ２２を基準にしたリミット特性を得るためには、バッ
ファ回路２１の出力側の負荷インピーダンスを制御電圧
Ｖ２０の側よりも低くなるようにしておけばよい。

【００２６】実際の回路でこれを実現する場合の例を図
２に示す。バッファ回路２１は、例えば抵抗（Ｒ）２４
とコンデンサ（Ｃ）２５で制御電圧Ｖ２０をフィルタリ
ングした後、オペアンプ（ＩＣ）２６によるボルテージ
フォロア回路で増幅出力するように構成して実現する。
その利得はボルテージフォロア回路で定まり、ほぼ１と
なる。時間応答特性は抵抗ＲとコンデンサＣの値で定ま
るような低域通過フィルタの特性となる。

【００２７】リミット回路２３としては、ダイオード２
７、２８を互いに逆方向になるように制御電圧Ｖ２０の
伝送ラインとバッファ回路２１の出力Ｖ２２の伝送ライ
ンの間に接続して実現できる。この構成では、制御電圧
Ｖ２０のバッファ回路２１の出力Ｖ２２に対して、正の
方向にも負の方向にもぞれぞれダイオード２７、２８の
順方向ドロップ電圧分しか変動せず、それよりも差が大
きいところではリミットされることになる。この制限
値、すなわち順方向ドロップ電圧は、通常、シリコンダ
イオードでは０．３〜０．８［Ｖ］である。

【００２８】図３は上記構成における応答動作を示す波
形図で、図３（ａ）は制御電圧Ｖ２０が時間的にゆっく
り変動する場合、図３（ｂ）は制御電圧Ｖ２０が基準信
号の切り替えによって急激に変化する場合を示してい
る。尚、図３（ｂ）中の点線で示す波形は従来のＰＬＬ
回路の制御電圧の変化であり、説明を分かりやすくする
ために示している。

【００２９】この図３からわかるように、制御電圧Ｖ２
０がゆっくり変動する場合には、バッファ回路２１の出
力電圧Ｖ２２は制御電圧Ｖ２０に追従する。このため、
両者の電圧差はほとんど発生しない。しかしながら、制
御電圧Ｖ２０が急激に変化する場合には、大きな電圧差
が発生してしまい、結局、制御電圧Ｖ２０は、図３
（ｂ）中一点鎖線で示すように、ダイオード２７による
ドロップ電圧Ｖｆで制限された値で変動するようにな
る。

【００３０】つまり、図３（ｂ）のように、制御電圧Ｖ
２０が急変しても、バッファ出力Ｖ２２は応答せず、制
御電圧Ｖ２０とバッファ出力Ｖ２２の間にダイオード２
７の順方向ドロップ電圧Ｖｆ以上の差が生じようとす
る。このため、ダイオード２７が低インピーダンスにな
る。よって、制御電圧Ｖ２０の変化をリミットすること
ができる。これをＰＬＬ回路出力ＯＵＴの位相変化とし
て考えると、本発明の構成によって急激な位相変化はし
なくなるということになる。

【００３１】ここで、実際に本発明を適用して試験して
みた例を図４に示す。図４はＰＬＬ回路の出力ＯＵＴの
位相変化を入力のクロックと同じ周波数まで分周して両
者の間の位相変化をタイムインタバルアナライザで測定
したものである。変化しているのはＰＬＬ回路の入力Ｉ
Ｎ１とＩＮ２の切替を行ったときの位相変化であり、
（ａ）、（ｂ）はそれぞれ本発明の実施前、実施後を示
している。ここで、縦軸はＰＬＬ入出力の位相差を示
し、位相差を変化量と時間（μｓ単位）で表している。
また、横軸は時間軸であり、（ａ）の場合は１ｄｉｖ当
り５［ｍｓ］、（ｂ）の場合は１ｄｉｖ当り２５［ｍ
ｓ］となっている。

【００３２】いずれの場合でも入力の切替が起こる前と
後では、２マイクロ秒位、位相が変化している。これは
入力の初期位相差分である。但し、変化するのにかかっ
ている時間、すなわち画面の中に示す点線のマーカー
ａ、ｂの間の時間で求めてみると、図４（ａ）では約１
２［ｍｓ］であり、図４（ｂ）では５２［ｍｓ］となっ
ている。

【００３３】この結果から分かるように、本発明によ
り、入力切替時の位相変動の所要時間を約４倍に引き延
ばすことに成功している。これを瞬時周波数の変動に換
算すると、図４（ａ）の場合は約１６６［ｐｐｍ］、図
４（ｂ）の場合は約４０［ｐｐｍ］となっている。図４
（ａ）の場合は電圧制御発振器の可変範囲の最大値まで
瞬間的に変動しているのに対して、本発明の適用により
その変動を抑制することに成功している。

【００３４】この効果により、ＰＬＬを縦続接続した場
合、従来では後段のＰＬＬの入力に±２００［ｐｐｍ］
近くを変動の最大値として考える必要があった。これに
対して、本発明を適用すると±４０［ｐｐｍ］を変動の
最大値として考えて設計してよいことになる。このこと
は使用するデバイスの制約や設計上の制約が４倍楽にな
るのと等しい。

【００３５】また、ロックレンジを計測してみると従来
と全く変わらない。すなわち、入力のゆっくりした変化
に対する追従特性は従来例のままであることも確認され
た。本発明に係る第２の実施形態を図５を参照して説明
する。尚、図５において、図２と同一部分には同一符号
を付して示し、ここでは異なる部分について説明する。

【００３６】すなわち、図２の例ではバッファ回路２１
のコンデンサ２５を接地するようにしているが、この実
施形態では、ある直流電圧ＶT のラインに接続するよう
にしている。この直流電圧ＶT は定常状態の制御電圧Ｖ
２０の電圧にほぼ等しくなるように設定する。この構成
によれば、例えば電源をいれた瞬間の動作をより高速に
安定化することができるようになる。

【００３７】本発明に係る第３の実施形態を図６を参照
して説明する。尚、図６において、図１と同一部分には
同一符号を付して示し、ここでは異なる部分について説
明する。

【００３８】すなわち、ＰＬＬ回路においてリミット動
作が必要になるのは、基準信号の入力断により基準信号
の切り替えが生じた場合であり、定常動作状態では不要
である。そこで、この実施形態では、バッファ回路２１
とリミット回路２３との間にスイッチ３１を設け、この
スイッチ３１を入力断検出回路４の入力断検出信号によ
りオン・オフ制御するようにしている。

【００３９】この構成によれば、定常動作状態ではリミ
ット回路２３が動作せず、入力断があった場合のみリミ
ット回路２３が作動するので、定常動作での不安定な状
態を回避することができる。

【００４０】本発明に係る第４の実施形態を図７を参照
して説明する。尚、図７において、図１と同一部分には
同一符号を付して示し、ここでは異なる部分について説
明する。

【００４１】図７において、リミット回路２３はスイッ
チ４１を介してループフィルタ６から出力される制御電
圧Ｖ２０の伝送ラインに接続される。また、ループフィ
ルタ６から出力される制御電圧Ｖ２０はピークホールド
回路４２にも供給される。このピークホールド回路４２
は、制御電圧Ｖ２０の正負ピークレベルを検出保持する
もので、その正負保持レベルは識別器４３に送られる。

【００４２】この識別器４３は正負保持レベルをそれぞ
れ予め決められた規定値と比較し、保持レベルが規定値
に満たないときは同期状態とみなし、規定値を越えると
きは非同期状態とみなす。その識別結果はスイッチ制御
回路４４に供給される。

【００４３】このスイッチ制御回路４４は識別結果が同
期状態のときは上記スイッチ４１をオン状態、非同期状
態のときは上記スイッチ４１をオフ状態に切替制御す
る。上記構成において、スイッチ１４がオフ状態の場合
には図１０の従来例の構成と同じである。また、バッフ
ァ回路２１及びリミット回路２３の機能は図１に示した
第１の実施形態と同じである。したがって、ここでは追
加したスイッチ４１、ピークホールド回路４２、識別器
４３及びスイッチ制御回路４４の機能と効果について説
明する。

【００４４】上述したように、ループフィルタ６から出
力される制御電圧Ｖ２０はゆっくりした変動に対しては
何のリミット効果も受けないので、スイッチ４１がオン
状態となっていてもロックレンジは変わらない。しかし
ながら、キャプチャレンジ、すなわち非同期状態から同
期状態に至るときのレンジは狭くなってしまう。つま
り、引き込み時の周波数可変幅はリミット回路２３によ
って制限されるため、必然的にキャプチャレンジは狭く
なってしまう。

【００４５】そこで、この実施形態では、キャプチャレ
ンジを狭くしないように、スイッチ４１を設けている。
すなわち、ＰＬＬが同期するまでの間はスイッチ４１を
オフ状態としておき、同期状態に至った時に初めてオン
状態となるようにしておけばキャプチャレンジの劣化を
防ぐことができる。

【００４６】非同期状態にあるときの制御電圧Ｖ２０
は、位相誤差が大きく変動するため振動している。ピー
クホールド回路４２ではこの振動の最大値最小値をそれ
ぞれ検出してホールドする。識別回路４３では、予め適
当な規定値が設定されており、最大値、最小値の両者に
ついて規定値による範囲を超えるか否かで同期、非同期
を識別する。

【００４７】図８にその様子を示す。制御電圧Ｖ２０は
振動しているが、ピークホールド回路４２の出力Ｖ４２
１、Ｖ４２２は最大値、最小値をトレースする。識別回
路４３では、規定値Ｖ４３１、Ｖ４３２でこれらと比較
し、最大値、最小値の両者が規定値による範囲を超える
か否かで同期（越えない場合）、非同期（越えた場合）
を識別する。

【００４８】このようにして得られた同期・非同期の識
別結果はスイッチ制御回路４４にて上記のスイッチ４１
に対する切替制御信号に変換される。すなわち、同期状
態のときはスイッチ４１をオン状態に、非同期状態のと
きはスイッチ４１をオフ状態に制御する。

【００４９】上記の構成によれば、非同期状態ではリミ
ット効果が効かないため、キャプチャレンジの劣化をき
たすことがない。この場合、入力断発生により基準信号
ＩＮ１、ＩＮ２の切替えがあっても、非同期状態と判断
してリミット効果がきかないように動作するので、第３
の実施形態のような構成をとる必要はない。

【００５０】尚、上記実施形態では、スイッチ４１をリ
ミット回路２３と制御電圧Ｖ２０の伝送ラインとの間に
介在するようにしたが、図９に示すように、バッファ回
路２１とリミット回路２３との間に介在するようにして
もよい。

【００５１】以上、本発明の各実施形態について説明し
てきたが、この他にも同様の効果をもたらすのに種々変
形した構成で実現することができるのは自明である。例
えばリミット回路２３として用いるのは、ダイオード２
７、２８に限らず、リミット範囲によってはツェナーダ
イオードでもよいし、ダイオードを複数使用してリミッ
ト電圧を変えることもできる。このように種々の構成で
リミット回路２３を実現することができる。

【００５２】バッファ回路２１についても、上記の具体
例ではオペアンプ２６と抵抗２４、コンデンサ２５によ
る構成を示したが、同等の機能を実現する回路としてこ
の構成のみに限定されるものではない。特に集積回路で
実現する場合には、ボルテージフォロア回路自身に応答
特性を遅くするような機能をつくり込んでもよい。

【００５３】以上説明したように、本発明を適用すれ
ば、簡便な方法でＰＬＬ回路の入力切替時の位相変動特
性を調整することができるため、ＰＬＬ回路を多段で接
続するときの設計自由度を増すことができ、デバイス選
択の幅も広がることになる。このように設計時間の短
縮、使用できるデバイスの幅が広がれば、より安価に装
置を実現し提供することが可能になる。

【００５４】

【発明の効果】以上のように本発明によれば、簡便な方
法でＰＬＬ回路の入力切替時の位相変動特性を調整する
ことができる。また、その時に元のロックレンジ、キャ
ップチャレンジを損なうことがないため、ＰＬＬ回路を
多段で接続してゆくときの設計自由度を増すことがで
き、デバイス選択の幅も広げることができる。ひいて
は、設計時間の短縮、使用できるデバイスの幅が広が
り、これにより安価に装置を実現し提供することができ
る。

【図面の簡単な説明】

【図１】 本発明に係るＰＬＬ回路の第１の実施形態を
示すブロック回路図である。

【図２】 同実施形態の具体的な構成を示す回路図であ
る。

【図３】 同実施形態の動作を説明するためのＶＣＯ制
御電圧の時間応答特性を示す図である。

【図４】 本発明の効果を確認した結果を示す波形図で
ある。

【図５】 本発明に係る第２の実施形態の構成を示すブ
ロック回路図である。

【図６】 本発明に係る第３の実施形態の構成を示すブ
ロック回路図である。

【図７】 本発明に係る第４の実施形態の構成を示すブ
ロック回路図である。

【図８】 同実施形態の具体的な構成を示す回路図であ
る。

【図９】 同実施形態の動作を説明するための波形図で
ある。

【図１０】 従来の冗長構成を有するＰＬＬ回路の構成
を示すブロック回路図である。

【図１１】 従来のＰＬＬ回路に設けられる応答遅延手
段の構成を示すブロック回路図である。

【符号の説明】

３…セレクタ ４…入力断検出回路 ５…位相比較器 ６…ループフィルタ ７…電圧制御発振器 ８…分周回路 １０、１１…ツェナーダイオード ２１…バッファ回路 ２３…リミット回路 ２４…抵抗 ２５…コンデンサ ２６…オペアンプ ２７、２８…ダイオード ３１…スイッチ ４１…スイッチ ４２…ピークホールド回路 ４３…識別器 ４４…スイッチ制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 片岡 正弘 東京都日野市旭が丘３丁目１番地の１ 東 芝通信システムエンジニアリング株式会社 内 (72)発明者 柴垣 太郎 東京都日野市旭が丘３丁目１番地の１ 株 式会社東芝日野工場内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 制御電圧に応じた周波数の信号を発振出
   力すると共に入力基準信号の周波数に変換する機能を有
   する電圧制御発振手段と、 この電圧制御発振手段の出力信号と入力基準信号とを位
   相比較する位相比較器と、 この位相比較器の出力を前記電圧制御発振器の制御電圧
   に変換するループフィルタとを備えるＰＬＬ回路におい
   て、 前記ループフィルタの出力電圧と直流的にはほぼ等しい
   電圧を生成し。その生成された電圧の過渡応答特性を前
   記ループフィルタ出力電圧の応答特性よりも遅くなるよ
   うに設定してなるバッファ回路と、 このバッファ回路の出力端と前記ループフィルタ出力端
   との間に介在され両出力間の電圧差が規定電圧以上にな
   るとき前記ループフィルタ出力を制限するリミット回路
   とを具備するＰＬＬ回路。
2. 【請求項２】 前記バッファ回路は、前記ループフィル
   タ出力を低域通過フィルタ及びボルテージフォロア回路
   を通過させ、前記低域通過フィルタにより時間応答特性
   を決定し、前記ボルテージフォロア回路で利得を決定す
   るようにしたことを特徴とする請求項１記載のＰＬＬ回
   路。
3. 【請求項３】 前記低域通過フィルタは定常動作時の前
   記電圧制御発振器の制御電圧近傍の値の電位に終端させ
   るようにしたことを特徴とする請求項２記載のＰＬＬ回
   路。
4. 【請求項４】 さらに、前記入力基準信号が複数あると
   き、前記複数の基準信号の一つを選択するセレクタと、
   前記複数の基準信号の入力状態を見て前記セレクタの選
   択基準信号の入力断があったとき前記セレクタに入力断
   検出信号を送り、他の基準信号を選択するように切替制
   御する入力断検出回路と備えることを特徴とする請求項
   １記載のＰＬＬ回路。
5. 【請求項５】 さらに、前記バッファ回路の出力端から
   前記リミット回路を介して前記ループフィルタ出力端ま
   での経路中に介在されるスイッチを備え、このスイッチ
   を前記入力断検出信号に応じてオン／オフ制御するよう
   にしたことを特徴とする請求項４記載のＰＬＬ回路。
6. 【請求項６】さらに、前記バッファ回路の出力端から前
   記リミット回路を介して前記ループフィルタ出力端まで
   の経路中に介在されるスイッチと、前記ループフィルタ
   の出力レベルが規定値に満たないときは同期状態とみな
   して前記スイッチをオン状態とし、規定値を越えるとき
   は非同期状態とみなして前記スイッチをオフ状態とする
   スイッチ制御手段とを備えることを特徴とする請求項１
   記載のＰＬＬ回路。
7. 【請求項７】前記スイッチ制御手段は、前記ループフィ
   ルタの出力のピークレベルを検出するピークホールド回
   路と、この回路で検出されたピークレベルと規定値とを
   比較して同期・非同期を識別する識別回路と、この回路
   の識別結果に応じて前記スイッチのオン・オフを制御す
   るスイッチ制御回路とを備えることを特徴とする請求項
   ６記載のＰＬＬ回路。