JP3181457B2 - 冗長クロック回路 - Google Patents
冗長クロック回路Info
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Description
【０００１】
【産業上の利用分野】この発明は、プラント制御や通信
用コンピュータなど信頼性の高い情報機器のプロセッサ
などに対するクロックを冗長化して信頼性を高めるため
の回路に関するものである。
用コンピュータなど信頼性の高い情報機器のプロセッサ
などに対するクロックを冗長化して信頼性を高めるため
の回路に関するものである。
【０００２】
【従来の技術】ＰＬＬ（フェーズロックトループ）は、
「ＰＬＬの基本と応用」（昭和５３年電機大出版局発
行）のＰＬＬの過渡状態における特性で述べられている
ように、ローパスフィルタの定数を変えてダンピング係
数を変化させることによって応答特性を変えることがで
きる。すなわち、ＰＬＬの入力にクロック信号を入れた
場合には、クロック信号が切り換えなどによって瞬時途
切れても、ローパスフィルタの値を適当に選べばＰＬＬ
の出力信号にはクロック信号が平滑化されて現れる。例
えば図７は、特開昭６２−２９２１７号公報に示された
従来の冗長クロック回路および特開昭６２−５５７１７
号公報に示されたクロックの故障検出回路を合わせた回
路方式を図示したものであり、上記に述べたＰＬＬの原
理をそのままクロックの２重化回路に適用したものであ
る。図７において、クロックＡおよびクロックＢは各々
クロック発振源で２重化構成されており、これらのいず
れかを選択するスイッチ機能であるクロックセレクタを
経由してＰＬＬ回路に入力される。そしてＰＬＬ回路の
出力はクロックを各回路に分配する部分のＣＬＫ分配部
に接続されるとともに、ＰＬＬが正しくロックしている
かどうかを検出するクロック・ロック検出部に入力され
る。
「ＰＬＬの基本と応用」（昭和５３年電機大出版局発
行）のＰＬＬの過渡状態における特性で述べられている
ように、ローパスフィルタの定数を変えてダンピング係
数を変化させることによって応答特性を変えることがで
きる。すなわち、ＰＬＬの入力にクロック信号を入れた
場合には、クロック信号が切り換えなどによって瞬時途
切れても、ローパスフィルタの値を適当に選べばＰＬＬ
の出力信号にはクロック信号が平滑化されて現れる。例
えば図７は、特開昭６２−２９２１７号公報に示された
従来の冗長クロック回路および特開昭６２−５５７１７
号公報に示されたクロックの故障検出回路を合わせた回
路方式を図示したものであり、上記に述べたＰＬＬの原
理をそのままクロックの２重化回路に適用したものであ
る。図７において、クロックＡおよびクロックＢは各々
クロック発振源で２重化構成されており、これらのいず
れかを選択するスイッチ機能であるクロックセレクタを
経由してＰＬＬ回路に入力される。そしてＰＬＬ回路の
出力はクロックを各回路に分配する部分のＣＬＫ分配部
に接続されるとともに、ＰＬＬが正しくロックしている
かどうかを検出するクロック・ロック検出部に入力され
る。
【０００３】この従来の回路方式の動作について説明す
る。まず、クロックセレクタがクロックＡのラインを選
択していて、クロックＡからのクロックがクロックセレ
クタを経由してＰＬＬ回路に入力されているとする。ク
ロックＡが正常に発振していればＰＬＬ回路はこのクロ
ックに同期した信号を出力し、この出力はＣＬＫ分配部
に入力される。そして、このクロックＡが正常に発振し
ているかどうかを検出するのがクロック・ロック検出部
である。クロック・ロック検出部は論理回路からできて
おり、入力Ｌ０とＬＩの２つの位相（Δｔ）が一定の範
囲内（ΔＴ）かどうかのチェックを行い、Δｔ≦ΔＴで
あればクロックが正しくロックしてクロックＡが正常で
あると判断する。一方、Δｔ≧ΔＴであればクロックが
正しくロックしていないと判断して、クロック・ロック
検出部からクロックセレクタに出力を行いクロックＢ側
に切り換える。なお、クロック・ロック検出部の入力Ｌ
０とＬＩの２つの位相（Δｔ）とΔＴの関係を示す波形
図が図８である。
る。まず、クロックセレクタがクロックＡのラインを選
択していて、クロックＡからのクロックがクロックセレ
クタを経由してＰＬＬ回路に入力されているとする。ク
ロックＡが正常に発振していればＰＬＬ回路はこのクロ
ックに同期した信号を出力し、この出力はＣＬＫ分配部
に入力される。そして、このクロックＡが正常に発振し
ているかどうかを検出するのがクロック・ロック検出部
である。クロック・ロック検出部は論理回路からできて
おり、入力Ｌ０とＬＩの２つの位相（Δｔ）が一定の範
囲内（ΔＴ）かどうかのチェックを行い、Δｔ≦ΔＴで
あればクロックが正しくロックしてクロックＡが正常で
あると判断する。一方、Δｔ≧ΔＴであればクロックが
正しくロックしていないと判断して、クロック・ロック
検出部からクロックセレクタに出力を行いクロックＢ側
に切り換える。なお、クロック・ロック検出部の入力Ｌ
０とＬＩの２つの位相（Δｔ）とΔＴの関係を示す波形
図が図８である。
【０００４】
【発明が解決しようとする課題】従来の冗長クロック回
路方式は以上のように構成されているので、クロックの
周波数が若干変化するなどクロックの異常が顕著でない
場合にはクロック・ロック回路では異常が検知できず、
クロック周波数が上昇した場合には各種論理回路のタイ
ミングマージンがなくなって誤動作したり、クロック周
波数が低下した場合には処理速度が遅くなるなどの問題
があった。また、クロックセレクタの切り換え時にはＰ
ＬＬ回路の入力が急激に変化してＰＬＬ出力からは一時
的に周波数の異なるクロックが送出されるため、高速な
クロックが要求される場合や複数のＰＬＬ回路を同期さ
せて動作させる必要がある場合には、不都合の生じる問
題があった。
路方式は以上のように構成されているので、クロックの
周波数が若干変化するなどクロックの異常が顕著でない
場合にはクロック・ロック回路では異常が検知できず、
クロック周波数が上昇した場合には各種論理回路のタイ
ミングマージンがなくなって誤動作したり、クロック周
波数が低下した場合には処理速度が遅くなるなどの問題
があった。また、クロックセレクタの切り換え時にはＰ
ＬＬ回路の入力が急激に変化してＰＬＬ出力からは一時
的に周波数の異なるクロックが送出されるため、高速な
クロックが要求される場合や複数のＰＬＬ回路を同期さ
せて動作させる必要がある場合には、不都合の生じる問
題があった。
【０００５】この発明は上記のような問題点を解決する
ためになされたもので、クロックの異常が顕著でない場
合でも信頼性の高い異常検出を行って待機系クロックに
切り換えることができ、各種論理回路のタイミングマー
ジンの悪化で誤動作したり処理速度が遅くなる問題を解
決するとともに、切り換え時に発生する一時的な周波数
の変化を最小限に抑えることができる冗長クロック回路
を提供することを目的とする。
ためになされたもので、クロックの異常が顕著でない場
合でも信頼性の高い異常検出を行って待機系クロックに
切り換えることができ、各種論理回路のタイミングマー
ジンの悪化で誤動作したり処理速度が遅くなる問題を解
決するとともに、切り換え時に発生する一時的な周波数
の変化を最小限に抑えることができる冗長クロック回路
を提供することを目的とする。
【０００６】
【課題を解決するための手段】請求項１の冗長クロック
回路は、２重化したクロック発生器と、位相比較器、ロ
ーパスフィルタ、電圧制御型発振器、ローパスフィルタ
と電圧制御型発振器間を遮断できる切換手段及び電圧制
御型発振器の入力とグランド間に設けられたコンデンサ
を有する複数系統設けられたＰＬＬ回路と、各ＰＬＬ回
路に設けられ、ローパスフィルタの出力を所定の電圧値
と比較して発振周波数をチェックする異常検出手段と、
これらの異常検出手段の出力のうち正常に比べて異常出
力が多ければ「異常」、異常に比べて正常出力が多けれ
ば「正常」の多数決信号（真の異常検知信号）を発生す
る多数決回路と、を備え、多数決回路が真の異常検知信
号を発生した場合、切換手段をオフし、コンデンサによ
り電圧制御型発振器の入力電圧の低下を抑制するもので
ある。
回路は、２重化したクロック発生器と、位相比較器、ロ
ーパスフィルタ、電圧制御型発振器、ローパスフィルタ
と電圧制御型発振器間を遮断できる切換手段及び電圧制
御型発振器の入力とグランド間に設けられたコンデンサ
を有する複数系統設けられたＰＬＬ回路と、各ＰＬＬ回
路に設けられ、ローパスフィルタの出力を所定の電圧値
と比較して発振周波数をチェックする異常検出手段と、
これらの異常検出手段の出力のうち正常に比べて異常出
力が多ければ「異常」、異常に比べて正常出力が多けれ
ば「正常」の多数決信号（真の異常検知信号）を発生す
る多数決回路と、を備え、多数決回路が真の異常検知信
号を発生した場合、切換手段をオフし、コンデンサによ
り電圧制御型発振器の入力電圧の低下を抑制するもので
ある。
【０００７】請求項２の冗長クロック回路は、請求項１
記載の冗長クロック回路において、電圧制御型発振器は
系の出力用と過渡時の待機用の２個備え、系の出力用の
電圧制御型発振器の出力は安定時のみフィードバックル
ープに入るように切り換え、待機用の電圧制御型発振器
は２重化したクロック発生器の切り換えの不安定時にフ
ィードバックループに入るように切り換えるものであ
る。
記載の冗長クロック回路において、電圧制御型発振器は
系の出力用と過渡時の待機用の２個備え、系の出力用の
電圧制御型発振器の出力は安定時のみフィードバックル
ープに入るように切り換え、待機用の電圧制御型発振器
は２重化したクロック発生器の切り換えの不安定時にフ
ィードバックループに入るように切り換えるものであ
る。
【０００８】請求項３の冗長クロック回路は、請求項２
記載の冗長クロック回路において、系の出力用の電圧制
御型発振器の入力をクロックの異常が検出された直後に
遮断すると共に、ＰＬＬ回路のフィードバックループの
出力を過渡時の待機用の電圧制御型発振器側に切り換
え、この切り換えの時間の遅延時間を加味した後２重化
したクロック発生器の出力を待機系に切り換え、さらに
切り換え後に系が安定するまでの時間経過後に系の出力
用の電圧制御型発振器の入力を再び接続すると共に、Ｐ
ＬＬ回路のフィードバックループの出力を系の出力用の
電圧制御型発振器側に再び切り換えるものである。
記載の冗長クロック回路において、系の出力用の電圧制
御型発振器の入力をクロックの異常が検出された直後に
遮断すると共に、ＰＬＬ回路のフィードバックループの
出力を過渡時の待機用の電圧制御型発振器側に切り換
え、この切り換えの時間の遅延時間を加味した後２重化
したクロック発生器の出力を待機系に切り換え、さらに
切り換え後に系が安定するまでの時間経過後に系の出力
用の電圧制御型発振器の入力を再び接続すると共に、Ｐ
ＬＬ回路のフィードバックループの出力を系の出力用の
電圧制御型発振器側に再び切り換えるものである。
【０００９】請求項４の冗長クロック回路は、２重化し
たクロック発生器と、位相比較器、ローパスフィルタ及
び電圧制御型発振器を有する複数系統設けられたＰＬＬ
回路と、クロック発生器の異常を検出する各ＰＬＬ回路
に設けられた異常検出回路と、を備え、これらの異常検
出回路の出力の多数決をとった信号を片系クロック異常
アラーム、クロック発生器の異常を検出する回路の出力
のＯＲをとった信号を軽微アラーム、さらに待機系のク
ロック発生器に切り換えた後にクロック発生器の異常を
検出する回路からの異常をラッチして多数決をとった結
果の信号をフェイルタイムアラームと知らせるものであ
る。
たクロック発生器と、位相比較器、ローパスフィルタ及
び電圧制御型発振器を有する複数系統設けられたＰＬＬ
回路と、クロック発生器の異常を検出する各ＰＬＬ回路
に設けられた異常検出回路と、を備え、これらの異常検
出回路の出力の多数決をとった信号を片系クロック異常
アラーム、クロック発生器の異常を検出する回路の出力
のＯＲをとった信号を軽微アラーム、さらに待機系のク
ロック発生器に切り換えた後にクロック発生器の異常を
検出する回路からの異常をラッチして多数決をとった結
果の信号をフェイルタイムアラームと知らせるものであ
る。
【００１０】請求項５の冗長クロック回路は、２重化し
たクロック発生器と、位相比較器、ローパスフィルタ及
び電圧制御型発振器を有する３系統以上のＰＬＬ回路
と、クロック発生器の異常を検出する異常検出回路と、
を備え、ＰＬＬ回路の出力を２つづつペアとしてＥＯＲ
（エクスクルーシブＯＲ）回路に接続すると共に、各系
毎にＡＮＤ回路を設け、ＥＯＲの出力、各系のクロック
発生器の異常を検出する回路の出力および各系のＰＬＬ
回路の出力をＡＮＤ回路に入力し、さらに各系のＡＮＤ
回路の出力をパルス幅弁別回路により一定以下パルス幅
を除去後、ＯＲ回路により合成して出力するものであ
る。
たクロック発生器と、位相比較器、ローパスフィルタ及
び電圧制御型発振器を有する３系統以上のＰＬＬ回路
と、クロック発生器の異常を検出する異常検出回路と、
を備え、ＰＬＬ回路の出力を２つづつペアとしてＥＯＲ
（エクスクルーシブＯＲ）回路に接続すると共に、各系
毎にＡＮＤ回路を設け、ＥＯＲの出力、各系のクロック
発生器の異常を検出する回路の出力および各系のＰＬＬ
回路の出力をＡＮＤ回路に入力し、さらに各系のＡＮＤ
回路の出力をパルス幅弁別回路により一定以下パルス幅
を除去後、ＯＲ回路により合成して出力するものであ
る。
【００１１】
【作用】請求項１の冗長クロック回路は、クロックの異
常が顕著でない場合でも、さらに信頼性の高い異常検出
を行ってクロック発生器の切り換えができ、一時的な周
波数の変化を最小限にした安定かつ高精度な冗長クロッ
クを得ることができる。
常が顕著でない場合でも、さらに信頼性の高い異常検出
を行ってクロック発生器の切り換えができ、一時的な周
波数の変化を最小限にした安定かつ高精度な冗長クロッ
クを得ることができる。
【００１２】請求項２の冗長クロック回路は、一時的な
周波数の変化を最小限にした安定かつ高精度な冗長クロ
ックを得ることができる。
周波数の変化を最小限にした安定かつ高精度な冗長クロ
ックを得ることができる。
【００１３】請求項３の冗長クロック回路は、クロック
発生器の切り換え直後の比較的大きな出力周波数変化お
よび位相変化が発生してもその影響が現れない。
発生器の切り換え直後の比較的大きな出力周波数変化お
よび位相変化が発生してもその影響が現れない。
【００１４】請求項４の冗長クロック回路は、故障の予
防保全によりアベイラビリティの向上およびメインテナ
ンス性の向上が図られる。
防保全によりアベイラビリティの向上およびメインテナ
ンス性の向上が図られる。
【００１５】請求項５の冗長クロック回路は、各系を合
成した高信頼性のクロックを得ることができる。
成した高信頼性のクロックを得ることができる。
【００１６】
【実施例】実施例１． 以下、この発明の実施例１を図について説明する。図１
のブロック図において、ＳＷＡ、ＳＷＢ−１〜ＳＷＢ−
３、ＳＷＣ−１〜ＳＷＣ−３の各々は切り換え機構、Ｌ
ＰＦはローパスフィルタ、ＡＭＰは増幅器、ＣＭＰはウ
インドコンパレータ、ＶＣＯＡおよびＶＣＯＢはＶＣＯ
（電圧制御型発振器）である。
のブロック図において、ＳＷＡ、ＳＷＢ−１〜ＳＷＢ−
３、ＳＷＣ−１〜ＳＷＣ−３の各々は切り換え機構、Ｌ
ＰＦはローパスフィルタ、ＡＭＰは増幅器、ＣＭＰはウ
インドコンパレータ、ＶＣＯＡおよびＶＣＯＢはＶＣＯ
（電圧制御型発振器）である。
【００１７】図１において、クロック発生器に故障のな
いときは、切り換え機構ＳＷＡがａ側が選択されてお
り、クロック発生器Ａの信号が位相比較器３〜５に入力
にされ、ＶＣＯの出力の位相と比較される。また、クロ
ック発生器に故障のない状態では、切り換え機構ＳＷＢ
−１〜３はオンの状態、切り換え機構ＳＷＣ−１〜３は
ｄ側が選択され、各系クロック出力の出力＃１〜＃３と
同じ信号が各位相比較器３〜５の各々に入力されてい
る。そして位相比較器に入力された信号の位相の変化に
応じた電圧が２３〜２５のラインに出力され、各系とも
ローパスフィルタＬＰＦおよび増幅器ＡＭＰを経由して
ＶＣＯＡおよびＶＣＯＢに入力される。
いときは、切り換え機構ＳＷＡがａ側が選択されてお
り、クロック発生器Ａの信号が位相比較器３〜５に入力
にされ、ＶＣＯの出力の位相と比較される。また、クロ
ック発生器に故障のない状態では、切り換え機構ＳＷＢ
−１〜３はオンの状態、切り換え機構ＳＷＣ−１〜３は
ｄ側が選択され、各系クロック出力の出力＃１〜＃３と
同じ信号が各位相比較器３〜５の各々に入力されてい
る。そして位相比較器に入力された信号の位相の変化に
応じた電圧が２３〜２５のラインに出力され、各系とも
ローパスフィルタＬＰＦおよび増幅器ＡＭＰを経由して
ＶＣＯＡおよびＶＣＯＢに入力される。
【００１８】これらＶＣＯＡおよびＶＣＯＢは電圧制御
型発振器であり、入力電圧が低い場合には低い周波数の
電圧、逆に入力電圧が高い場合には高い周波数が発振出
力として得られ、この安定状態ではクロック発生器Ａと
同一位相の同期したクロック出力を出力＃１〜＃３に得
ることができる。
型発振器であり、入力電圧が低い場合には低い周波数の
電圧、逆に入力電圧が高い場合には高い周波数が発振出
力として得られ、この安定状態ではクロック発生器Ａと
同一位相の同期したクロック出力を出力＃１〜＃３に得
ることができる。
【００１９】次にクロック発生器Ａに異常が発生し、周
波数が低下したことを想定する。このときの図１の動作
を図２の波形図を使って説明する。クロック発生器Ａの
周波数が低下し始めると、位相比較器のクロック発生器
側の入力の位相がＶＣＯＢの出力に比べ遅れが発生して
くるため、位相比較器の出力２３〜２５が低下しＬＰＦ
およびＡＭＰを経由してＶＣＯＡおよびＶＣＯＢの入力
の電圧が低下してくる。
波数が低下したことを想定する。このときの図１の動作
を図２の波形図を使って説明する。クロック発生器Ａの
周波数が低下し始めると、位相比較器のクロック発生器
側の入力の位相がＶＣＯＢの出力に比べ遅れが発生して
くるため、位相比較器の出力２３〜２５が低下しＬＰＦ
およびＡＭＰを経由してＶＣＯＡおよびＶＣＯＢの入力
の電圧が低下してくる。
【００２０】そして、一定のウインドゥ電圧を越えると
ウインドコンパレータＣＭＰの状態が変化して異常が検
知される。このＣＭＰは各系のＶＣＯＡおよびＶＣＯＢ
の入力電圧をチェックしているため、ほぼ同時に異常を
検知して、ラッチ１８で状態が保持される。このラッチ
１８の出力は、多数決回路１９によって３系統の入力の
うち２つ以上で異常が検知されたとき、真の異常検知信
号として各切り換え機構を動作させる。
ウインドコンパレータＣＭＰの状態が変化して異常が検
知される。このＣＭＰは各系のＶＣＯＡおよびＶＣＯＢ
の入力電圧をチェックしているため、ほぼ同時に異常を
検知して、ラッチ１８で状態が保持される。このラッチ
１８の出力は、多数決回路１９によって３系統の入力の
うち２つ以上で異常が検知されたとき、真の異常検知信
号として各切り換え機構を動作させる。
【００２１】真の異常検知信号が発生すると、まずＳＷ
Ｂ−１〜３をオンからオフとするとともにＳＷＣ−１〜
３をｄ側からｃ側とする。この過渡状態では、ＶＣＯＢ
の入力電圧（周波数制御電圧）の値がコンデンサＣ１〜
３の作用により大きく低下することなく保持されるた
め、各クロック出力＃１〜３の周波数変動は最小限です
む。
Ｂ−１〜３をオンからオフとするとともにＳＷＣ−１〜
３をｄ側からｃ側とする。この過渡状態では、ＶＣＯＢ
の入力電圧（周波数制御電圧）の値がコンデンサＣ１〜
３の作用により大きく低下することなく保持されるた
め、各クロック出力＃１〜３の周波数変動は最小限です
む。
【００２２】また、ＣＭＰの異常検知を多数決処理して
いるため、信頼性を高めることができるとともに、ノイ
ズなどによる誤動作を起こさなくてすみ、また各系の異
常検知の若干の応答の違いを平滑化することができる。
いるため、信頼性を高めることができるとともに、ノイ
ズなどによる誤動作を起こさなくてすみ、また各系の異
常検知の若干の応答の違いを平滑化することができる。
【００２３】そして、ＳＷＢ−１〜３およびＳＷＣ−１
〜３の切り換えが完全に行われる時間を加味した後、Ｓ
ＷＡをａ側からｂ側へ切り換え待機系のクロックＢにす
る。ここでクロック発生器Ａからクロック発生器Ｂに切
り換えた直後は、ＳＷＡの切り換え時間だけでなくＰＬ
Ｌ系が安定するまでの時間がかかり、比較的大きな出力
周波数変化および位相の変化が発生するが、各クロック
出力＃１〜３は上記の状態（コンデンサＣ１〜３の保持
電圧による周波数で発振継続）を保持するためこの影響
が現れない。
〜３の切り換えが完全に行われる時間を加味した後、Ｓ
ＷＡをａ側からｂ側へ切り換え待機系のクロックＢにす
る。ここでクロック発生器Ａからクロック発生器Ｂに切
り換えた直後は、ＳＷＡの切り換え時間だけでなくＰＬ
Ｌ系が安定するまでの時間がかかり、比較的大きな出力
周波数変化および位相の変化が発生するが、各クロック
出力＃１〜３は上記の状態（コンデンサＣ１〜３の保持
電圧による周波数で発振継続）を保持するためこの影響
が現れない。
【００２４】ＰＬＬ系が安定するための一定時間をおい
た後、ＳＷＢ−１〜３をオフからオンに、またＳＷＣ−
１〜３をｃ側からｄ側へ戻す。この状態への変化はクロ
ック発生器の切り換え時の系の不安定な状態が治まった
後であること、およびＶＣＯＢの入力電圧がコンデンサ
Ｃ１〜３の保持電圧によって正常時に近い電圧となって
いることから、比較的短時間で整定する。
た後、ＳＷＢ−１〜３をオフからオンに、またＳＷＣ−
１〜３をｃ側からｄ側へ戻す。この状態への変化はクロ
ック発生器の切り換え時の系の不安定な状態が治まった
後であること、およびＶＣＯＢの入力電圧がコンデンサ
Ｃ１〜３の保持電圧によって正常時に近い電圧となって
いることから、比較的短時間で整定する。
【００２５】この実施例１によれば、ウインドコンパレ
ータは、位相比較後のローパスフィルタ出力と所定の電
圧値と比較することによって発振周波数をチェックする
働きをする。この位相比較後のローパスフィルタ出力に
はクロック発生器の周波数が低い場合には低い電圧が、
逆に周波数が高い場合には高い電圧が現れる特性を示
す。そして、規定発振周波数における電圧値と一定の差
を持つ電圧値をウインドコンパレータの基準電圧にする
ことによって、発振周波数の異常をチェックすることが
できる。
ータは、位相比較後のローパスフィルタ出力と所定の電
圧値と比較することによって発振周波数をチェックする
働きをする。この位相比較後のローパスフィルタ出力に
はクロック発生器の周波数が低い場合には低い電圧が、
逆に周波数が高い場合には高い電圧が現れる特性を示
す。そして、規定発振周波数における電圧値と一定の差
を持つ電圧値をウインドコンパレータの基準電圧にする
ことによって、発振周波数の異常をチェックすることが
できる。
【００２６】また、ＰＬＬの内部のＶＣＯ（電圧制御型
発振器）を２重とすることにより、系の出力用のＶＣＯ
と、過渡時の待機用ＶＣＯとを分離することができ、ク
ロック発生器を切り換える際に発生する位相不安定状態
では系の出力用のＶＣＯの入力を切り離すようにする。
なお、系の出力用のＶＣＯ入力部分のコンデンサの電圧
保持作用により周波数の変動を最小限に抑える。
発振器）を２重とすることにより、系の出力用のＶＣＯ
と、過渡時の待機用ＶＣＯとを分離することができ、ク
ロック発生器を切り換える際に発生する位相不安定状態
では系の出力用のＶＣＯの入力を切り離すようにする。
なお、系の出力用のＶＣＯ入力部分のコンデンサの電圧
保持作用により周波数の変動を最小限に抑える。
【００２７】実施例２． 実施例１では、ＶＣＯＡおよびＶＣＯＢの入力電圧を検
出するのに図３に示すような構成のウインドコンパレー
タを用いたが、クロック発生器の異常が一般的に周波数
低下の方向であると判断できる場合には図４に示すよう
なコンパレータを用いてもよい。このときの基準電圧Ｖ
ref3は、基準となる周波数のときの電圧値よりも一定の
低い電圧値（周波数が低下したことを検知する値）とす
る。
出するのに図３に示すような構成のウインドコンパレー
タを用いたが、クロック発生器の異常が一般的に周波数
低下の方向であると判断できる場合には図４に示すよう
なコンパレータを用いてもよい。このときの基準電圧Ｖ
ref3は、基準となる周波数のときの電圧値よりも一定の
低い電圧値（周波数が低下したことを検知する値）とす
る。
【００２８】この実施例２によれば、コンパレータを用
いることにより構成を簡略化できる。
いることにより構成を簡略化できる。
【００２９】実施例３． 図５は異常状態に対するアラーム系統を示したブロック
図である。そして、実施例１における各系の異常検知の
ウインドコンパレータの出力を、異常を検知した時点で
ラッチ１８で状態を保持するとともに、ＳＷＡをｂにし
て待機系のクロックにした後にもラッチ２６でラッチを
しておき、ラッチ１８の出力を多数決回路１９を通した
出力を「片系クロックアラーム」、ラッチ１８の出力を
ＯＲ回路２７を通した出力を「軽微アラーム」、そして
ラッチ２６の出力を多数決回路２８を通した出力を「フ
ェイタルアラーム」として知らせるようにしたものであ
る。
図である。そして、実施例１における各系の異常検知の
ウインドコンパレータの出力を、異常を検知した時点で
ラッチ１８で状態を保持するとともに、ＳＷＡをｂにし
て待機系のクロックにした後にもラッチ２６でラッチを
しておき、ラッチ１８の出力を多数決回路１９を通した
出力を「片系クロックアラーム」、ラッチ１８の出力を
ＯＲ回路２７を通した出力を「軽微アラーム」、そして
ラッチ２６の出力を多数決回路２８を通した出力を「フ
ェイタルアラーム」として知らせるようにしたものであ
る。
【００３０】片系クロックアラームは、２重系クロック
の片方が異常となったことが検出されてそれが多数決回
路によって、真の異常信号として待機系クロック発生器
Ｂに切り換わるときに発生する。また、軽微アラームは
２重系クロックの片方の異常がどれか一つの系で検出さ
れた時点で発生する。そして、フェイタルアラームは、
２重系クロックの片方が異常となり待機系クロックに切
り換えたが、そこでも異常となりこの冗長クロック回路
全体が使用不能となったことを表すことになる。
の片方が異常となったことが検出されてそれが多数決回
路によって、真の異常信号として待機系クロック発生器
Ｂに切り換わるときに発生する。また、軽微アラームは
２重系クロックの片方の異常がどれか一つの系で検出さ
れた時点で発生する。そして、フェイタルアラームは、
２重系クロックの片方が異常となり待機系クロックに切
り換えたが、そこでも異常となりこの冗長クロック回路
全体が使用不能となったことを表すことになる。
【００３１】この実施例３によれば、クロック発生器の
切り換え前と切り換え後の状態をラッチするとともに、
多数決回路およびＯＲ回路を組み合わせ、片系クロック
アラーム、軽微アラーム、そしてフェイタルアラームを
出すようにしたので、故障の予防保全によりアベイラビ
リテイの向上およびメインテナンス性の向上が図られ
る。
切り換え前と切り換え後の状態をラッチするとともに、
多数決回路およびＯＲ回路を組み合わせ、片系クロック
アラーム、軽微アラーム、そしてフェイタルアラームを
出すようにしたので、故障の予防保全によりアベイラビ
リテイの向上およびメインテナンス性の向上が図られ
る。
【００３２】実施例４． 図６は実施例１の冗長クロック回路の３系統のクロック
出力を一つの高信頼クロックに変換するブロック図であ
り、図１の出力＃１〜＃３が図６のクロック出力＃１〜
３系に対応、また図１のラッチ１８の出力ライン２９〜
３１が図６の＃１〜３系異常検知に対応している。図６
中のＥＯＲはエクスクルーシブＯＲ回路（排他的論理
和）、ＡＮＤはＡＮＤ回路（論理積）、ＯＲはＯＲ回路
（論理和）を示す。各ＥＯＲは対となるクロック出力が
一致していれば出力”Ｌ”となって次段のＡＮＤの一つ
の条件が整うことになる。また、各系のクロックに異常
が検出されないときはこのＡＮＤのもう一つの条件が整
うことになる。この２つの条件が整ったとき、各系のク
ロックがＡＮＤから出力され次段のＯＲから合わさって
高信頼クロックとして出力される。ＡＮＤから出力され
る信号はクロックの異常がないときのみ出力され、また
対となる系のクロックの位相がある程度以上ずれている
ときにはパルス幅弁別回路によりブロックされるため、
２重で異常クロックが防止できる。
出力を一つの高信頼クロックに変換するブロック図であ
り、図１の出力＃１〜＃３が図６のクロック出力＃１〜
３系に対応、また図１のラッチ１８の出力ライン２９〜
３１が図６の＃１〜３系異常検知に対応している。図６
中のＥＯＲはエクスクルーシブＯＲ回路（排他的論理
和）、ＡＮＤはＡＮＤ回路（論理積）、ＯＲはＯＲ回路
（論理和）を示す。各ＥＯＲは対となるクロック出力が
一致していれば出力”Ｌ”となって次段のＡＮＤの一つ
の条件が整うことになる。また、各系のクロックに異常
が検出されないときはこのＡＮＤのもう一つの条件が整
うことになる。この２つの条件が整ったとき、各系のク
ロックがＡＮＤから出力され次段のＯＲから合わさって
高信頼クロックとして出力される。ＡＮＤから出力され
る信号はクロックの異常がないときのみ出力され、また
対となる系のクロックの位相がある程度以上ずれている
ときにはパルス幅弁別回路によりブロックされるため、
２重で異常クロックが防止できる。
【００３３】この実施例４によれば、対となる系のクロ
ックのエクスクルーシブＯＲ、異常検知信号、および各
系のクロック出力のＡＮＤをとりパルス幅弁別回路を組
み合わせることにより、各系を合成した高信頼のクロッ
クを得ることができる。
ックのエクスクルーシブＯＲ、異常検知信号、および各
系のクロック出力のＡＮＤをとりパルス幅弁別回路を組
み合わせることにより、各系を合成した高信頼のクロッ
クを得ることができる。
【００３４】
【発明の効果】請求項１の冗長クロック回路は、クロッ
クの異常が顕著でない場合でも、信頼性の高い異常検出
を行ってクロック発生器の切り換えができ、一時的な周
波数の変化を最小限にした安定かつ高精度な冗長クロッ
クを得ることができる。
クの異常が顕著でない場合でも、信頼性の高い異常検出
を行ってクロック発生器の切り換えができ、一時的な周
波数の変化を最小限にした安定かつ高精度な冗長クロッ
クを得ることができる。
【００３５】請求項２の冗長クロック回路は、一時的な
周波数の変化を最小限にした安定かつ高精度な冗長クロ
ックを得ることができる。
周波数の変化を最小限にした安定かつ高精度な冗長クロ
ックを得ることができる。
【００３６】請求項３の冗長クロック回路は、クロック
発生器の切り換え直後の比較的大きな出力周波数変化お
よび位相変化が発生してもその影響が現れない。
発生器の切り換え直後の比較的大きな出力周波数変化お
よび位相変化が発生してもその影響が現れない。
【００３７】請求項４の冗長クロック回路は、故障の予
防保全によりアベイラビリティの向上およびメインテナ
ンス性の向上が図られる。
防保全によりアベイラビリティの向上およびメインテナ
ンス性の向上が図られる。
【００３８】請求項５の冗長クロック回路は、各系を合
成した高信頼性のクロックを得ることができる。
成した高信頼性のクロックを得ることができる。
【図１】この発明による冗長クロック回路の実施例１の
ブロック図である。
ブロック図である。
【図２】その動作を説明するための波形図である。
【図３】そのウインドコンパレータの構成を示すブロッ
ク図である。
ク図である。
【図４】その実施例２のコンパレータの構成を示すブロ
ック図である。
ック図である。
【図５】その実施例３のブロック図である。
【図６】この実施例４のブロック図である。
【図７】従来の冗長クロック回路を示すブロック図であ
る。
る。
【図８】その動作を示す波形図である。
１，２ クロック発生器 ３〜５ 位相比較器 １２〜１７ ＶＣＯ １８，２６ ラッチ １９ 多数決回路 ２０〜２２ ローパスフィルタ ＡＭＰ 増幅器 Ｃ１〜３ コンデンサ ＣＭＰ ウインドコンパレータ ＳＷＡ，ＳＷＢ−１〜ＳＷＢ−３，ＳＷＣ−１〜ＳＷＣ
−３ 切換機構
−３ 切換機構
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/14 G06F 1/04 303 H03L 7/00 H03L 7/18
Claims (5)
- 【請求項１】 ２重化したクロック発生器と、位相比較
器、ローパスフィルタ、電圧制御型発振器、前記ローパ
スフィルタと前記電圧制御型発振器間を遮断できる切換
手段及び前記電圧制御型発振器の入力とグランド間に設
けられたコンデンサを有する複数系統設けられたＰＬＬ
回路と、各ＰＬＬ回路に設けられ、前記ローパスフィル
タの出力を所定の電圧値と比較して発振周波数をチェッ
クする異常検出手段と、これらの異常検出手段の出力の
うち正常に比べて異常出力が多ければ「異常」、異常に
比べて正常出力が多ければ「正常」の多数決信号（真の
異常検知信号）を発生する多数決回路と、を備え、前記
多数決回路が真の異常検知信号を発生した場合、前記切
換手段をオフし、前記コンデンサにより前記電圧制御型
発振器の入力電圧の低下を抑制することを特徴とする冗
長クロック回路。 - 【請求項２】 前記電圧制御型発振器は系の出力用と過
渡時の待機用の２個備え、前記系の出力用の電圧制御型
発振器の出力は安定時のみフィードバックループに入る
ように切り換え、前記待機用の電圧制御型発振器は２重
化したクロック発生器の切り換えの不安定時にフィード
バックループに入るように切り換えることを特徴とする
請求項１記載の冗長クロック回路。 - 【請求項３】 前記系の出力用の電圧制御型発振器の入
力をクロックの異常が検出された直後に遮断すると共
に、ＰＬＬ回路のフィードバックループの出力を過渡時
の待機用の電圧制御型発振器側に切り換え、この切り換
えの時間の遅延時間を加味した後２重化したクロック発
生器の出力を待機系に切り換え、さらに切り換え後に系
が安定するまでの時間経過後に前記系の出力用の電圧制
御型発振器の入力を再び接続すると共に、前記ＰＬＬ回
路のフィードバックループの出力を前記系の出力用の電
圧制御型発振器側に再び切り換えることを特徴とする請
求項２記載の冗長クロック回路。 - 【請求項４】 ２重化したクロック発生器と、位相比較
器、ローパスフィルタ及び電圧制御型発振器を有する複
数系統設けられたＰＬＬ回路と、前記クロック発生器の
異常を検出する各ＰＬＬ回路に設けられた異常検出回路
と、を備え、これらの異常検出回路の出力の多数決をと
った信号を片系クロック異常アラーム、前記クロック発
生器の異常を検出する回路の出力のＯＲをとった信号を
軽微アラーム、さらに前記待機系のクロック発生器に切
り換えた後にクロック発生器の異常を検出する回路から
の異常をラッチして多数決をとった結果の信号をフェイ
ルタイムアラームと知らせることを特徴とする冗長クロ
ック回路。 - 【請求項５】 ２重化したクロック発生器と、位相比較
器、ローパスフィルタ及び電圧制御型発振器を有する３
系統以上のＰＬＬ回路と、前記クロック発生器の異常を
検出する異常検出回路と、を備え、前記ＰＬＬ回路の出
力を２つづつペアとしてＥＯＲ（エクスクルーシブＯ
Ｒ）回路に接続すると共に、各系毎にＡＮＤ回路を設
け、前記ＥＯＲの出力、各系のクロック発生器の異常を
検出する回路の出力および各系の前記ＰＬＬ回路の出力
を前記ＡＮＤ回路に入力し、さらに各系のＡＮＤ回路の
出力をパルス幅弁別回路により一定以下パルス幅を除去
後、ＯＲ回路により合成して出力することを特徴とする
冗長クロック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33265793A JP3181457B2 (ja) | 1993-12-27 | 1993-12-27 | 冗長クロック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33265793A JP3181457B2 (ja) | 1993-12-27 | 1993-12-27 | 冗長クロック回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07193495A JPH07193495A (ja) | 1995-07-28 |
| JP3181457B2 true JP3181457B2 (ja) | 2001-07-03 |
Family
ID=18257420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33265793A Expired - Fee Related JP3181457B2 (ja) | 1993-12-27 | 1993-12-27 | 冗長クロック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3181457B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7255790B2 (ja) * | 2018-06-15 | 2023-04-11 | 三菱重工業株式会社 | 半導体装置 |
-
1993
- 1993-12-27 JP JP33265793A patent/JP3181457B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07193495A (ja) | 1995-07-28 |
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