JPH04357713A - 切換機能を有する基準信号発生回路 - Google Patents
切換機能を有する基準信号発生回路Info
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- JPH04357713A JPH04357713A JP3132867A JP13286791A JPH04357713A JP H04357713 A JPH04357713 A JP H04357713A JP 3132867 A JP3132867 A JP 3132867A JP 13286791 A JP13286791 A JP 13286791A JP H04357713 A JPH04357713 A JP H04357713A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 14
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 230000001934 delay Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 4
- 230000005856 abnormality Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 101100350628 Arabidopsis thaliana PLL3 gene Proteins 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/68—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using pulse rate multipliers or dividers pulse rate multipliers or dividers per se
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、現用系基準発振器に異
常が発生した時に予備系基準発振器への切替えを行う、
切換え機能を有する基準信号発生回路に関する。近年の
高度情報化に伴い、通信回線用の装置については非常に
高い信頼性が要求されている。
常が発生した時に予備系基準発振器への切替えを行う、
切換え機能を有する基準信号発生回路に関する。近年の
高度情報化に伴い、通信回線用の装置については非常に
高い信頼性が要求されている。
【０００２】このため、局部発振器等の基準信号発振器
では２重化構成とし必要により切替えを行うことにより
信頼性を向上する方法が提供されているが、基準信号発
振器の切替え時間が長いとその間は基準信号が不在とな
り、後段に設けられた位相同期回路の周波数が変化して
しまうため、短時間での切替えを行う必要がある。
では２重化構成とし必要により切替えを行うことにより
信頼性を向上する方法が提供されているが、基準信号発
振器の切替え時間が長いとその間は基準信号が不在とな
り、後段に設けられた位相同期回路の周波数が変化して
しまうため、短時間での切替えを行う必要がある。
【０００３】
【従来の技術】従来の基準信号の切替装置においては、
基準発振器の異常検出手段として一定の時間窓を設け、
その期間内に基準信号が入力されなければ異常と判断し
てスイッチに対して切替えを指示していた。この構成例
を図７に、また図７中Ａ〜Ｆに示した各所の動作を表わ
すタイミングチャートを図８（Ａ）〜（Ｆ）欄に示す。 図７中、３０および３２はそれぞれ現用および予備の基
準発振器であり、スイッチ３４でそのいずれかの出力が
選択され、ＰＬＬ回路３６へ入力される。ＰＬＬ回路３
６は位相比較器３８、ループフィルタ４０、および電圧
制御発振器（ＶＣＯ）４２で構成され、スイッチ３４の
切り換え時の信号の不連続性を吸収するために設けられ
る。４０は基準信号の断を検出してスイッチに切替えを
指示する制御部で、通常リトリガ可能なワンショット形
マルチバイブレータが使用される。また時間窓としては
Ｒ−Ｃによる時定数とするのが一般的手法である。
基準発振器の異常検出手段として一定の時間窓を設け、
その期間内に基準信号が入力されなければ異常と判断し
てスイッチに対して切替えを指示していた。この構成例
を図７に、また図７中Ａ〜Ｆに示した各所の動作を表わ
すタイミングチャートを図８（Ａ）〜（Ｆ）欄に示す。 図７中、３０および３２はそれぞれ現用および予備の基
準発振器であり、スイッチ３４でそのいずれかの出力が
選択され、ＰＬＬ回路３６へ入力される。ＰＬＬ回路３
６は位相比較器３８、ループフィルタ４０、および電圧
制御発振器（ＶＣＯ）４２で構成され、スイッチ３４の
切り換え時の信号の不連続性を吸収するために設けられ
る。４０は基準信号の断を検出してスイッチに切替えを
指示する制御部で、通常リトリガ可能なワンショット形
マルチバイブレータが使用される。また時間窓としては
Ｒ−Ｃによる時定数とするのが一般的手法である。
【０００４】
【発明が解決しようとする課題】しかしこの手法では、
時間窓の幅に相当する期間だけ切換が遅れるという問題
が必然的に存在する。この時間窓の幅は基準信号の安定
度および時定数の誤差（Ｒ−Ｃでは通常５〜２０％）を
考慮した長さを最低限とる必要があり、また、正常動作
状態から発振の完全停止に至るまでの過渡的な期間に切
り換えが頻繁に発生することを防止するため、通常、１
０周期以上の期間に設定される。
時間窓の幅に相当する期間だけ切換が遅れるという問題
が必然的に存在する。この時間窓の幅は基準信号の安定
度および時定数の誤差（Ｒ−Ｃでは通常５〜２０％）を
考慮した長さを最低限とる必要があり、また、正常動作
状態から発振の完全停止に至るまでの過渡的な期間に切
り換えが頻繁に発生することを防止するため、通常、１
０周期以上の期間に設定される。
【０００５】従って、図８（Ａ）に示すように現用系の
基準信号が実際に断となってからこれを制御部４０が検
出して異常と判断するまでには最低でも基準信号の数周
期分の時間が必要であり（（Ｃ）欄）、現用系から予備
系の基準発振器にスイッチ３４が切替るのはさらにこの
後となる（（Ｄ）欄）。この間の時間（Ｔ）は基準信号
が断となっているにもかかわらずスイッチ３４では予備
系が選択されておらず、ＰＬＬ３８には基準信号が入力
されないため（（Ｅ）欄）、（Ｆ）欄に示すように、Ｐ
ＬＬ３８の出力周波数が大きく（Δｆ）変化してしまう
という問題を生じていた。
基準信号が実際に断となってからこれを制御部４０が検
出して異常と判断するまでには最低でも基準信号の数周
期分の時間が必要であり（（Ｃ）欄）、現用系から予備
系の基準発振器にスイッチ３４が切替るのはさらにこの
後となる（（Ｄ）欄）。この間の時間（Ｔ）は基準信号
が断となっているにもかかわらずスイッチ３４では予備
系が選択されておらず、ＰＬＬ３８には基準信号が入力
されないため（（Ｅ）欄）、（Ｆ）欄に示すように、Ｐ
ＬＬ３８の出力周波数が大きく（Δｆ）変化してしまう
という問題を生じていた。
【０００６】本発明は、基準信号の断に対して直ちに予
備系への切替えを可能とし、ＰＬＬ ３８の出力周波数
変化を小さく抑えることが出来る切替機能を有する基準
信号発生回路を提供することを目的とする。
備系への切替えを可能とし、ＰＬＬ ３８の出力周波数
変化を小さく抑えることが出来る切替機能を有する基準
信号発生回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】図１は本発明の原理構成
図である。図において、本発明の基準信号発生回路は、
基準周波数の信号を発生する第１および第２の基準信号
発生手段１０，１２と、該第１および第２の基準信号発
生手段１０，１２の出力を所定の分周比でそれぞれ分周
する第１および第２の分周手段１４，１６と、該第１の
分周手段１４の出力を所定の遅延時間で遅延させる遅延
手段１８と、該遅延手段１８の入力および出力の論理和
をとる論理和手段２０であって、その出力が該第２の分
周手段１６の動作をリセットするためのリセット入力に
接続された論理和手段２０と、該遅延手段１８の出力と
該第２の分周手段１６の出力との排他的論理和をとる排
他的論理和手段２２と、該排他的論理和手段２２の出力
信号に位相同期するように制御された信号を出力する位
相同期ループ手段２４とを具備することを特徴とするも
のである。
図である。図において、本発明の基準信号発生回路は、
基準周波数の信号を発生する第１および第２の基準信号
発生手段１０，１２と、該第１および第２の基準信号発
生手段１０，１２の出力を所定の分周比でそれぞれ分周
する第１および第２の分周手段１４，１６と、該第１の
分周手段１４の出力を所定の遅延時間で遅延させる遅延
手段１８と、該遅延手段１８の入力および出力の論理和
をとる論理和手段２０であって、その出力が該第２の分
周手段１６の動作をリセットするためのリセット入力に
接続された論理和手段２０と、該遅延手段１８の出力と
該第２の分周手段１６の出力との排他的論理和をとる排
他的論理和手段２２と、該排他的論理和手段２２の出力
信号に位相同期するように制御された信号を出力する位
相同期ループ手段２４とを具備することを特徴とするも
のである。
【０００８】
【作用】現用として用いられる第１の基準信号発生手段
１０の発振周波数ｆ１ と予備として用いられる第２の
基準信号発生手段１２の発振周波数ｆ２ との関係がわ
ずかでもｆ１ ＞ｆ２ である場合には、第１の基準信
号発生手段１０が正常であれば、第２の分周手段１６は
分周結果を出力しようとする前に遅延手段１８の出力に
もとずくリセット信号によってリセットされるので、第
２の分周手段１６から分周結果は出力されない。わずか
でもｆ１ ＜ｆ２ である場合には、遅延手段１８から
信号が出力される前に第２の分周手段１６が分周結果を
出力しようとするが、その直前に遅延手段１８の遅延時
間であるτ時間前に出力される遅延手段１８の入力信号
にもとずくリセット信号によりリセットされるので、第
１の基準信号発生手段１０が正常である限り、第２の分
周手段１６から信号は出力されない。
１０の発振周波数ｆ１ と予備として用いられる第２の
基準信号発生手段１２の発振周波数ｆ２ との関係がわ
ずかでもｆ１ ＞ｆ２ である場合には、第１の基準信
号発生手段１０が正常であれば、第２の分周手段１６は
分周結果を出力しようとする前に遅延手段１８の出力に
もとずくリセット信号によってリセットされるので、第
２の分周手段１６から分周結果は出力されない。わずか
でもｆ１ ＜ｆ２ である場合には、遅延手段１８から
信号が出力される前に第２の分周手段１６が分周結果を
出力しようとするが、その直前に遅延手段１８の遅延時
間であるτ時間前に出力される遅延手段１８の入力信号
にもとずくリセット信号によりリセットされるので、第
１の基準信号発生手段１０が正常である限り、第２の分
周手段１６から信号は出力されない。
【０００９】第１の基準信号発生手段１０の発振が停止
して現用系の信号が停止すると、第２の分周器１６がリ
セットされなくなるので、第２の分周器１６の出力であ
る予備系の信号がそれにとって代わるようになる。なお
、排他的論理和手段２２において現用系の信号と予備系
の信号とで排他的論理和をとるように構成したのは、単
なる論理和では、現用系の信号がいずれのレベルで停止
するかが決まらないので、論理“１”で停止すると論理
和の出力が論理“１”に保持されてしまうためであり、
排他的論理和をとることにより、現用系の信号がいずれ
のレベルで停止しても予備系の信号が連続して出力され
るようになる。
して現用系の信号が停止すると、第２の分周器１６がリ
セットされなくなるので、第２の分周器１６の出力であ
る予備系の信号がそれにとって代わるようになる。なお
、排他的論理和手段２２において現用系の信号と予備系
の信号とで排他的論理和をとるように構成したのは、単
なる論理和では、現用系の信号がいずれのレベルで停止
するかが決まらないので、論理“１”で停止すると論理
和の出力が論理“１”に保持されてしまうためであり、
排他的論理和をとることにより、現用系の信号がいずれ
のレベルで停止しても予備系の信号が連続して出力され
るようになる。
【００１０】
【実施例】図２は本発明の一実施例構成図である。また
図３〜図６は図２の回路の動作を説明するためのタイミ
ングチャートであり、図２中Ａ〜Ｄで示す各所の信号の
状態をそれぞれ（Ａ）〜（Ｄ）欄に示す。図２中、図４
で示したものと同一のものは同一の記号で示してある。
図３〜図６は図２の回路の動作を説明するためのタイミ
ングチャートであり、図２中Ａ〜Ｄで示す各所の信号の
状態をそれぞれ（Ａ）〜（Ｄ）欄に示す。図２中、図４
で示したものと同一のものは同一の記号で示してある。
【００１１】３０，３２はそれぞれ現用、予備の基準発
振器であり、例えば水晶発振器が使われる。５０，５２
は分周器であり、例えばカウンタが使われる。５４は遅
延器で、例えば縦続接続されたゲートが使われる。遅延
時間はゲートの段数により調整する。５６はＯＲゲート
を使用である。５８はスイッチとして作用するＸＯＲゲ
ートである。
振器であり、例えば水晶発振器が使われる。５０，５２
は分周器であり、例えばカウンタが使われる。５４は遅
延器で、例えば縦続接続されたゲートが使われる。遅延
時間はゲートの段数により調整する。５６はＯＲゲート
を使用である。５８はスイッチとして作用するＸＯＲゲ
ートである。
【００１２】図３および図４は現用側の基準発振器３０
が正常に動作している間は分周器５２から分周信号が出
力されないことを説明するためのタイミングチャートで
ある。現用側の基準発振器３０の周波数をｆ１ 、予備
側の基準発振器３２の周波数をｆ２ とするとき、ｆ１
とｆ２ との関係がわずかでもｆ１ ＞ｆ２ である
場合には、図３に示すように、（Ｃ）欄中のＸの点でリ
セットされた分周器５２はＹの点で分周信号を出力しよ
うとするが、それよりも前にＺの点でＯＲゲート５６の
出力信号、すなわち、遅延器５４の出力信号（（Ｂ）欄
）でリセットされるので、分周器５２からは分周信号が
出力されない。
が正常に動作している間は分周器５２から分周信号が出
力されないことを説明するためのタイミングチャートで
ある。現用側の基準発振器３０の周波数をｆ１ 、予備
側の基準発振器３２の周波数をｆ２ とするとき、ｆ１
とｆ２ との関係がわずかでもｆ１ ＞ｆ２ である
場合には、図３に示すように、（Ｃ）欄中のＸの点でリ
セットされた分周器５２はＹの点で分周信号を出力しよ
うとするが、それよりも前にＺの点でＯＲゲート５６の
出力信号、すなわち、遅延器５４の出力信号（（Ｂ）欄
）でリセットされるので、分周器５２からは分周信号が
出力されない。
【００１３】ｆ１ とｆ２ との関係がわずかでもｆ１
＜ｆ２ である場合には、図４に示すように、（Ｃ）
欄中のＸの点でリセットされた分周器５２はＺの点でリ
セットされる前にＹの点で分周信号を出力しようとする
。しかしながら、Ｚの点よりもτ時間前に、Ｗの点でＯ
Ｒゲート５６の出力、すなわち遅延器５４の入力信号（
（Ａ）欄）でリセットされるので、分周器５２は分周信
号を出力することができない。
＜ｆ２ である場合には、図４に示すように、（Ｃ）
欄中のＸの点でリセットされた分周器５２はＺの点でリ
セットされる前にＹの点で分周信号を出力しようとする
。しかしながら、Ｚの点よりもτ時間前に、Ｗの点でＯ
Ｒゲート５６の出力、すなわち遅延器５４の入力信号（
（Ａ）欄）でリセットされるので、分周器５２は分周信
号を出力することができない。
【００１４】したがって図２において、現用側の基準発
振器３０が正常である間は分周器５２の出力はＬレベル
のままであるから、ＸＯＲゲート５８の出力には基準発
振器３０の出力がそのまま現われ、ＰＬＬ ３６へ供給
される。図５および図６は基準発振器３０の出力が停止
したときの動作を説明するためのタイミングチャートで
ある。
振器３０が正常である間は分周器５２の出力はＬレベル
のままであるから、ＸＯＲゲート５８の出力には基準発
振器３０の出力がそのまま現われ、ＰＬＬ ３６へ供給
される。図５および図６は基準発振器３０の出力が停止
したときの動作を説明するためのタイミングチャートで
ある。
【００１５】図５は分周器５０の出力（（Ａ）欄）がＬ
レベルであるとき現用側の基準信号が断となった場合の
動作を説明するものである。分周器５２は、それまでに
遅延器５４の出力（（Ｂ）欄）でリセットされ続けてい
たので、その内部状態は遅延器５４の出力とほぼ同じ位
相関係を維持しており、リセット信号が途絶えると、分
周器５２はほぼ同じ位相関係の分周出力をただちに出力
し始め（（Ｃ）欄）、ＸＯＲゲートの出力（（Ｄ）欄）
は大きく変化することなく連続した基準信号をＰＬＬ３
６へ与え続ける。
レベルであるとき現用側の基準信号が断となった場合の
動作を説明するものである。分周器５２は、それまでに
遅延器５４の出力（（Ｂ）欄）でリセットされ続けてい
たので、その内部状態は遅延器５４の出力とほぼ同じ位
相関係を維持しており、リセット信号が途絶えると、分
周器５２はほぼ同じ位相関係の分周出力をただちに出力
し始め（（Ｃ）欄）、ＸＯＲゲートの出力（（Ｄ）欄）
は大きく変化することなく連続した基準信号をＰＬＬ３
６へ与え続ける。
【００１６】図６は分周器５０の出力（（Ａ）欄）がＨ
レベルであるとき現用側の基準信号が断となった場合の
動作を説明するものである。この場合には、分周器５２
の出力を反転したものに切り換わるので、多少の位相の
ずれを生じるが、図５と同様に連続した基準信号がＰＬ
Ｌ ３６へ供給されるので、ＰＬＬ ３６の出力信号の
周波数はほとんど変化しない。
レベルであるとき現用側の基準信号が断となった場合の
動作を説明するものである。この場合には、分周器５２
の出力を反転したものに切り換わるので、多少の位相の
ずれを生じるが、図５と同様に連続した基準信号がＰＬ
Ｌ ３６へ供給されるので、ＰＬＬ ３６の出力信号の
周波数はほとんど変化しない。
【００１７】
【発明の効果】以上説明した様に、本発明によれば現用
系基準信号の断における予備系への切替え時に、基準信
号断の検出時間を要しないため、無瞬断での切替えを実
現でき、さらに切替え後の予備系基準信号の位相が切替
え前の現用系基準信号の位相とほぼ同等に保てるため、
基準信号切替え時の出力周波数の変動を小さく抑えるこ
とが出来、係る基準信号の切替装置の性能向上に寄与す
るところが大きい。
系基準信号の断における予備系への切替え時に、基準信
号断の検出時間を要しないため、無瞬断での切替えを実
現でき、さらに切替え後の予備系基準信号の位相が切替
え前の現用系基準信号の位相とほぼ同等に保てるため、
基準信号切替え時の出力周波数の変動を小さく抑えるこ
とが出来、係る基準信号の切替装置の性能向上に寄与す
るところが大きい。
【図１】本発明の原理構成を表わす図である。
【図２】本発明の一実施例を表わす回路図である。
【図３】図２の回路の動作を表わすタイミングチャート
である。
である。
【図４】図２の回路の動作を表わすタイミングチャート
である。
である。
【図５】図２の回路の動作を表わすタイミングチャート
である。
である。
【図６】図２の回路の動作を表わすタイミングチャート
である。
である。
【図７】従来の基準信号発生回路の構成を表わす図であ
る。
る。
【図８】図７の回路の動作を説明するためのタイミング
チャートである。
チャートである。
１０，１２…基準信号発生手段
１４，１６…分周手段
１８…遅延手段
Claims (2)
- 【請求項１】 基準周波数の信号を発生する第１およ
び第２の基準信号発生手段（１０，１２）と、該第１お
よび第２の基準信号発生手段（１０，１２）の出力を所
定の分周比でそれぞれ分周する第１および第２の分周手
段（１４，１６）と、該第１の分周手段（１４）の出力
を所定の遅延時間で遅延させる遅延手段（１８）と、該
遅延手段（１８）の入力および出力の論理和をとる論理
和手段（２０）であって、その出力が該第２の分周手段
（１６）の動作をリセットするためのリセット入力に接
続された論理和手段（２０）と、該遅延手段（１８）の
出力と該第２の分周手段（１６）の出力との排他的論理
和をとる排他的論理和手段（２２）と、該排他的論理和
手段（２２）の出力信号に位相同期するように制御され
た信号を出力する位相同期ループ手段（２４）とを具備
することを特徴とする切換機能を有する基準信号発生回
路。 - 【請求項２】 前記遅延手段（１８）の遅延時間は前
記第１および第２の基準信号発生手段（１０，１２）の
周波数精度に応じた値である請求項１記載の基準信号発
生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3132867A JPH04357713A (ja) | 1991-06-04 | 1991-06-04 | 切換機能を有する基準信号発生回路 |
| US07/892,923 US5235292A (en) | 1991-06-04 | 1992-06-03 | Signal generator having backup oscillator switching circuit |
| EP19920109458 EP0517216A3 (en) | 1991-06-04 | 1992-06-04 | Signal generator having switching function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3132867A JPH04357713A (ja) | 1991-06-04 | 1991-06-04 | 切換機能を有する基準信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04357713A true JPH04357713A (ja) | 1992-12-10 |
Family
ID=15091406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3132867A Withdrawn JPH04357713A (ja) | 1991-06-04 | 1991-06-04 | 切換機能を有する基準信号発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5235292A (ja) |
| EP (1) | EP0517216A3 (ja) |
| JP (1) | JPH04357713A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003518629A (ja) * | 1999-12-24 | 2003-06-10 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 信号発生器での誤接続の識別方法および装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2954773B2 (ja) * | 1992-01-17 | 1999-09-27 | 株式会社日立製作所 | システムクロックの位相制御方式 |
| US5416443A (en) * | 1993-12-22 | 1995-05-16 | International Business Machines Corporation | Reliable clock source having a plurality of redundant oscillators |
| US5798667A (en) * | 1994-05-16 | 1998-08-25 | At&T Global Information Solutions Company | Method and apparatus for regulation of power dissipation |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5235292A (en) | 1993-08-10 |
| EP0517216A3 (en) | 1993-06-23 |
| EP0517216A2 (en) | 1992-12-09 |
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