JPH033419A - 位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は位相同期回路に関し、特に分周出力間の位相同
期回路に関する。

〔従来の技術〕

一般に集中同期方式を使用した網同期においては、網内
で基準となる共通りロックを発生する共通り口、り発生
手段が設けられている。一方、網に接続された装置には
、伝送路を介して受信した共通りロックにジッタ抑圧や
分周などの操作を行い、装置内で用いる動作クロックを
発生する動作クロ、り発生部が設けられる。また、装置
の信頼性向上のため、動作クロ、り発生部を２重化した
うえ、それぞれ異った伝送路を介して共通りロックを受
信する構成とし、一方を現用、他方を予備として用いる
こともしばしば行われる。このような２重化構成を用い
た場合、２重化された各動作クロ、り発生部が受信する
共通りロックは、伝送路長などの違いにより位相が異な
り、その結果動作クロックにも位相差を生じる。現用側
に異常が発生した特および保守や試験等で現用と予備の
切り替えを行った時に、その位相差が大きいと伝送デー
タ誤りが生じるため、位相差をデータ誤りが生じない程
度に保つ必要がある。

第５図は、従来の位相同期回路の一例を示すブロック図
である。第５図においては、位相同期に関係のある要素
のみ示しである。第５図において、２重化された動作ク
ロック発生部ＰおよびＳはそれぞれ分周用カウンタ５０
１および５０２と、リセットパルス発生回路５０３およ
びリセットパルス発生回路５０４を有している。これら
クシツク発生部ＰおよびＳは、切り替え信号によりいず
れか一方が現用側、他方が予備側に設定される。第５図
においては、切り替え信号がローレイルの時、クロック
発生部Ｐが現用側、クロック発生部Ｓが予備側に、切り
替え信号がハイレベルの時は逆に設定が行われる。各ク
ロ、り発生部ＰおよびＳは、異った伝送路を介して受信
した同一周波数で位相の異なるクロックＰおよびＳをそ
れぞれカウンタ５０１および５０２で同じ分周比で分周
し、装置内で用いられる動作クロックとしてのカウンタ
出力ＰおよびＳを出力する。また、各リセットパルス発
生回路５０３および５０４は、互いに他のクロック発生
部が有するカウンタなリセットするためのリセットパル
スを発生する回路である。

第６図に、リセットパルス発生回路の一例を示す。リセ
ットパルス発生回路５０３（５０４）は第１および第２
のインバータ６０２および６０３と、フリップフロップ
６０１と、アンドゲート６０４とから構成されている。

次に第７図を用いてこのリセットパルス発生回路の動作
を説明する。第７図（ａ）〜Ｃｒ＞は、第６図に付した
（ａ）〜（ｆ）における波形図を示している。受信した
共通りロック（第７図（ａ））は第１のインバータ６０
２により反転され（第７図（Ｃ））、、フリップフロッ
プ６０１のクロック端子Ｃに与えられる。一方、共通り
ロックを分周（８分周とする）したカウンタ出力（第７
図（ｂ））は、フリップフロップ６０１のデータ入力端
子りへ入力されるとともに、第２のインバータ６０３に
より反転され（第７図（ｅ））、７ンドゲート６０４へ
与えられる。フリップフロップロ０１はカウンタ出力（
第７図（ｂ））を共通りロック（第７図（ａ））の半周
期分遅らせて出力する（第７図（ｄ））。アンドゲート
６０４はフリップフロ、プロ０１の出力と第２のインバ
ータ６０３の出力との論理積を求め、結果をリセットパ
ルスとして出力する（第７図（ｆ））。第７図から明ら
かなように、リセットパルス発生回路は、点線で示した
カウンタ出力の立ち下がり時に共通りロックの半周期と
等しい幅のリセットパルス（第７図（ｒ乃を出力する。

このようなリセットパルス発生回路を各動作クロック発
生部ＰおよびＳに有する第５図の位相同期回路では、第
１および第２のアンドゲート５ｏ５および５０７と、イ
ンバータ５０６とにより、Ｐ／Ｓ切り替え信号により現
用に選択された動作クロック発生部（たとえばＰとする
）が、予備の動作クロック発生部（たとえばＳとする）
にリセットパルスを与えるよう制御して、現用および予
備の動作り四ヅク位相差をある範囲内に保っている。す
なわち、現用のカウンタ出力が立ち下がる時は、カウン
タが初期状態もしくはそれに相当する状態になる時であ
るから、現用カウンタの立ち下がりで予備のカウンタな
リセットすることで、互いの位相差を一定範囲内に保っ
ている。

〔発明が解決しようとする課題〕

しかしながら、上述した従来例においては、２つの動作
クロック間の相対的な位相差は一定範囲内に保たれるが
、現用と予備の切り替えを行う度に、共通りロックとの
絶対位相差が大きくなっていく、この現象を第８図を用
いて説明する。第８図においてりｐツクＳ　（ｆ）はク
ロックＰ（ｂ）より１８０°位相が遅れている。Ｐ／Ｓ
切り替え信号（ａ）がローレベルの時は動作クロック発
生部Ｐが現用であるから、カウンタ５０１の出力（Ｃ）
の立ち下がりで発生したリセットパルス（ｄ）はアンド
ゲート５０７を介してカウンタ５０２をリセットする。

一方、Ｐ／Ｓ切り替え信号がハイレベルになると、現用
と予備が入れ替わるから、カウンタ５０２の出力（ｇ）
の立ち下がりで発生したリセットパルス（ｈ）はアンド
ゲート５０５を介してカウンタ５０１をリセットする。

この動作をくりかえすと、カウンタ５０１出力（Ｃ）と
カウンタ５０２出力（ｇ）との位相差、すなわちクロッ
クＰとクロ、りＳとの位相差は＋１８０°に保たれるが
、点線で示した共通クロックの絶対位相との位相差は次
第に大きくなっていく。

〔課題を解決するための手段〕

本発明の目的は、２重化された動作クロック発生部間の
位相差をあらかじめ定めた範囲内に制御し、かつ絶対位
相との位相差についてもある一定の範囲内に制御する同
期方式を提供することにある。

このため本発明においては、予備に選択された動作クロ
ック発生部において、位相差が所定の範囲を越えない限
り現用側からのリセットパルスが予備側のカウンタをリ
セットすることな禁止する手段を設けることで、上記目
的を達成している。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は、本発明の一実施例を示すブロック図である。

第１図において本発明の同期回路は第５図に示した従来
の同期回路と比較し、第１および第２の禁止パルス発生
回路１０１および１０２と、第３および第４のアンドゲ
ート１０３および１０４を有するほかは同一である。

本発明において新たに設けられた第１および第２の禁止
パルス発生回路１０１および１０２と、第３および第４
のアンドゲート１０３および１０４は、それぞれ、自系
のカウンタ出力と他系のカウンタの位相差が予め定めた
範囲内にある場合は、他系のリセットパルス発生回路か
らのリセットパルスが、自系のカウンタなリセットしな
いよう機能とする。

本実施例においては、所定の位相差の範囲を±３６０”
　　（クロックの１周期）とし、また、リセットパルス
の幅が１８０°　（クロック半周期分）に相当するため
、クロック位相差が一３６０°、＋５４０°の範囲内で
互いにカウンタのリセットが行われないようにする場合
を示す。

禁止パルスの発生原理は次の通りである。いま、Ａ系と
Ｂ系が存在するとする。この場合、Ａ系のリセットパル
ス発生回路がＢ系のカウンタのリセットパルスを発生す
るのは、Ａ系のカウンタ出力が１から０へ変化した時、
すなわち立ち下がり点である。一方、Ａ系のカウンタ出
力とＢ系のカウンタ出力の位相差は、Ａ、Ｂ両系の出力
の立ち下がり点の位相差と一致するから、Ｂ系において
は、Ｂ系のカウンタ出力の立ち下がり点を基準としたあ
る範囲内にＡ系から出力されたリセットパルスがＢ系の
カウンタに入力しないようにすればよいことになる０本
実施例においては、Ａ系のリセットパルス出力にゲート
手段を設け、Ｂ系カウンタ出力の立ち下がりを基準とし
た所定の範囲内は禁止パルスによってゲート手段をオフ
にしている。

次に、禁止パルス発生回路の動作を、第２図および第３
図を用いて説明する。第２図は、本発明による禁止パル
ス発生回路の構成例を示すプロッり図である。また、第
３図（ｂ）〜（ｈ）は、第２図に付した（ｂ）〜（ｈ）
における波形をそれぞれ示している。第２図に示す禁止
パルス発生回路は、ゲート手段がＡＮＤゲート１０３又
は１０４であるため、自系のカウンタ出力（ｃ）の立ち
下がりを基準として、前に３６０”、後に５４０°の期
間内、その出力レベルな０とする場合の構成である。

シフトレジスタ２０１は、自系のカウンタ出力（Ｃ）を
シリアル入力として、カウンタ供給されているクロック
と同クロック（ｂ）により動作する。

シフトレジスタ２０１はシリアル入力データをクロック
（ｂ）の立ち上がりで取り込み、取り込みと同時にカウ
ンタのＱ０出力（ｄ）として出力する。Ｑ０出力は２ク
ロツク後にＱ、出力（ｅ）として出力さｈる。また、フ
リップフロップ２０３は、シフトレジスタ２０１のＱ０
出力（ｄ）をデータ入力とし、クロック（ｂ）をインバ
ータ２０２で反転した反転クロック（ｆ）をクロックと
するフリップフロップで、シフトレジスタ２０１のＱ０
出力（ｄ）を、クロック（ｂ）の半周期分遅らせて出力
する。ＮＡＮＤゲート２０４はシフトレジスタ２０１の
Ｑ、出力（ｅ）とフリップフロップ２０３の出力（ｇ）
を入力データとし、結果を禁止パルス（ｈ）として出力
する。

この禁止パルスをリセットパルスのゲート手段制御に用
いることで、絶対位相からある範囲内の位相差を保ちつ
つ、ＰとＳの２系間の位相差も保つことができる。

次に、第２図に示した禁止パルス発生回路を用いたカウ
ンタ同期回路の動作を、第４図（ａ）〜（Ｘ）を使用し
て説明する。

第４図（ａ）〜（Ｘ）において、点線で示される縦線が
クロックの絶対位相を示しており、Ｐ系がＰ／Ｓ切り換
え信号により選択されているとする。

第４図（ａ）は、Ｐ／Ｓ切り替え信号を示し、ローレベ
ルによってＰ系を選択している。第４図（ｂ）〜（ｄ）
は、Ｐ系に供給されるクロックＰ、カウンタ５０１出力
およびリセットパルス発生回路の出力信号それぞれ表わ
している。第４図（ｃ）より明らかなように、いまカウ
ンタ５０１の出力は絶対位相と同期している。

第４図（ｅ）〜（Ｘ）はＳ系におけるクロックＳ。

カウンタ出力、禁止パルス発生回路出力、アンドゲート
出力をそれぞれ示した波形図である。このうち、第４図
（ｅ）〜（ｈ）はクロックＰとクロックＳ！ の位相差がない場合、（ｉ）〜（２）がクロックＰに対
しクロックＳが１８０°連れている場合、（ｍ）〜（ｐ
）が同様に３６０°進んでいる場合、（ｑ）〜（１）が
３６０°遅れている場合、（ｕ）〜（ｘ）が５４０゜進
んでいる場合を示している。

第４図（ｅ）〜（１）においては、クロックＰとクロッ
クＳの位相差は、あらかじめ定めた、−３６０°。

＋５４０”の範囲内であるため、Ｐ系から出力させるリ
セットパルス（第４図（ｄ））は、ローレベルの禁止パ
ルス（第４図（ｋ乃によりオフとなったアンドゲートを
通過できず、Ｓ系のカウンタＳはリセットされない、一
方、第４図（ｕ）〜（ｘ）に示すように位相差が＋５４
０°の場合には、Ｐ系からのリセットパルスによりカウ
ンタＳがリセットされ、位相差が所定の範囲内にもどる
。

本実施例において、クロックＰおよびクロックＳ間の許
容位相差を一３６０°、＋５４０°としたのは、リセッ
トパルスの幅が１８０°分あり、この幅を加算したため
である。論理的にはリセットパルスの幅が無限小であれ
ば、＋３６０°の許容位相差と同一である。また、リセ
ットパルス発生回路の構成により、許容位相差は任意に
定めることがきる。また、ゲートの種類および禁止パル
スのレベルについても多くの変形例が考えられる。

〔発明の効果〕

以上説明したように本発明によれば、同一周波数で位相
関係の自由な２つのクロックを受けて自走する２つのカ
ウンタの出力位相差を、ある一定の範囲内に抑え、かつ
絶対位相とのずれも同様な範囲内におさえる効果がある
。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブ四ツク図、第２図は
第１図における禁止パルス発生回路の一例を示す回路図
、第３図は第２図の動作を説明するための波形図、第４
図は第１図の動作を説明する波形図、第５図は従来例を
示すブロック図、第６図は第５図におけるリセットパル
ス発生回路の一例を示す回路図、第７図は第６図の動作
を説明する波形図、第８図は第５図の動作を説明する波
形図である。 第１図、第２図、第５図、第６図において、１０１．１
０２・・・・・・禁止パルス発生回路、１０３゜１０４
．５０５，５０７，６０４・・・・・・ＡＮＤゲート、
２０１・・・・・・シフトレジスタ、２０２，５０６゜
６０２．６０３・・・・・・インバータ、２０３，６０
１・・・・・・フリップフロップ、２０４・・・・・・
ＮＡＮＤゲート、５０１・・・・・・カウンタＰ、５０
２・・・・・・カウンタＳ。 ５０３．５０４・・・・・・リセットパルス発生回路。

Claims (1)

1. 【特許請求の範囲】 供給される第１のクロック信号を所定値で分周し、第１
   の分周クロック信号として出力する第１の分周手段と、 前記第１のクロック信号と同一周波数を有する第２のク
   ロック信号を、前記所定値で分周し、第２の分周クロッ
   ク信号として出力する第２の分周手段と、 前記第１のクロック信号と前記第１の分周クロック信号
   とから、第１の初期化要求信号を発生する第１の初期化
   要求信号発生手段と、 前記第２のクロック信号と前記第２の分周クロック信号
   とから、第２の初期化要求信号を発生する第２の初期化
   要求信号発生手段と、 前記第１のクロック信号と前記第１の分周クロック信号
   とから、第１の制御信号を発生する第１の制御信号発生
   手段と、 前記第２のクロック信号と前記第２の分周クロック信号
   とから、第２の制御信号を発生する第２の制御信号発生
   手段と、 前記第１の初期化要求信号と前記第２の制御信号とを入
   力信号とし、前記第２の制御信号が定める期間内のみ前
   記第１の初期化要求信号を第１の初期化信号として出力
   する第１のゲート手段と、前記第２の初期化要求信号と
   前記第１の制御信号とを入力信号とし、前記第１の制御
   信号が定める期間内のみ前記第２の初期化要求信号を第
   ２の初期化信号として出力する第２のゲート手段と、外
   部から供給される選択信号に対応して、前記第１および
   第２の初期化信号のうちいずれか一方のみを選択し、前
   記第１の初期化信号を選択した場合は前記第２の分周手
   段へ、前記第２の初期化信号を選択した場合は前記第１
   の分周手段へ、それぞれの初期化信号として出力する選
   択手段とから構成されることを特徴とする位相同期回路
   。