JP2923717B2

JP2923717B2 - ジッタ可変型ディジタル位相同期回路

Info

Publication number: JP2923717B2
Application number: JP4311565A
Authority: JP
Inventors: 裕一島田
Original assignee: Fujitsu Telecom Networks Ltd
Current assignee: Fujitsu Telecom Networks Ltd
Priority date: 1992-11-20
Filing date: 1992-11-20
Publication date: 1999-07-26
Anticipated expiration: 2014-07-26
Also published as: JPH06164375A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、基準クロック信号に対
するジッタ量を可変としたクロック信号を出力できるジ
ッタ可変型ディジタル位相同期回路に関する。データ通
信システムに於いては、伝送系の各種の条件によってジ
ッタが生じるものであり、ジッタ耐力が大きい程、安定
にデータ通信を行うことができる。そこで、データ通信
装置の開発，設計に於いては、ジッタ耐力を試験するこ
とになる。又上位装置からのクロック信号を基に下位装
置が動作するデータ通信システムに於いては、下位装置
のジッタ耐力が大きいことが必要であるから、システム
構築時に、ジッタ耐力の測定を行うものである。又デー
タ通信システムの障害発生個所の切り分けや、保守作業
の一つとして、遠隔制御により同期外れを生じさせて、
アラーム発生の有無を観測することになる。このような
試験，測定の為にジッタを可変できるクロック発生装置
が要望されている。

【０００２】

【従来の技術】通常のクロック発生装置は、ジッタ等が
生じないように、高安定度の構成を有するものである。
従って、ジッタを積極的に発生させる為には、可変遅延
回路や可変移相回路等が考えられるが、精度良く制御す
ることが困難である。そこで、マスタークロック信号を
分周して出力クロック信号とするディジタル位相同期回
路（ＤＰＬＬ回路）が考えられる。このＤＰＬＬ回路
は、例えば、図６に示す構成を有するものであり、４１
はマスタークロック発生回路、４２は１／ｍの分周回
路、４４は１／２の分周回路、４５は２−１の選択回
路、４６はインバータ、４７はアンド回路、４８はナン
ド回路（ＮＡＮＤ）、４９は微分回路、５０はトグル回
路、５１は遅延回路である。

【０００３】マスタークロック発生回路４１からのマス
タークロック信号ＭＣＬＫは、分周回路４４により１／
２に分周され、０相とπ相とのクロック信号として選択
回路４５に加えられ、この選択回路４５は、トグル回路
５０からの選択信号ＳＥＬに従って０相とπ相との何れ
かのクロック信号ＳＣＫを選択出力する。このクロック
信号ＳＣＫは、インバータ４６と微分回路４９と遅延回
路５１とに加えられる。微分回路４９は、基準クロック
信号ＳＣとクロック信号ＳＣＫとが入力され、クロック
信号ＳＣＫの立上りのタイミングの信号ＤＥＴを出力す
る。例えば、基準クロック信号ＳＣが“１”の時のクロ
ック信号ＳＣＫの立上りで信号ＤＥＴを“１”とし、次
のクロック信号ＳＣＫの立上りで信号ＤＥＴを“０”と
する。そして、基準クロック信号ＳＣの次の周期に於い
て“１”となった時に、同様に、微分回路４９から信号
ＤＥＴを出力する。この信号ＤＥＴによりトグル回路５
０は反転動作して、選択信号ＳＥＬを出力する。

【０００４】又遅延回路５１は、出力クロック信号ＣＬ
Ｋをクロック信号ＳＣＫに従って遅延させるもので、こ
の遅延出力信号ＤＥＬは、ナンド回路４８に微分回路４
９の出力信号ＤＥＴと共に加えられ、その出力信号ａ
は、アンド回路４７にインバータ４６の出力信号と共に
加えられ、アンド回路４７の出力信号ｂは分周回路４２
に加えられて１／ｍに分周され、出力クロック信号ＣＬ
Ｋとなる。

【０００５】図７はＤＰＬＬ回路の動作を示すタイムチ
ャートであり、出力クロック信号ＣＬＫの位相が基準ク
ロック信号ＳＣの位相より遅れている場合を示し、図６
の各部の信号と同一符号でその信号の波形の一例を示し
ている。出力クロック信号ＣＬＫの周波数の２ｍ倍の周
波数のマスタークロック発生回路４１からのマスターク
ロック信号ＭＣＬＫが１／２に分周され、０相とπ相と
のクロック信号として選択回路４５に加えられ、トグル
回路５０からの選択信号ＳＥＬが“１”の時、０相のク
ロック信号ＳＣＫが選択出力される。

【０００６】又遅延回路５１の出力信号ＤＥＬと、微分
回路４９の出力信号ＤＥＴとは、共に“０”であるか
ら、ナンド回路４８の出力信号ａは“１”となり、イン
バータ４６により反転された０相のクロック信号ＳＣＫ
は、アンド回路４７からクロック信号ｂとして分周回路
４２に加えられ、１／ｍに分周されて出力信号ＣＬＫと
なる。

【０００７】基準クロック信号ＳＣは、マスタークロッ
ク信号ＭＣＬＫの周波数に比較して低い周波数のもので
あり、この基準クロック信号ＳＣの位相に対して出力ク
ロック信号ＣＬＫの位相がθ₁遅れている場合、この基
準クロック信号ＳＣが“１”の時の０相のクロック信号
ＳＣＫの立上りにより微分回路４９から“１”の信号Ｄ
ＥＴが出力される。この信号ＤＥＴによりトグル回路５
０が反転動作するから、選択信号ＳＥＬは“１”から
“０”となる。それによって、選択回路４５からπ相の
クロック信号ＳＣＫが出力される。そして、そのクロッ
ク信号ＳＣＫの立上りで信号ＤＥＴが“０”となる。従
って、図示のように、クロック信号ＳＣＫの立上りから
次の立上りまでの間、信号ＤＥＴは“１”となる。そし
て、次の周期の基準クロック信号ＳＣが“１”となった
時、前述の動作が繰り返される。それにより、クロック
信号ＳＣＫの周期でトグル回路５０が反転動作し、選択
回路４５により、０相とπ相とのクロック信号ＳＣＫの
切替えが行われる。

【０００８】又遅延回路５１に於いて、出力クロック信
号ＣＬＫは、π相のクロック信号ＳＣＫの立上りまで遅
延されてナンド回路４８に加えられる。又微分回路４９
の出力信号ＤＥＴは“０”であるから、ナンド回路４８
の出力信号ａは“１”となり、アンド回路４７の出力信
号ｂは、π相のクロック信号ＳＣＫを反転した信号とな
り、分周回路４２に加えられて１／ｍに分周され、出力
クロック信号ＣＬＫとなる。

【０００９】０相のクロック信号からπ相のクロック信
号に切替えられることにより、アンド回路４７から分周
回路４２に加えられる信号ｂは、周期が短い期間を含む
ものとなり、従って、分周回路４２により１／ｍに分周
されて出力されるクロック信号ＣＬＫの位相は、基準ク
ロック信号ＳＣの位相に近づくにように進められること
になる。

【００１０】図８は出力クロック信号位相が基準クロッ
ク信号位相と等しいか或いは進んでいる場合のＤＰＬＬ
回路のタイムチャートを示し、図７と同一符号は同一の
信号の波形の一例を示す。選択信号ＳＥＬが“１”で０
相のクロック信号ＳＣＫが選択回路４５から出力され、
基準クロック信号ＳＣと出力クロック信号ＣＬＫとがほ
ぼ等しい位相の場合、基準クロック信号ＳＣが“１”の
時の０相のクロック信号ＳＣＫの立上りにより微分回路
４９の出力信号ＤＥＴが“１”となり、選択信号ＳＥＬ
は“０”となるから、π相のクロック信号ＳＣＫが選択
出力される。

【００１１】この時に、出力クロック信号ＣＬＫを遅延
回路５１により遅延した信号ＤＥＬが“１”となるか
ら、ナンド回路４８の出力信号ａは“０”となる。従っ
て、アンド回路４７が閉じられて、π相のクロック信号
ＳＣＫの最初が欠落した状態となる。即ち、分周回路４
２に加えられるアンド回路４７の出力信号ｂは、周期が
長い期間を含むものとなり、分周回路４２により１／ｍ
に分周されて出力される出力クロック信号ＣＬＫの位相
は、基準クロック信号ＳＣの位相より遅れることにな
る。

【００１２】図９は前述の位相遅れと進みとの関係をま
とめて示すＤＰＬＬ回路のタイムチャートであり、図７
及び図８と同一符号と同一の信号の波形の一例を示し、
微分回路４９の出力信号ＤＥＴの立上り位相を基準にし
て、それより出力クロック信号ＣＬＫの位相が遅れてい
る場合に、出力クロック信号ＣＬＫの位相を進め、進ん
でいる場合に、出力クロック信号ＣＬＫの位相を遅らせ
るものである。

【００１３】又同図の（Ａ）は遅延回路５１により遅延
された信号ＤＥＬの変化範囲を示し、（Ｂ）は位相を進
ませる場合の出力クロック信号ＣＬＫの範囲を示し、
（Ｃ）は遅延回路５１により遅延された信号ＤＥＬの変
化範囲を示し、（Ｄ）は位相を遅らせる場合の出力クロ
ック信号ＣＬＫの範囲を示す。従って、基準クロック信
号ＳＣに位相同期化された時の最終ジッタ量は、マスタ
ークロック信号ＭＣＬＫの１クロック分となる。

【００１４】

【発明が解決しようとする課題】前述のＤＰＬＬ回路
は、マスタークロック発生回路４１からのマスタークロ
ック信号ＭＣＬＫを１クロック分のジッタを生じさせる
ことができるものであり、このジッタ量を小さくしたい
場合は、マスタークロック信号ＭＣＬＫの周波数を高く
することになり、又ジッタ量を大きくしたい場合は、マ
スタークロック信号ＭＣＬＫの周波数を低くすることに
なる。従って、任意のジッタ量を得る場合には、それぞ
れ異なる周波数のマスタークロック信号を発生するマス
タークロック発生回路を含むＤＰＬＬ回路を用意する必
要がある。従って、高価な構成となる欠点があった。本
発明は、ＤＰＬＬ回路を利用してジッタ量を可変できる
経済的な構成を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明のジッタ可変型デ
ィジタル位相同期回路は、図１を参照して説明すると、
複数の周波数のマスタークロック信号を出力するマスタ
ークロック発生回路１と、このマスタークロック発生回
路１からの複数の周波数のマスタークロック信号を選択
信号により選択するマスタークロック選択回路２と、こ
のマスタークロック選択回路２から選択出力されたマス
タークロック信号を基準クロック信号に位相同期化させ
たクロック信号を出力するディジタル位相同期部３と、
このディジタル位相同期部３からのクロック信号を基に
複数の周波数のクロック信号を出力する出力クロック発
生回路４と、この出力クロック発生回路４からの複数の
周波数のクロック信号を前記選択信号により選択して、
前記マスタークロック選択回路２により選択されたマス
タークロック信号に対応するジッタ量を含むクロック信
号を出力する出力クロック選択回路５とを備えている。

【００１６】

【作用】マスタークロック発生回路１は、複数の周波数
のマスタークロック信号を出力し、マスタークロック選
択回路２により選択してディジタル位相同期部３に入力
する。このディジタル位相同期部３に於いては、基準ク
ロック信号と位相同期をとるものであり、そのディジタ
ル位相同期部３の出力信号を、出力クロック発生回路４
に於いて分周等により複数の周波数のクロック信号とし
て出力する。出力クロック選択回路５は、複数の周波数
のクロック信号から所望の周波数のクロック信号を選択
出力する。その場合のジッタ量は、マスタークロック選
択回路２により選択されたマスタークロック信号の１ク
ロック分に相当する。従って、所望のジッタ量が得られ
るように、マスタークロック選択回路２によりマスター
クロック信号を選択し、それに対応して出力クロック選
択回路５により、出力クロック発生回路４からの所望の
周波数のクロック信号を選択出力することになる。即
ち、基準クロック信号に位相同期すると共に、任意のジ
ッタ量を含むクロック信号を出力することができる。

【００１７】

【実施例】図２は本発明の実施例のブロック図であり、
１はマスタークロック発生回路、２はマスタークロック
選択回路、３はディジタル位相同期部、４は出力クロッ
ク発生回路、５は出力クロック選択回路、１１は発振
器、１２は分周回路、１３は選択回路、１４は１／２の
分周回路、１５は選択回路、１６はインバータ、１７は
アンド回路、１８はナンド回路、１９は微分回路、２０
は１／２の分周回路、２１は遅延回路、２２は１／ｍの
分周回路、２３は選択回路である。

【００１８】発振器１１からマスタークロック信号ＭＣ
ＬＫ１が出力され、このマスタークロック信号ＭＣＬＫ
１は分周回路１２により分周されてそれぞれ周波数の異
なるマスタークロック信号ＭＣＬＫ２〜ＭＣＬＫｎとし
て出力され、それぞれ異なる周波数のマスタークロック
信号ＭＣＬＫ１〜ＭＣＬＫｎは選択回路１３に加えられ
る。この場合、マスタークロック発生回路１は、発振器
１１から基本のマスタークロック信号ＭＣＬ１を発生す
る場合を示すが、周波数の異なるマスタークロック信号
ＭＣＬＫ１〜ＭＣＬＫｎをそれぞれ発生する発振器から
構成することもできる。又選択回路１３は、選択信号に
より制御されて、周波数の異なる複数のマスタークロッ
ク信号ＭＣＬＫ１〜ＭＣＬＫｎの中の一つのマスターク
ロック信号ＭＣＬＫが選択出力されて分周回路１４に加
えられる。

【００１９】ディジタル位相同期部３は、図６のＤＰＬ
Ｌ回路に相当し、マスタークロック信号ＭＣＬＫは、分
周回路１４により１／２に分周されて０相とπ相とのク
ロック信号となって選択回路１５に加えられる。選択回
路１５は、分周回路２０からの選択信号ＳＥＬによって
制御されるもので、選択出力されたクロック信号ＳＣＫ
はインバータ１６と微分回路１９と遅延回路２１とに加
えられる。

【００２０】微分回路１９に於いてクロック信号ＳＣＫ
の立上りが基準クロック信号ＳＣを基に検出され、その
検出信号ＤＥＴは分周回路２０とナンド回路１８とに加
えられる。分周回路２０は、図６に於けるトグル回路５
０に相当し、フリップフロップによって構成することが
できるもので、微分回路１９の出力信号ＤＥＴによって
反転動作し、その出力信号を選択信号ＳＥＬとして選択
回路１５に加えることにより、０相とπ相とのクロック
信号の切替えが行われる。又ナンド回路１８は、遅延回
路２１により遅延された出力クロック信号ＣＬＫと、微
分回路１９の出力信号ＤＥＴとが入力され、その出力信
号ａはインバータ１６の出力信号と共にアンド回路１７
に入力され、その出力信号ｂは分周回路２２に加えられ
て、１／ｍに分周される。この分周回路２２は各分周段
からのそれぞれ周波数の異なるクロック信号を選択回路
２３に加えるもので、選択回路１３により選択されたマ
スタークロック信号の周波数に対応して、選択回路２３
に於いて基準クロック信号ＳＣの周波数の同一の出力ク
ロック信号ＣＬＫが選択される。

【００２１】図３は本発明の実施例のタイムチャートで
あり、ＭＣＬＫ１，ＭＣＬＫ２，・・・ＭＣＬＫ５はマ
スタークロック信号、ＤＥＴ１，ＤＥＴ２，・・・ＤＥ
Ｔ５は微分回路１９のマスタークロック信号ＭＣＬＫ
１，ＭＣＬＫ２，・・・ＭＣＬＫ５対応の出力信号、ｂ
１，ｂ２，・・・ｂ５はアンド回路１７のマスタークロ
ック信号ＭＣＬＫ１，ＭＣＬＫ２，・・・ＭＣＬＫ５対
応の出力信号を示す。マスタークロック信号ＭＣＬＫ
２，ＭＣＬＫ３，・・・ＭＣＬＫ５は、マスタークロッ
ク信号ＭＣＬＫ１を、それぞれ１／２分周，１／４分
周，１／８分周，１／１６分周したものに相当する。又
アンド回路１７の出力信号ｂ１，ｂ２，・・・ｂ５は、
選択出力したクロック信号ＳＣＫの周期に相当するパル
ス幅で、且つ図示では省略しているが、基準クロック信
号ＳＣに対して遅れ位相の場合、図７のｂに示すよう
に、周期の短い期間を含むものとなり、又基準クロック
信号ＳＣに対して進み位相の場合、図８のｂに示すよう
に、周期の長い期間を含むものとなる。

【００２２】微分回路１９の出力信号ＤＥＴ１，ＤＥＴ
２，・・・ＤＥＴ５は、それぞれマスタークロック信号
ＭＣＬＫ１，ＭＣＬＫ２，・・・ＭＣＬＫ５の１クロッ
ク分の長さを有するもので、ジッタ量に相当する。従っ
て、選択回路１３によってマスタークロック信号を選択
することにより、それに対応したジッタ量を選択するこ
とができる。即ち、選択回路１３によってマスタークロ
ック信号の何れか一つを選択し、選択出力マスタークロ
ック信号を分周回路１４により１／２に分周して、０相
とπ相とのクロック信号ＳＣＫとし、微分回路１９は、
基準クロック信号ＳＣの“０”から“１”に立上った後
のクロック信号ＳＣＫの立上りで“１”となり、次の立
上りで“０”となって、次の基準クロック信号ＳＣの周
期まで“０”となる出力信号ＤＥＴを分周回路２０とナ
ンド回路１８とに加えるもので、この出力信号ＤＥＴ
は、選択出力マスタークロック信号の１周期分のパルス
幅となる。又アンド回路１７の出力信号ｂ１，ｂ２，・
・・ｂ５は、ナンド回路１８の出力信号ａと、インバー
タ１６を介した選択回路１５からのクロック信号ＳＣＫ
とのアンド条件によるもので、選択出力マスタークロッ
ク信号を１／２に分周した周波数のもとなる。

【００２３】図４は本発明の実施例のタイムチャートで
あり、出力クロック信号ＣＬＫと、マスタークロック信
号ＭＣＬＫ１，ＭＣＬＫ２，・・・ＭＣＬＫ５に対応す
るアンド回路１７の出力信号ｂ１，ｂ２，・・・ｂ５
と、分周回路２２による出力信号ｃ１１〜ｃ１５，ｃ２
１〜ｃ２４，・・・ｃ５１とを示す。この分周回路２２
の出力信号ｃ１１〜ｃ１５は、アンド回路１７の出力信
号ｂ１を、１／２分周，１／４分周，１／８分周，１／
１６分周，１／３２分周したものである。同様に、出力
信号ｃ２１〜ｃ２４は、アンド回路１７の出力信号ｂ２
を、１／２分周，１／４分周，１／８分周，１／１６分
周したものである。

【００２４】従って、選択信号に従って選択回路１３に
よりマスタークロック信号ＭＣＬＫ１を選択出力した場
合、選択回路２３により、出力信号ＣＬＫと同一の周波
数となる分周回路２２の１／３２分周出力信号ｃ１５を
選択出力するものである。又選択回路１３によりマスタ
ークロック信号ＭＣＬＫ２を選択出力した場合、選択回
路２３により分周回路２２の１／１６分周出力信号ｃ２
４を選択出力し、選択回路１３によりマスタークロック
信号ＭＣＬＫ３を選択出力した場合、選択回路２３によ
り分周回路２２の１／８分周出力信号ｃ３３を選択出力
し、同様に、マスタークロック信号ＭＣＬＫ５を選択出
力した場合、分周回路２２の１／２分周出力信号ｃ５１
を選択出力することになる。即ち、選択信号により、選
択回路１３，２３を制御することにより、常に同一周波
数の出力クロック信号ＣＬＫを得ることができると共
に、複数のマスタークロック信号ＭＣＬＫ１〜ＭＣＬＫ
ｎの中の一つを選択することにより、そのマスタークロ
ック信号ＭＣＬＫ１〜ＭＣＬＫｎの１クロック分のジッ
タ量を含む出力クロック信号ＣＬＫを得ることができ
る。

【００２５】図５はジッタ耐力測定説明図であり、前述
のジッタ可変型ディジタル位相同期回路３３からクロッ
ク信号（ＣＬＫ）ｄを通信装置３２の同期回路３４に加
え、そのクロック信号ｄのジッタを変化して、同期回路
３４に同期外れによるアラーム信号（ａｌｍ）ｅが生じ
るか否かを測定するもので、通信装置３２の開発等の場
合に、通信装置３１をジッタ可変型ディジタル位相同期
回路３３を含む試験装置とし、通信装置３２のジッタ耐
力を測定することになる。

【００２６】又データ通信システムに於ける通信装置３
１を上位装置、通信装置３２を下位装置とすると、上位
の通信装置３１のクロック発生装置を、前述のジッタ可
変型ディジタル位相同期回路３３の構成とし、下位の通
信装置３２に送出するクロック信号のジッタを変化させ
て、同期回路３４から同期外れによるアラーム信号ｅが
発生するか否かを測定し、データ通信システムに於ける
ジッタ耐力を測定することができる。この場合、ジッタ
量を変化させたクロック信号を基にデータを送出し、そ
のデータからクロック信号を抽出してデータを識別する
ことに構成が一般的であるが、クロック信号のジッタ量
に従ったデータのジッタ量となり、同期回路３４はその
ジッタ量が大きい場合に追従して同期を維持できないこ
とになるから、同期外れが生じてアラーム信号ｅを送出
することになる。

【００２７】又遠隔保守或いは遠隔障害切り分け時に、
遠隔保守装置３５からジッタ可変型ディジタル位相同期
回路３３の構成を備えた通信装置３１に対して、同期外
れが生じるようなジッタ量を指定する制御信号ｆを送出
する。その制御信号ｆに従って通信装置３１のジッタ可
変型ディジタル位相同期回路３３から指定されたジッタ
量を含むクロック信号ｄを発生させ、他の通信装置３２
の同期回路３４から同期外れによるアラーム信号ｅが送
出されるか否かを、通信装置３１からの応答信号ｇによ
って監視する。

【００２８】ジッタ量が大きいことにより同期外れが生
じてアラーム信号ｅを送出する通信装置は、同期回路３
４及びその同期外れの監視系が正常であると判定するこ
とができるから、遠隔保守装置３５は、応答信号ｇによ
って通信装置３２の正常性を確認することができる。又
障害発生通信装置から、或いは障害発生伝送路に接続さ
れた通信装置からは、クロック信号のジッタ量を大きく
したことによる同期外れのアラーム信号ｅが送出されな
いことにより、障害切り分けを行うことができる。

【００２９】

【発明の効果】以上説明したように、本発明は、複数の
周波数のマスタークロック信号ＭＣＬＫ１〜ＭＣＬＫｎ
を出力するマスタークロック発生回路１と、マスターク
ロック信号ＭＣＬＫ１〜ＭＣＬＫｎの一つを選択出力す
るマスタークロック選択回路２と、選択出力されたマス
タークロック信号を基準クロック信号ＳＣに位相同期さ
せたクロック信号を出力するディジタル位相同期部３
と、そのクロック信号を基に複数の周波数のクロック信
号を出力する出力クロック発生回路４と、複数のクロッ
ク信号の一つを選択出力する出力クロック選択回路５と
を備えたもので、複数の周波数のマスタークロック信号
ＭＣＬＫ１〜ＭＣＬＫｎを選択することにより、その１
クロック分のジッタ量を含み、基準クロック信号ＳＣに
位相同期した出力クロック信号ＣＬＫを得ることができ
る。従って、通信装置のジッタ耐力測定等の各種のクロ
ック系の試験，監視，保守等に適用することができる利
点がある。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の実施例のブロック図である。

【図３】本発明の実施例のタイムチャートである。

【図４】本発明の実施例のタイムチャートである。

【図５】ジッタ耐力測定説明図である。

【図６】ＤＰＬＬ回路の説明図である。

【図７】ＤＰＬＬ回路のタイムチャートである。

【図８】ＤＰＬＬ回路のタイムチャートである。

【図９】ＤＰＬＬ回路のタイムチャートである。

【符号の説明】

１マスタークロック発生回路２マスタークロック選択回路３ディジタル位相同期部４出力クロック発生回路５出力クロック選択回路

Claims

(57)【特許請求の範囲】

【請求項１】複数の周波数のマスタークロック信号を
出力するマスタークロック発生回路（１）と、該マスタークロック発生回路（１）からの複数の周波数
のマスタークロック信号を選択信号により選択して出力
するマスタークロック選択回路（２）と、該マスタークロック選択回路（２）から選択出力された
マスタークロック信号を基準クロック信号に位相同期化
させたクロック信号を出力するディジタル位相同期部
（３）と、該ディジタル位相同期部（３）からのクロック信号を基
に複数の周波数のクロック信号を出力する出力クロック
発生回路（４）と、該出力クロック発生回路（４）からの複数の周波数のク
ロック信号を前記選択信号により選択して、前記マスタ
ークロック選択回路（２）により選択されたマスターク
ロック信号の周期に対応したジッタ量を含むクロック信
号を出力する出力クロック選択回路（５）とを備えたこ
とを特徴とするジッタ可変型ディジタル位相同期回路。