JP2590186B2 - ビット位相同期回路 - Google Patents
ビット位相同期回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は交換機の通話路装置等に使用する位相同期回
路に係り、特に異なる位相で入力してくる超高速の信号
を同一周波数のクロックに従って信号再生するビット位
相同期回路に関する。
路に係り、特に異なる位相で入力してくる超高速の信号
を同一周波数のクロックに従って信号再生するビット位
相同期回路に関する。
例えば、交換機の通話路装置は、夫々異った位相で入
力してくる信号を同一周波数のクロックに従って信号再
生するため、各入力信号の位相を調整する位相同期回路
を装備している。
力してくる信号を同一周波数のクロックに従って信号再
生するため、各入力信号の位相を調整する位相同期回路
を装備している。
従来の位相同期回路は、第６図に示す様に、遅延素子
DL1,DL2により位相がτづつ異なる３つのクロックを作
成し、入力信号を夫々のクロックで取り込み、取り込み
値S1,S2,S3を得る（第７図参照）。S1とS2の値が同一の
とき、入力信号とクロックの位相がとれていると判断
し、S2を再生出力としている。そして、S1≠S2の場合
は、コントロール信号でスイッチを切換えて入力信号に
順次一定値ごとの遅延を与え、S1＝S3となるまでこれを
繰り返すようにしている。
DL1,DL2により位相がτづつ異なる３つのクロックを作
成し、入力信号を夫々のクロックで取り込み、取り込み
値S1,S2,S3を得る（第７図参照）。S1とS2の値が同一の
とき、入力信号とクロックの位相がとれていると判断
し、S2を再生出力としている。そして、S1≠S2の場合
は、コントロール信号でスイッチを切換えて入力信号に
順次一定値ごとの遅延を与え、S1＝S3となるまでこれを
繰り返すようにしている。
尚、従来の位相同期回路に関連するものとして、1986
インターナショナル チューリッヒセミナー オン デ
ィジタルコミュニケーション論文集C4.1−C4.4（1986 I
nternational Zurich Seminar on Digital Communicati
on論文集C4.1−C4.4）がある。
インターナショナル チューリッヒセミナー オン デ
ィジタルコミュニケーション論文集C4.1−C4.4（1986 I
nternational Zurich Seminar on Digital Communicati
on論文集C4.1−C4.4）がある。
交換機において、ビット同期回路は回線毎に必要とな
る。そのため大規模システムを構成する際は、ビット同
期回路をLSI化する必要がある。その場合、上記従来技
術は、入力信号を内部ゲートを用いて遅延させることに
なるため、内部ゲートの伝搬遅延時間のバラツキを考慮
しなければならず、遅延時間が最小の場合に対応するた
めに多数の遅延ゲートが必要となり、また遅延時間が最
大の場合に対応するために、遅延間隔が大きくならない
ように細かく遅延量を設定する必要があるので、遅延回
路及び遅延量の制御を行う制御回路の規模が大きくな
る。
る。そのため大規模システムを構成する際は、ビット同
期回路をLSI化する必要がある。その場合、上記従来技
術は、入力信号を内部ゲートを用いて遅延させることに
なるため、内部ゲートの伝搬遅延時間のバラツキを考慮
しなければならず、遅延時間が最小の場合に対応するた
めに多数の遅延ゲートが必要となり、また遅延時間が最
大の場合に対応するために、遅延間隔が大きくならない
ように細かく遅延量を設定する必要があるので、遅延回
路及び遅延量の制御を行う制御回路の規模が大きくな
る。
本発明の課題は、ゲート遅延時間のバラツキの影響が
少ないLSI化に適したビット位相同期回路を提供するこ
とにある。
少ないLSI化に適したビット位相同期回路を提供するこ
とにある。
上記課題は、互いに位相の異なるｎ種のクロックによ
りデータ信号をラッチするｎ個のラッチ部と、各ラッチ
部からの出力よりデータ信号の変化位相の検出を一定時
間行い、データ信号の変化位相を記憶する検出部と、該
検出部からのデータ信号の変化位相の記憶内容より前記
の互いに位相の異なるｎ種のクロックの中からデータ信
号の再生を行う再生クロックを選択する再生クロック選
択回路と、該再生クロックによりデータ信号を打ち抜き
再生データ信号とし、該再生データ信号に適当な遅延を
与えた後システムクロックで打ち直すことにより位相同
期を行う位相同期部を設けることで達成される。
りデータ信号をラッチするｎ個のラッチ部と、各ラッチ
部からの出力よりデータ信号の変化位相の検出を一定時
間行い、データ信号の変化位相を記憶する検出部と、該
検出部からのデータ信号の変化位相の記憶内容より前記
の互いに位相の異なるｎ種のクロックの中からデータ信
号の再生を行う再生クロックを選択する再生クロック選
択回路と、該再生クロックによりデータ信号を打ち抜き
再生データ信号とし、該再生データ信号に適当な遅延を
与えた後システムクロックで打ち直すことにより位相同
期を行う位相同期部を設けることで達成される。
上記ラッチ部は、異なる位相を持つクロックによりデ
ータ信号をラッチするので、そのラッチした結果を見る
ことにより、検出部はデータ信号の変化位相を検出す
る。検出部は一定時間検出を行いその間検出した変化位
相を記憶する。再生クロック選択回路は、その検出結果
によりデータ信号の変化時点を避けて安定してデータ信
号を再生可能な位相を持つクロックを前記位相の異なる
ｎ種のクロックの中から選択する。同期部は、該再生ク
ロックによりデータ信号を打ち抜き再生データとし、そ
れをシステムクロックで安定して打ち抜けるようにする
ため、該再生データに適当な遅延を与えることによりシ
ステムクロックで該再生データの変化時点を避けて打ち
直す。これによりデータ信号をシステムクロックに同期
させることが出来る。
ータ信号をラッチするので、そのラッチした結果を見る
ことにより、検出部はデータ信号の変化位相を検出す
る。検出部は一定時間検出を行いその間検出した変化位
相を記憶する。再生クロック選択回路は、その検出結果
によりデータ信号の変化時点を避けて安定してデータ信
号を再生可能な位相を持つクロックを前記位相の異なる
ｎ種のクロックの中から選択する。同期部は、該再生ク
ロックによりデータ信号を打ち抜き再生データとし、そ
れをシステムクロックで安定して打ち抜けるようにする
ため、該再生データに適当な遅延を与えることによりシ
ステムクロックで該再生データの変化時点を避けて打ち
直す。これによりデータ信号をシステムクロックに同期
させることが出来る。
以下、本発明の一実施例を第１図乃至第５図を参照し
て説明する。
て説明する。
第１図は、本発明の一実施例に係るビット位相同期回
路の構成図である。ビット位相同期回路はラッチ部10
と、検出部20と、再生クロック検出部30と、位相同期部
40から成る。
路の構成図である。ビット位相同期回路はラッチ部10
と、検出部20と、再生クロック検出部30と、位相同期部
40から成る。
ラッチ部10は、４個のフリップフロップ11,12,13,14
を備えてなり、夫々のフリップフロップ11,12,13,14の
Ｄ端子には入力データ信号が入力される。また、各フリ
ップフロップ11〜14のＣ端子には、90゜づつ位相の異な
るクロックCK1,CK2,CK3,CK4が供給される。
を備えてなり、夫々のフリップフロップ11,12,13,14の
Ｄ端子には入力データ信号が入力される。また、各フリ
ップフロップ11〜14のＣ端子には、90゜づつ位相の異な
るクロックCK1,CK2,CK3,CK4が供給される。
検出部20は、４個のEXORゲート201,202,203,204と、
４個のORゲート205,206,207,208と、４個のフリップフ
ロップ209,210,211,212を備えている。EXORゲート201に
はフリップフロップ11のＱ出力とフリップフロップ12の
Ｑ出力が入力され、EXORゲート202にはフリップフロッ
プ12のＱ出力とフリップフロップ13のＱ出力が入力さ
れ、EXORゲート203にはフリップフロップ13のＱ出力と
フリップフロップ14のＱ出力が入力され、EXORゲート20
4にはフリップフロップ14のＱ出力とフリップフロップ1
5のＱ出力が入力され、ORゲート205にはCK4とフリップ
フロップ209のＱ出力が入力され、ORゲート206にはCK1
とフリップフロップ210のＱ出力が入力され、ORゲート2
07にはCK2とフリップフロップ211のＱ出力が入力され、
ORゲート208にはCK3とフリップフロップ212のＱ出力が
入力され、フリップフロップ209,210,211,212のＤ端子
にはそれぞれEXORゲート201,202,203,204の出力が入力
し、フリップフロップ209,210,211,212のＣ端子にはそ
れぞれCK4,CK1,CK2,CK3が供給され、フリップフロップ2
09,210,211,212のＲ端子にはビット同期回路の起動時ビ
ット位相同期回路に入力されるリセット信号RESが入力
される。
４個のORゲート205,206,207,208と、４個のフリップフ
ロップ209,210,211,212を備えている。EXORゲート201に
はフリップフロップ11のＱ出力とフリップフロップ12の
Ｑ出力が入力され、EXORゲート202にはフリップフロッ
プ12のＱ出力とフリップフロップ13のＱ出力が入力さ
れ、EXORゲート203にはフリップフロップ13のＱ出力と
フリップフロップ14のＱ出力が入力され、EXORゲート20
4にはフリップフロップ14のＱ出力とフリップフロップ1
5のＱ出力が入力され、ORゲート205にはCK4とフリップ
フロップ209のＱ出力が入力され、ORゲート206にはCK1
とフリップフロップ210のＱ出力が入力され、ORゲート2
07にはCK2とフリップフロップ211のＱ出力が入力され、
ORゲート208にはCK3とフリップフロップ212のＱ出力が
入力され、フリップフロップ209,210,211,212のＤ端子
にはそれぞれEXORゲート201,202,203,204の出力が入力
し、フリップフロップ209,210,211,212のＣ端子にはそ
れぞれCK4,CK1,CK2,CK3が供給され、フリップフロップ2
09,210,211,212のＲ端子にはビット同期回路の起動時ビ
ット位相同期回路に入力されるリセット信号RESが入力
される。
再生クロック選択部30には、フリップフロップ209,21
0,211,212のＱ出力S1,S2,S3,S4が入力され、再生クロッ
ク選択信号C1,C2,C3,C4を出力する。この再生クロック
選択信号C1,C2,C3,C4はそれぞれフリップフロップ11,1
2,13,14のＲ端子に入力される。位相同期部40はORゲー
ト41,42と、フリップフロップ43,44を備えており、ORゲ
ート41にはフリップフロップ11,12,13のＱ出力が入力さ
れ、フリップフロップ43のＤ端子にはフリップフロップ
14のＱ出力が入力され、Ｃ端子にはCK2が供給され、Ｒ
端子には再生クロック選択部30の出力C4が入力される。
ORゲート42には、ORゲート41の出力とフリップフロップ
43のＱ出力が入力され、フリップフロップ44のＤ端子に
はORゲート42の出力が入力され、Ｃ端子にはCK1が供給
され、Ｑ出力より再生データ信号を出力する。
0,211,212のＱ出力S1,S2,S3,S4が入力され、再生クロッ
ク選択信号C1,C2,C3,C4を出力する。この再生クロック
選択信号C1,C2,C3,C4はそれぞれフリップフロップ11,1
2,13,14のＲ端子に入力される。位相同期部40はORゲー
ト41,42と、フリップフロップ43,44を備えており、ORゲ
ート41にはフリップフロップ11,12,13のＱ出力が入力さ
れ、フリップフロップ43のＤ端子にはフリップフロップ
14のＱ出力が入力され、Ｃ端子にはCK2が供給され、Ｒ
端子には再生クロック選択部30の出力C4が入力される。
ORゲート42には、ORゲート41の出力とフリップフロップ
43のＱ出力が入力され、フリップフロップ44のＤ端子に
はORゲート42の出力が入力され、Ｃ端子にはCK1が供給
され、Ｑ出力より再生データ信号を出力する。
第２図は、90゜づつ位相の異なる４種のクロックCK1,
CK2,CK3,CK4をシステムクロックより得るためのクロッ
ク作成回路を示したものであり、51はシステムクロック
をその周期の４分の１（90゜）遅延させるための遅延素
子であり、52,53はインバータである。
CK2,CK3,CK4をシステムクロックより得るためのクロッ
ク作成回路を示したものであり、51はシステムクロック
をその周期の４分の１（90゜）遅延させるための遅延素
子であり、52,53はインバータである。
次に、上述した構成のビット位相同期回路の動作を説
明する。
明する。
ビット同期回路起動時、第５図のタイミングチャート
に示すリセット信号RESとセット信号SETが入力される。
RESによりフリップフロップ209,210,211,212がリセット
され、Ｑ出力S1,S2,S3,S4がＬとなる。またこれによりO
Rゲート205,206,207,208の片方の入力がＬとなるので、
クロックCK1,CK2,CK3,CK4がそれぞれフリップフロップ2
09,210,211,212に供給される。そして、RESが再びＨに
なった時点からフリップフロップはデータの取込み可能
となる。一方、RESと同時にSETが再生クロック選択回路
に入力される。このSETによりクロック選択信号C1,C2,C
3,C4がＨとなり、フリップフロップ11,12,13,14のＲ端
子がＨとなり、全てが動作状態となる。検出はRESの立
上りからSETがＨの間行われる。
に示すリセット信号RESとセット信号SETが入力される。
RESによりフリップフロップ209,210,211,212がリセット
され、Ｑ出力S1,S2,S3,S4がＬとなる。またこれによりO
Rゲート205,206,207,208の片方の入力がＬとなるので、
クロックCK1,CK2,CK3,CK4がそれぞれフリップフロップ2
09,210,211,212に供給される。そして、RESが再びＨに
なった時点からフリップフロップはデータの取込み可能
となる。一方、RESと同時にSETが再生クロック選択回路
に入力される。このSETによりクロック選択信号C1,C2,C
3,C4がＨとなり、フリップフロップ11,12,13,14のＲ端
子がＨとなり、全てが動作状態となる。検出はRESの立
上りからSETがＨの間行われる。
ラッチ部10のフリップフロップ11,12,13,14は入力デ
ータ信号を90゜づつ位相の異なるクロックCK1,CK2,CK3,
CK4の立上りでラッチする。そして、90゜位相の異なる
クロックでラッチされた結果４組を検出部20のEXORゲー
ト201,202,203,204に入力する。EXORゲート201,202,20
3,204は、２つの入力値が異なる場合出力がＨとなるの
で、入力データ信号をフリップフロップ11,12,13,14で
ラッチした後、EXORゲート201,202,203,204の出力を見
ることによりどのクロック間で入力データ信号が変化し
たかを確定出来る。フリップフロップ209,210,211,212
は、検出結果をそれぞれCK4,CK1,CK2,CK3でラッチす
る。例えばフリップフロップ209の場合、フリップフロ
ップ11と12においてCK1,CK4により入力データ信号をラ
ッチした後、EXORゲート201でデータ変化の有無を判定
し、その結果をCK4でラッチする。フリップフロップ20
9,210,211,212は、データ変化をラッチするとそのＱ出
力がＨとなるためそれに接続されているORゲートの片方
の入力がＨとなり、その出力がＨで固定され、そのORゲ
ートに接続されるフリップフロップに供給されなくな
り、Ｑ出力がＨで保持される。すなわち、検出期間中一
度でもデータ変化位相を検出すると、その検出回路の出
力はＨとなる。データ変化位相の検出はSETがＬに戻っ
た時点で終わり、再生クロック選択部30は、検出部20の
出力S1,S2,S3,S4より第３図に示す再生クロック選択論
理表に従い再生クロックを選択する。選択結果は再生ク
ロック選択信号C1,C2,C3,C4として出力される。そして
再生クロック選択信号C1,C2,C3,C4により、フリップフ
ロップ11,12,13,14の内選択されたクロック以外のクロ
ックを入力とするものをそのＲ端子をＬとすることで停
止させ、そのＱ出力をＬとする。次に、再生されたデー
タ信号は、位相同期部40に入力される。フリップフロッ
プ14で入力データ信号を再生する場合を除いて、再生デ
ータをORゲート41,42を通過させた後、CK1（システムク
ロック）によりラッチし、位相同期を行う。フリップフ
ロップ14で入力データ信号を再生する場合はフリップフ
ロップ44のセットアップ時間が不足するので、一旦CK2
によりラッチすることで遅延させ、フリップフロップ44
のセットアップ時間を保障した後、フリップフロップ44
でCK1によりラッチし、位相同期を行う。
ータ信号を90゜づつ位相の異なるクロックCK1,CK2,CK3,
CK4の立上りでラッチする。そして、90゜位相の異なる
クロックでラッチされた結果４組を検出部20のEXORゲー
ト201,202,203,204に入力する。EXORゲート201,202,20
3,204は、２つの入力値が異なる場合出力がＨとなるの
で、入力データ信号をフリップフロップ11,12,13,14で
ラッチした後、EXORゲート201,202,203,204の出力を見
ることによりどのクロック間で入力データ信号が変化し
たかを確定出来る。フリップフロップ209,210,211,212
は、検出結果をそれぞれCK4,CK1,CK2,CK3でラッチす
る。例えばフリップフロップ209の場合、フリップフロ
ップ11と12においてCK1,CK4により入力データ信号をラ
ッチした後、EXORゲート201でデータ変化の有無を判定
し、その結果をCK4でラッチする。フリップフロップ20
9,210,211,212は、データ変化をラッチするとそのＱ出
力がＨとなるためそれに接続されているORゲートの片方
の入力がＨとなり、その出力がＨで固定され、そのORゲ
ートに接続されるフリップフロップに供給されなくな
り、Ｑ出力がＨで保持される。すなわち、検出期間中一
度でもデータ変化位相を検出すると、その検出回路の出
力はＨとなる。データ変化位相の検出はSETがＬに戻っ
た時点で終わり、再生クロック選択部30は、検出部20の
出力S1,S2,S3,S4より第３図に示す再生クロック選択論
理表に従い再生クロックを選択する。選択結果は再生ク
ロック選択信号C1,C2,C3,C4として出力される。そして
再生クロック選択信号C1,C2,C3,C4により、フリップフ
ロップ11,12,13,14の内選択されたクロック以外のクロ
ックを入力とするものをそのＲ端子をＬとすることで停
止させ、そのＱ出力をＬとする。次に、再生されたデー
タ信号は、位相同期部40に入力される。フリップフロッ
プ14で入力データ信号を再生する場合を除いて、再生デ
ータをORゲート41,42を通過させた後、CK1（システムク
ロック）によりラッチし、位相同期を行う。フリップフ
ロップ14で入力データ信号を再生する場合はフリップフ
ロップ44のセットアップ時間が不足するので、一旦CK2
によりラッチすることで遅延させ、フリップフロップ44
のセットアップ時間を保障した後、フリップフロップ44
でCK1によりラッチし、位相同期を行う。
次に、第４図にタイムチャートを参照して、動作例を
説明する。第４図においてD1,D2,D3は入力データ信号で
あり、入力データに位相雑音があり、データ変化位相変
動が生じている場合を示したものであり、D2が最も早く
位相が変化する時であり、D3が最も遅く位相が変化する
時であり、D1がD2とD3の中間で位相変化する時の波形で
ある。ある一定時間検出続けると、D1,D2,D3の状態が全
て生じることになる。本例では、D1の場合CK1とCK2の間
でデータ変化が起り、D2の場合CK4とCK1の間でデータ変
化が起り、D3の場合CK2とCK3の間でデータ変化が起る。
それによりフリップフロップ209,210,212のＱ出力S1,S
2,S4がＨとなる。そして再生クロック選択部は、第２図
の再生クロック選択表に従ってCK3を再生クロックとし
て選択する。CK3の立上り点は、D1,D2,D3のどのデータ
中にも含まれており、正確にデータを再生出来る。
説明する。第４図においてD1,D2,D3は入力データ信号で
あり、入力データに位相雑音があり、データ変化位相変
動が生じている場合を示したものであり、D2が最も早く
位相が変化する時であり、D3が最も遅く位相が変化する
時であり、D1がD2とD3の中間で位相変化する時の波形で
ある。ある一定時間検出続けると、D1,D2,D3の状態が全
て生じることになる。本例では、D1の場合CK1とCK2の間
でデータ変化が起り、D2の場合CK4とCK1の間でデータ変
化が起り、D3の場合CK2とCK3の間でデータ変化が起る。
それによりフリップフロップ209,210,212のＱ出力S1,S
2,S4がＨとなる。そして再生クロック選択部は、第２図
の再生クロック選択表に従ってCK3を再生クロックとし
て選択する。CK3の立上り点は、D1,D2,D3のどのデータ
中にも含まれており、正確にデータを再生出来る。
ここで、仮に一定時間位相検出を行わなく、１回だけ
位相検出を行い、入力データD2が入力した時に位相検出
したとすれば、CK4とCK1の間にデータ変化が起こるので
フリップフロップ212のＱ出力S4のみがＨとなる。これ
より第３図の再生クロック選択表に従って、CK2を再生
クロックを選択する。この場合、CK2の立上り時点は、
入力データD1,D2を含む正常にデータ再生が可能である
が、D3は立上り時点が外れていて誤ったデータ再生を行
う。
位相検出を行い、入力データD2が入力した時に位相検出
したとすれば、CK4とCK1の間にデータ変化が起こるので
フリップフロップ212のＱ出力S4のみがＨとなる。これ
より第３図の再生クロック選択表に従って、CK2を再生
クロックを選択する。この場合、CK2の立上り時点は、
入力データD1,D2を含む正常にデータ再生が可能である
が、D3は立上り時点が外れていて誤ったデータ再生を行
う。
つまり、一定時間検出を行うことでより多くの情報を
収集し、精度よくデータ変化位相を検出することが可能
となる。
収集し、精度よくデータ変化位相を検出することが可能
となる。
本実施例によればビット同期回路を複数個取り入れて
LSI化する際、クロックは各ビット回路共通なので、LSI
外部で90゜位相の異なるクロックを正確に作成してLSI
に入力出来るので、内部ゲートでデータ又はクロックを
遅延させる必要がなくなり、ゲート遅延時間のバラツキ
の影響を少なくすることが出来る。
LSI化する際、クロックは各ビット回路共通なので、LSI
外部で90゜位相の異なるクロックを正確に作成してLSI
に入力出来るので、内部ゲートでデータ又はクロックを
遅延させる必要がなくなり、ゲート遅延時間のバラツキ
の影響を少なくすることが出来る。
本発明によれば、入力データの信号をゲート等により
遅延させる必要がないので遅延バラツキの影響を少なく
出来る。
遅延させる必要がないので遅延バラツキの影響を少なく
出来る。
第１図は本発明の一実施例に係るビット位相同期回路の
構成図、第２図はクロック作成回路の構成図、第３図は
第１図に示すビット位相同期回路の動作を示す再生クロ
ック選択論理表、第４図及び第５図は第１図に示すビッ
ト位相同期回路の動作を説明するタイミングチャート、
第６図は従来のビット位相同期回路の構成図、第７図は
従来のビット同期回路における入力信号とクロックの関
係図である。 10……ラッチ部、11〜14……フリップフロップ、20……
検出部、201〜204……EXORゲート、205〜208……ORゲー
ト、209〜212……フリップフロップ、30……再生クロッ
ク選択部、40……位相同期部、41,42……ORゲート、43,
44……フリップフロップ、51……遅延素子、52,53……
インバータ。
構成図、第２図はクロック作成回路の構成図、第３図は
第１図に示すビット位相同期回路の動作を示す再生クロ
ック選択論理表、第４図及び第５図は第１図に示すビッ
ト位相同期回路の動作を説明するタイミングチャート、
第６図は従来のビット位相同期回路の構成図、第７図は
従来のビット同期回路における入力信号とクロックの関
係図である。 10……ラッチ部、11〜14……フリップフロップ、20……
検出部、201〜204……EXORゲート、205〜208……ORゲー
ト、209〜212……フリップフロップ、30……再生クロッ
ク選択部、40……位相同期部、41,42……ORゲート、43,
44……フリップフロップ、51……遅延素子、52,53……
インバータ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小松 礼文 神奈川県横浜市戸塚区戸塚町216番地 株式会社日立製作所戸塚工場内 (72)発明者 高木 聖一 神奈川県横浜市戸塚区戸塚町180番地 日立通信システム株式会社内 (56)参考文献 特開 昭62−23647（ＪＰ，Ａ)
Claims (1)
- 【請求項１】任意の位相で入力されるデータ信号を所定
のシステムクロックで位相同期させるビット位相同期回
路において、 それぞれが位相の異なるｎ（ｎは３以上の整数）個のク
ロックを入力して前記データ信号をラッチするｎ個の第
１ののラッチ回路と、 それぞれが排他的論理和回路と論理和回路と第２のラッ
チ回路で構成され、前記第１のラッチ回路に対応したｎ
個のデータ信号変化の検出回路であって、前記第２のラ
ッチ回路のデータ入力を、前記検出回路に対応した前記
第１のラッチ回路出力と前記第１のラッチ回路のクロッ
クと前後する位相を有するクロックで動作する前記２個
の第１のラッチ回路のいずれか一方のラッチ回路出力の
排他的論理和出力とし、前記第２のラッチ回路の動作ク
ロックを、前記第２のラッチ回路出力と前記２個の第１
のラッチ路の他方を動作させるクロックの論理和出力と
して、前記第２のラッチ回路が前記データ信号の変化を
出力するｎ個のデータ信号変化の検出回路と、 前記ｎ個の検出回路出力をもとに前記ｎ個のクロックか
ら１個のデータ再生用クロックを選択する論理を備え、
前記ｎ個の検出回路出力を入力すると前記ｎ個の第１の
クロックから前記データ信号を再生する再生用クロック
を示す選択信号を出力する再生クロック選択回路と、 前記選択信号により前記ｎ個の第１のラッチ回路から１
個の第１のラッチ回路出力を選択して前記システムクロ
ックでラッチする位相同期回路と を備えたことを特徴とするビット位相同期回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63056081A JP2590186B2 (ja) | 1988-03-11 | 1988-03-11 | ビット位相同期回路 |
| US07/321,141 US5022057A (en) | 1988-03-11 | 1989-03-09 | Bit synchronization circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63056081A JP2590186B2 (ja) | 1988-03-11 | 1988-03-11 | ビット位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01231449A JPH01231449A (ja) | 1989-09-14 |
| JP2590186B2 true JP2590186B2 (ja) | 1997-03-12 |
Family
ID=13017135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63056081A Expired - Lifetime JP2590186B2 (ja) | 1988-03-11 | 1988-03-11 | ビット位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2590186B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3026391B2 (ja) * | 1992-08-24 | 2000-03-27 | 沖電気工業株式会社 | ビット列補償回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4700347A (en) * | 1985-02-13 | 1987-10-13 | Bolt Beranek And Newman Inc. | Digital phase adjustment |
-
1988
- 1988-03-11 JP JP63056081A patent/JP2590186B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01231449A (ja) | 1989-09-14 |
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