JPH03240336A - ビット位相同期回路 - Google Patents
ビット位相同期回路Info
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- JPH03240336A JPH03240336A JP2036146A JP3614690A JPH03240336A JP H03240336 A JPH03240336 A JP H03240336A JP 2036146 A JP2036146 A JP 2036146A JP 3614690 A JP3614690 A JP 3614690A JP H03240336 A JPH03240336 A JP H03240336A
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- signal
- input
- clock
- flip
- clock signal
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- 230000000630 rising effect Effects 0.000 claims description 25
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 230000008054 signal transmission Effects 0.000 claims 2
- 238000013459 approach Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ビット位相同期回路に関し、特に交換機の通
話路装置におけるビット位相同期回路に関する。
話路装置におけるビット位相同期回路に関する。
［従来の技術］
従来、位相ジッタを除去する位相同期回路として、例え
ば、特願昭６３−１５４８４５号があり、この従来例を
第９図に示す。この方式は、占有率が５０％で １７４
周期ずつずれた４個のクロック信号ＣＬＫ。
ば、特願昭６３−１５４８４５号があり、この従来例を
第９図に示す。この方式は、占有率が５０％で １７４
周期ずつずれた４個のクロック信号ＣＬＫ。
ＣＬに２． ＣＬに、、 ＣＬＫ、を用意しておいて、
このうち、互いに１７４周期ずれた２個のクロック信号
ＣＬ Ｋ ＩＣＬ Ｋ ２をフリップフロップ１０１．
１０２にそれぞれ入力し、入力信号ＤＩ、、の立上りま
たは立下りでラッチして、該ラッチ結果の高低レベルの
組合せにより、セレクタ１０３において入力された４個
のクロック信号中から該当する１個のクロック信号を選
択し、選択したクロック信号を用いてフリップフロップ
１０４で前記入力信号をラッチすることにより、入力信
号を再生している。なお、最終的に受信側クロック信号
（第９図ではクロック信号ＣＬＫ＋）に位相を合わせる
ため、セレクタ１０９により遅延回路１０５．１０６．
１０７．１０８から最適な遅延時間を選択し、再びフリ
ップフロップ１１０で受信側クロック信号ＣＬＫＩでラ
ッチしている。
このうち、互いに１７４周期ずれた２個のクロック信号
ＣＬ Ｋ ＩＣＬ Ｋ ２をフリップフロップ１０１．
１０２にそれぞれ入力し、入力信号ＤＩ、、の立上りま
たは立下りでラッチして、該ラッチ結果の高低レベルの
組合せにより、セレクタ１０３において入力された４個
のクロック信号中から該当する１個のクロック信号を選
択し、選択したクロック信号を用いてフリップフロップ
１０４で前記入力信号をラッチすることにより、入力信
号を再生している。なお、最終的に受信側クロック信号
（第９図ではクロック信号ＣＬＫ＋）に位相を合わせる
ため、セレクタ１０９により遅延回路１０５．１０６．
１０７．１０８から最適な遅延時間を選択し、再びフリ
ップフロップ１１０で受信側クロック信号ＣＬＫＩでラ
ッチしている。
［発明が解決しようとする課題］
上述した従来例は、１／４周期ずつ位相がずれた４個の
クロック信号を使用するため、ｌ／４周期遅延させる回
路が必要となり、しかも、本方式においてビット位相同
期回路の機能を正常に動作させるには、この遅延調整を
厳密にしなければならず、しかも、クロック周波数が変
れば再度遅延調整をしなければならないという欠点があ
る。
クロック信号を使用するため、ｌ／４周期遅延させる回
路が必要となり、しかも、本方式においてビット位相同
期回路の機能を正常に動作させるには、この遅延調整を
厳密にしなければならず、しかも、クロック周波数が変
れば再度遅延調整をしなければならないという欠点があ
る。
本発明の目的は、厳密な遅延調整を不要とし、かつ、ク
ロック周波数が変ってもそのまま使用できる、ＬＳＩ化
に適したビット位相同期回路を提供することにある。
ロック周波数が変ってもそのまま使用できる、ＬＳＩ化
に適したビット位相同期回路を提供することにある。
［課題を解決するための手段１
本発明のビット位相同期回路の請求項１のものは、
入力信号を入力端子に、また受信側のクロック信号をク
ロック端子に入力して、該クロック信号の立上り時点で
入力信号をラッチする第１のフリップフロップと、 入力信号を入力端子に、また受信側のクロック信号をク
ロック端子に入力して、該クロック信号の立下り時点で
入力信号をラッチする第２のフリップフロップと・ 第１のフリップフロップの出力信号と第２のフリップフ
ロップの出力信号を入力して、そのいずれか一方を別途
送られてくる制御信号により選択して出力するセレクタ
と、 セレクタで選択しているフリップフロップ側のクロック
信号のあるラッチ時点から次のラッチ時点までの間に前
記入力信号のレベルの変化点が２つ以上存在したら、セ
レクタで選択しているフリップフロップの出力信号を他
方のフリ・ンブフロツブの出力信号に変更するように制
御する制御信号を前記セレクタに送出する制御回路とを
有している。
ロック端子に入力して、該クロック信号の立上り時点で
入力信号をラッチする第１のフリップフロップと、 入力信号を入力端子に、また受信側のクロック信号をク
ロック端子に入力して、該クロック信号の立下り時点で
入力信号をラッチする第２のフリップフロップと・ 第１のフリップフロップの出力信号と第２のフリップフ
ロップの出力信号を入力して、そのいずれか一方を別途
送られてくる制御信号により選択して出力するセレクタ
と、 セレクタで選択しているフリップフロップ側のクロック
信号のあるラッチ時点から次のラッチ時点までの間に前
記入力信号のレベルの変化点が２つ以上存在したら、セ
レクタで選択しているフリップフロップの出力信号を他
方のフリ・ンブフロツブの出力信号に変更するように制
御する制御信号を前記セレクタに送出する制御回路とを
有している。
請求項２のものは、請求項１において、第２のフリップ
フロップの出力信号を入力端子に、また受信側クロック
信号をクロック端子に入力して、出力信号をクロック信
号の立上り点でラッチし、ラッチした出力信号をセレク
タの一方の入力として入力する第３のフリップフロップ
を有している。
フロップの出力信号を入力端子に、また受信側クロック
信号をクロック端子に入力して、出力信号をクロック信
号の立上り点でラッチし、ラッチした出力信号をセレク
タの一方の入力として入力する第３のフリップフロップ
を有している。
請求項３のものは、請求項１において、第１のフリップ
フロップの６力信号を入力端子に、また受信側クロック
信号をクロック端子に入力して、出力信号をクロック信
号の立下り時点でラッチし、ラッチした出力信号をセレ
クタの一方の入力として入力する第４のフリップフロッ
プを有している。
フロップの６力信号を入力端子に、また受信側クロック
信号をクロック端子に入力して、出力信号をクロック信
号の立下り時点でラッチし、ラッチした出力信号をセレ
クタの一方の入力として入力する第４のフリップフロッ
プを有している。
請求項４のものは、
受信側クロック信号を入力し、入力されたクロック信号
を反転したクロック信号を作成し、別途送られてくる制
御信号により入力されたクロック信号と反転したクロッ
ク信号のいずれか一方を出力するクロック作成回路と、 前記入力信号を入力端子に、前記クロック作成回路の出
力したクロック信号をクロック端子に人力し、該クロッ
ク信号の立上りまたは立下り時点で入力信号をラッチす
るフリップフロップと、前記フリップフロップにおいて
、クロック信号で入力信号をラッチしたラッチ時点から
次のラッチ時点までの間に、前記入力信号のレベルの変
化点が２つ以上存在したら、前記クロック作成回路が出
力しているクロック信号を他方のクロック信号に変更す
るように制御する制御信号をクロック作成回路に送出す
る制御回路とを有している。
を反転したクロック信号を作成し、別途送られてくる制
御信号により入力されたクロック信号と反転したクロッ
ク信号のいずれか一方を出力するクロック作成回路と、 前記入力信号を入力端子に、前記クロック作成回路の出
力したクロック信号をクロック端子に人力し、該クロッ
ク信号の立上りまたは立下り時点で入力信号をラッチす
るフリップフロップと、前記フリップフロップにおいて
、クロック信号で入力信号をラッチしたラッチ時点から
次のラッチ時点までの間に、前記入力信号のレベルの変
化点が２つ以上存在したら、前記クロック作成回路が出
力しているクロック信号を他方のクロック信号に変更す
るように制御する制御信号をクロック作成回路に送出す
る制御回路とを有している。
請求項５のものは、請求項４において、フリップフロッ
プの出力信号を入力し、受信側クロック信号に位相を合
わせて出力する遅延調整回路を有している。
プの出力信号を入力し、受信側クロック信号に位相を合
わせて出力する遅延調整回路を有している。
［作用］
請求項１のものは、第１と第２のフリップフロップによ
り人力信号を、それぞれクロック信号の立上りと立下り
でラッチし、そのいずれか一方のラッチ結果を６力信号
として８カするものである。入力信号の変化点と現在選
択しているフリップフロップ側のラッチ位置が近づいて
くると、そのあるラッチ時点から次のラッチ時点までの
ラッチ間隔の間に、２個以上の入力信号の変化点が存在
するような場合が生じる。そこで、制御回路は現在選択
しているフリップフロップ側の１つのラッチ間隔の間に
２個以上入力信号の変化点が存在した時、入力信号の変
化点が現在選択している側のクロック信号のラッチ時点
に近づいていると判断し、セレクタで他方のフリップフ
ロップのラッチ結果を選択するように変更することによ
り、ジッタがあっても、入力信号を安定して正確に受信
側クロック信号でラッチすることができる。
り人力信号を、それぞれクロック信号の立上りと立下り
でラッチし、そのいずれか一方のラッチ結果を６力信号
として８カするものである。入力信号の変化点と現在選
択しているフリップフロップ側のラッチ位置が近づいて
くると、そのあるラッチ時点から次のラッチ時点までの
ラッチ間隔の間に、２個以上の入力信号の変化点が存在
するような場合が生じる。そこで、制御回路は現在選択
しているフリップフロップ側の１つのラッチ間隔の間に
２個以上入力信号の変化点が存在した時、入力信号の変
化点が現在選択している側のクロック信号のラッチ時点
に近づいていると判断し、セレクタで他方のフリップフ
ロップのラッチ結果を選択するように変更することによ
り、ジッタがあっても、入力信号を安定して正確に受信
側クロック信号でラッチすることができる。
請求項２または３のものは、請求項１において第２また
は第１のフリップフロップの出力信号を、第３または第
４のフリップフロップにより、それぞれ再度受信側クロ
ック信号の立上り点または立下り点でラッチすることに
より、セレクタで２個の入力のどちらを選択しても、受
信側クロック信号の立上り点または立下り点に同期した
データを得ることができる。
は第１のフリップフロップの出力信号を、第３または第
４のフリップフロップにより、それぞれ再度受信側クロ
ック信号の立上り点または立下り点でラッチすることに
より、セレクタで２個の入力のどちらを選択しても、受
信側クロック信号の立上り点または立下り点に同期した
データを得ることができる。
請求項４のものはクロック信号またはクロック作成回路
で作成したその反転したクロック信号のいずれかのクロ
ック信号で入力信号を特徴とする請求項１と同様に、制
御回路により１つのラッチ間隔の間に前記入力信号のレ
ベルの変化点が２つ以上存在したら、他方のクロック信
号に変更することにより、ジッタがあっても、入力信号
を安定して正確に受信側クロック信号でラッチすること
ができる。
で作成したその反転したクロック信号のいずれかのクロ
ック信号で入力信号を特徴とする請求項１と同様に、制
御回路により１つのラッチ間隔の間に前記入力信号のレ
ベルの変化点が２つ以上存在したら、他方のクロック信
号に変更することにより、ジッタがあっても、入力信号
を安定して正確に受信側クロック信号でラッチすること
ができる。
請求項５は請求項４において、フリップフロップの出力
信号を遅延調整することにより、受信側クロック信号に
位相を合わせている。
信号を遅延調整することにより、受信側クロック信号に
位相を合わせている。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のビット位相同期回路の請求項１にした
がうｌ実施例の基本構成を示す回路図である。
がうｌ実施例の基本構成を示す回路図である。
入力信号Ｄｉｎはフリップフロップ１および２の入力端
子りに入力され、この人力信号Ｄｉｎをフリップフロッ
プｌはクロック信号ＣＬＫの立上り時点でラッチし、フ
リップフロップ２はクロック信号ＣＬＫをインバータ１
１を通して反転した反転クロック信号ＣＬにの立上り時
点でラッチする（これは、クロック信号ＣＬＫの立下り
時点でラッチすることと同義である）、セレクタ４は、
制御回路５の制御により、２個のラッチされた入力のう
ち指定された１個を出力信号Ｄａｕｔとして出力する。
子りに入力され、この人力信号Ｄｉｎをフリップフロッ
プｌはクロック信号ＣＬＫの立上り時点でラッチし、フ
リップフロップ２はクロック信号ＣＬＫをインバータ１
１を通して反転した反転クロック信号ＣＬにの立上り時
点でラッチする（これは、クロック信号ＣＬＫの立下り
時点でラッチすることと同義である）、セレクタ４は、
制御回路５の制御により、２個のラッチされた入力のう
ち指定された１個を出力信号Ｄａｕｔとして出力する。
制御回路５は、現在選択している側のクロック信号のラ
ッチ時点から次のラッチ時点までの間に入力信号Ｄｉｎ
の変化点が２個以上存在したら、入力信号Ｄｉ。の変化
点とセレクタ４で選択しているクロック信号の立上り時
点が同時刻付近になり、正確にラッチできなくなったと
判断して、他方の、現在選択しているクロック信号とは
逆相の反転クロック信号ＣＬＫでラッチした結果を選択
しなおすことにより、入力信号Ｄｌｎを正確にラッチし
た結果を出力することができる。
ッチ時点から次のラッチ時点までの間に入力信号Ｄｉｎ
の変化点が２個以上存在したら、入力信号Ｄｉ。の変化
点とセレクタ４で選択しているクロック信号の立上り時
点が同時刻付近になり、正確にラッチできなくなったと
判断して、他方の、現在選択しているクロック信号とは
逆相の反転クロック信号ＣＬＫでラッチした結果を選択
しなおすことにより、入力信号Ｄｌｎを正確にラッチし
た結果を出力することができる。
第２図は請求項２にしたがう１実施例の基本構成を示す
回路図である。
回路図である。
本構成は第１図のフリップフロップ２とセレクタ４の間
にフリップフロップ３を追加したもので、フリップフロ
ップ２で反転クロック信号口でラッチしたデータを、さ
らにフリップフロップ３でクロック信号ＣＬＫでラッチ
することにより、セレクタ４でどちらの入力信号を選択
してもクロック信号ＣＬにに位相の合った出力信号り。
にフリップフロップ３を追加したもので、フリップフロ
ップ２で反転クロック信号口でラッチしたデータを、さ
らにフリップフロップ３でクロック信号ＣＬＫでラッチ
することにより、セレクタ４でどちらの入力信号を選択
してもクロック信号ＣＬにに位相の合った出力信号り。
ｕｔを出力することができる。
次に、第２図においてフリップフロップ３をフリップフ
ロップ２とセレクタ４の間ではなく、フリップフロップ
１とセレクタ４の間に入れ、反転クロック信号ＣＬＫで
ラッチすれば、反転クロック信号ＣＬＫに位相のあった
出力信号Ｄａｕｔを出力することができる。これは請求
項３の実施例の基本構成を示すものとなる（図示省略）
。
ロップ２とセレクタ４の間ではなく、フリップフロップ
１とセレクタ４の間に入れ、反転クロック信号ＣＬＫで
ラッチすれば、反転クロック信号ＣＬＫに位相のあった
出力信号Ｄａｕｔを出力することができる。これは請求
項３の実施例の基本構成を示すものとなる（図示省略）
。
第３図は、第２図に示す実施例の具体的な構成を示す回
路図、第４図は第３図の実施例の動作を説明するタイミ
ングチャートである。
路図、第４図は第３図の実施例の動作を説明するタイミ
ングチャートである。
フリップフロップ１．２，３．セレクタ４の構成と動作
は第２図と同様であるので、制御回路５について説明す
る。遅延回路ＩＯとイクスクルースシブオア１３は入力
信号Ｄｉｎの立上りまたは立下りの変化点があればパル
スを発生する。発生したパルスはカウンタ８および９の
クロック端子Ｃに入力される。カウンタ８および９はク
ロック端子Ｃに入力されたパルス数を計数して、２進数
で端子Ｑｏ、 Ｑｌから出力する。カウンタ８，９のリ
セット端子Ｒにはそれぞれクロック信号ＣＬＫ 、反転
クロック信号ＣＬにが入力され、それぞれのクロック信
号の立上り時点でリセットされる。通常、ある立上り時
点から次の立上り時点の間には入力信号Ｄｌｌ’ｌの変
化点がＯまたは１個だけしか存在していないが、入力信
号ＤＩＦ＋の変化点とクロック信号の立上り時点が近接
してくると２個存在する場合が生じる。セレクタ６で現
在選択している側のカウンタで計数して計数値が２にな
った場合、Ｑｏ ＝０、Ｑ＋＝ｔとなり、出力Ｑ、はセ
レクタ６を通してフリップフロップ７のクロック端子Ｃ
に入力される。フリップフロップ７ではクロック端子Ｃ
に人力されたレベルの立上り点で出力Ｑのレベルが反転
し、セレクタ４およびＳを切り換える。このようにする
ことによりクロック信号ＣＬＫの立上りに位相が合った
信号を出力信号Ｄｏｕｔとして正確に出力することがで
きる。
は第２図と同様であるので、制御回路５について説明す
る。遅延回路ＩＯとイクスクルースシブオア１３は入力
信号Ｄｉｎの立上りまたは立下りの変化点があればパル
スを発生する。発生したパルスはカウンタ８および９の
クロック端子Ｃに入力される。カウンタ８および９はク
ロック端子Ｃに入力されたパルス数を計数して、２進数
で端子Ｑｏ、 Ｑｌから出力する。カウンタ８，９のリ
セット端子Ｒにはそれぞれクロック信号ＣＬＫ 、反転
クロック信号ＣＬにが入力され、それぞれのクロック信
号の立上り時点でリセットされる。通常、ある立上り時
点から次の立上り時点の間には入力信号Ｄｌｌ’ｌの変
化点がＯまたは１個だけしか存在していないが、入力信
号ＤＩＦ＋の変化点とクロック信号の立上り時点が近接
してくると２個存在する場合が生じる。セレクタ６で現
在選択している側のカウンタで計数して計数値が２にな
った場合、Ｑｏ ＝０、Ｑ＋＝ｔとなり、出力Ｑ、はセ
レクタ６を通してフリップフロップ７のクロック端子Ｃ
に入力される。フリップフロップ７ではクロック端子Ｃ
に人力されたレベルの立上り点で出力Ｑのレベルが反転
し、セレクタ４およびＳを切り換える。このようにする
ことによりクロック信号ＣＬＫの立上りに位相が合った
信号を出力信号Ｄｏｕｔとして正確に出力することがで
きる。
次に、第４図を用いて本実施例の動作を説明する。なお
、各波形■ないし■は第３図中の対応する位置での信号
波形を示す。また、セレクタ４および６の選択条件は次
の表１に示すようになっている。
、各波形■ないし■は第３図中の対応する位置での信号
波形を示す。また、セレクタ４および６の選択条件は次
の表１に示すようになっている。
いま、時刻ｔ３までは、データ■がＬどなっているので
、表１より出力信号り。ｕｔ■はデータ■が、データ０
はデータ０が、それぞれ選択されていろ。クロック信号
ＣＬに■の立上り時刻ｔ、から次の立上り時刻ｔ４まで
の間に入力信号■の変化点ｔ２とｔ、が２個存在すると
、カウンタ８がこれをカウントしてその出力Ｑｌ＠は時
刻ｔ３でＬからＨとなり、セレクタ６を通ってフリップ
フロップ７のクロック端子Ｃに入力される。そこで、フ
リップフロップ７のａ力Ｑ■はＬからＨに転じ、これに
より表１にしたがってデータ■はデータ■が、データ０
はデータ■が、それぞれ選択される。すなわち、反転ク
ロック信号ＣＬに◎でラッチした方のデータを選択する
ことにより、例えば時刻ｔ、に見られるように、フリッ
プフロップ２は正確に入力信号Ｄｉｎ■をラッチし、デ
ータ■として出力することができる。時刻上６において
、フリップフロップ３でデータ■をクロックイ言号ＣＬ
Ｋでラッチしてデータ■を出力し、最終的にクロック信
号ＣＬにに位相の合ったａカ信号Ｄａｕｔ■を出力する
ことができる。
、表１より出力信号り。ｕｔ■はデータ■が、データ０
はデータ０が、それぞれ選択されていろ。クロック信号
ＣＬに■の立上り時刻ｔ、から次の立上り時刻ｔ４まで
の間に入力信号■の変化点ｔ２とｔ、が２個存在すると
、カウンタ８がこれをカウントしてその出力Ｑｌ＠は時
刻ｔ３でＬからＨとなり、セレクタ６を通ってフリップ
フロップ７のクロック端子Ｃに入力される。そこで、フ
リップフロップ７のａ力Ｑ■はＬからＨに転じ、これに
より表１にしたがってデータ■はデータ■が、データ０
はデータ■が、それぞれ選択される。すなわち、反転ク
ロック信号ＣＬに◎でラッチした方のデータを選択する
ことにより、例えば時刻ｔ、に見られるように、フリッ
プフロップ２は正確に入力信号Ｄｉｎ■をラッチし、デ
ータ■として出力することができる。時刻上６において
、フリップフロップ３でデータ■をクロックイ言号ＣＬ
Ｋでラッチしてデータ■を出力し、最終的にクロック信
号ＣＬにに位相の合ったａカ信号Ｄａｕｔ■を出力する
ことができる。
第５図は、請求項４にしたがう１実施例の基本構成を示
す回路図である。
す回路図である。
入力信号Ｄｌｎはフリップフロップ５１の入力端子りに
入力され、クロック作成回路５２により出力されたクロ
ック信号によってラッチされて、出力信号り。ｕｔとし
て出力される。クロック作成回路５２は、クロック信号
ＣＬＫが入力され、制御回路５３の制御によりクロック
信号ＣＬにまたは作成した反転クロック信号ＣＬＫのい
ずれかを出力する。制御回路５３は現在選択されている
側のクロック信号が入力され、このクロック信号の１つ
のラッチ時点から次のラッチ時点までのラッチ区間の間
に入力信号Ｄｅｎの変化点が２個以上存在すれば、現在
出力しているクロック信号を他方のクロック信号に変更
するようにクロック作成回路５２に指示する。このよう
にすることにより、入力信号りいの変化点とフリップフ
ロップ５１でラッチするクロック信号の立上り時点が同
時刻付近になり、正確にラッチできなくなったと判断し
て他方の現在選択しているクロック信号と逆相の反転ク
ロック信号ＣＬＫを用いることにより、入力信号ＤＩ、
、を正確にラッチすることができる。
入力され、クロック作成回路５２により出力されたクロ
ック信号によってラッチされて、出力信号り。ｕｔとし
て出力される。クロック作成回路５２は、クロック信号
ＣＬＫが入力され、制御回路５３の制御によりクロック
信号ＣＬにまたは作成した反転クロック信号ＣＬＫのい
ずれかを出力する。制御回路５３は現在選択されている
側のクロック信号が入力され、このクロック信号の１つ
のラッチ時点から次のラッチ時点までのラッチ区間の間
に入力信号Ｄｅｎの変化点が２個以上存在すれば、現在
出力しているクロック信号を他方のクロック信号に変更
するようにクロック作成回路５２に指示する。このよう
にすることにより、入力信号りいの変化点とフリップフ
ロップ５１でラッチするクロック信号の立上り時点が同
時刻付近になり、正確にラッチできなくなったと判断し
て他方の現在選択しているクロック信号と逆相の反転ク
ロック信号ＣＬＫを用いることにより、入力信号ＤＩ、
、を正確にラッチすることができる。
第６図は、請求項５にしたがう１実施例の基本構成を示
す回路図である。
す回路図である。
本構成は第５図のフリップフロップ５１の後に遅延調整
回路５４を設けたもので、現在選択しているクロック信
号がクロック信号ＣＬにか、反転クロック信号口かによ
って遅延調整を行い、クロック信号ＣＬにに位相の合っ
た出力信号Ｄｅｕｔを出力することができる。
回路５４を設けたもので、現在選択しているクロック信
号がクロック信号ＣＬにか、反転クロック信号口かによ
って遅延調整を行い、クロック信号ＣＬにに位相の合っ
た出力信号Ｄｅｕｔを出力することができる。
第７図は、第６図に示す実施例の具体的な構成を示す回
路図、第８図は第７図の実施例の動作を説明するタイミ
ングチャートである。
路図、第８図は第７図の実施例の動作を説明するタイミ
ングチャートである。
制御回路５３では、現在選択しているクロック信号がカ
ウンタ５６のリセット端子Ｒに入力され、遅延回路５９
．イクスクルーシブオア５８．カウンタ５６、フリップ
フロップ５５の動作は第３図の制御回路５と同様である
。すなわち、現在選択されているクロック信号のある立
上り時点から次の立上り時点までの間に入力信号Ｄｉｎ
の変化点が２個存在すると、クロック作成回路５２に他
方のクロック信号を選択するように、また遅延調整回路
５４に他方のクロック信号を用いた場合の遅延時間の方
を選択するように、フリップフロップ５５のＱ出力であ
る制御信号のレベルを反転する。クロック作成回路５２
ではセレクタ５７で、制御回路５３からの制御信号によ
りクロック信号Ｃ’Ｌにまたは反転クロック信号■のい
ずれかを選択する。遅延調整回路５４では、セレクタ６
２で同様に制御回路５３からの制御信号により、フリッ
プフロップ５１でラッチした結果をそのまま出力するか
、フリップフロップ６１で再度クロック信号ＣＬにでラ
ッチしてａカするかを選択し、クロック信号ＣＬにに位
相の合った出力信号Ｄｏｕｔを出力する。
ウンタ５６のリセット端子Ｒに入力され、遅延回路５９
．イクスクルーシブオア５８．カウンタ５６、フリップ
フロップ５５の動作は第３図の制御回路５と同様である
。すなわち、現在選択されているクロック信号のある立
上り時点から次の立上り時点までの間に入力信号Ｄｉｎ
の変化点が２個存在すると、クロック作成回路５２に他
方のクロック信号を選択するように、また遅延調整回路
５４に他方のクロック信号を用いた場合の遅延時間の方
を選択するように、フリップフロップ５５のＱ出力であ
る制御信号のレベルを反転する。クロック作成回路５２
ではセレクタ５７で、制御回路５３からの制御信号によ
りクロック信号Ｃ’Ｌにまたは反転クロック信号■のい
ずれかを選択する。遅延調整回路５４では、セレクタ６
２で同様に制御回路５３からの制御信号により、フリッ
プフロップ５１でラッチした結果をそのまま出力するか
、フリップフロップ６１で再度クロック信号ＣＬにでラ
ッチしてａカするかを選択し、クロック信号ＣＬにに位
相の合った出力信号Ｄｏｕｔを出力する。
次に、第８図を用いて動作を説明する。なお、各波形■
ないし■は第７図中の対応する位置での信号波形を示す
、また、セレクタ５７および６２の選択条件は次の表２
に示すようになっている。
ないし■は第７図中の対応する位置での信号波形を示す
、また、セレクタ５７および６２の選択条件は次の表２
に示すようになっている。
いま、時刻ｔ、まではデータ＠がＬとなっているので、
表２よりクロック■はクロック信号ＣＬに■が、出力信
号Ｄｏｕｔ■はデータ■が、それぞれ選択されている。
表２よりクロック■はクロック信号ＣＬに■が、出力信
号Ｄｏｕｔ■はデータ■が、それぞれ選択されている。
クロック■の立上り時刻ｔｌから次の立上り時刻ｔ４ま
での間に入力信号■の変化点ｔ２とｔ、が２個存在する
と、カウンタ５６がこれをカウントして時刻ｔ３の時点
でａ力ｑＩＯはＬからＨとなり、フリップフロップ５５
のクロック端子Ｃに入力される３フリツプフロツプ５５
の出力Ｑ＠はＬからＨに転じ、これにより、表２にした
がってセレクタ５７は反転クロック信号ＣＬＫ◎を選択
してクロック信号■として出力し、セレクタ６２はフリ
ップフロップ６１出力［Ｆ］を選択して出力信号Ｄｏｕ
ｔ■として出力する。このように時刻ｔ３以降クロック
信号■として反転クロック信号ＣＬに◎を選択すること
により、例えば時刻ｔ、に見られるように、フリップフ
ロップ５１は正確に入力信号■をラッチすることができ
る。次に、時刻ｔ６において、フリップフロップ６１で
クロック信号ＣＬＫ■でラッチし、最終的にクロック信
号ＣＬＫに位相の合った出力信号り。、■を出力するこ
とができる。
での間に入力信号■の変化点ｔ２とｔ、が２個存在する
と、カウンタ５６がこれをカウントして時刻ｔ３の時点
でａ力ｑＩＯはＬからＨとなり、フリップフロップ５５
のクロック端子Ｃに入力される３フリツプフロツプ５５
の出力Ｑ＠はＬからＨに転じ、これにより、表２にした
がってセレクタ５７は反転クロック信号ＣＬＫ◎を選択
してクロック信号■として出力し、セレクタ６２はフリ
ップフロップ６１出力［Ｆ］を選択して出力信号Ｄｏｕ
ｔ■として出力する。このように時刻ｔ３以降クロック
信号■として反転クロック信号ＣＬに◎を選択すること
により、例えば時刻ｔ、に見られるように、フリップフ
ロップ５１は正確に入力信号■をラッチすることができ
る。次に、時刻ｔ６において、フリップフロップ６１で
クロック信号ＣＬＫ■でラッチし、最終的にクロック信
号ＣＬＫに位相の合った出力信号り。、■を出力するこ
とができる。
［発明の効果〕
以上説明したように本発明は、受信側のクロック信号の
立上り時点または立下り時点のいずれかを選択して、選
択したクロック信号の変化時点で入力信号をラッチし、
現在選択しているクロック信号のあるラッチ時点から次
のラッチ時点までの１つのラッチ区間の間に、入力信号
の変化点が２個以上存在した時、入力信号と選択したク
ロック信号の位相が近づいて正確にラッチできないもの
と判断して、選択するクロック信号の変化時点を、現在
選択しているものから他方のものに変更することにより
、入力信号にジッタがあっても安定して正確にラッチし
て受信側のクロック信号に位相が合ったデータとして出
力できるという効果があり、また、多相クロックを用い
る必要がないので、厳密な遅延調整も不必要で、またい
かなる周波数のデータに対しても対応できるという効果
がある。
立上り時点または立下り時点のいずれかを選択して、選
択したクロック信号の変化時点で入力信号をラッチし、
現在選択しているクロック信号のあるラッチ時点から次
のラッチ時点までの１つのラッチ区間の間に、入力信号
の変化点が２個以上存在した時、入力信号と選択したク
ロック信号の位相が近づいて正確にラッチできないもの
と判断して、選択するクロック信号の変化時点を、現在
選択しているものから他方のものに変更することにより
、入力信号にジッタがあっても安定して正確にラッチし
て受信側のクロック信号に位相が合ったデータとして出
力できるという効果があり、また、多相クロックを用い
る必要がないので、厳密な遅延調整も不必要で、またい
かなる周波数のデータに対しても対応できるという効果
がある。
第１図は本発明のビット位相同期回路の請求項１にした
がう実施例の基本構成を示す回路図、第２図は請求項２
にしたがう実施例の基本構成を示す回路図、第３図は第
２図に示す実施例の具体的な構成を示す回路図、第４図
は第３図の実施例の動作を説明するタイミングチャート
、第５図は請求項４にしたがう実施例の基本構成を示す
回路図、第６図は請求項５にしたがう実施例の基本構成
を示す回路図、第７図は第６図に示す実施例の具体的な
構成を示す回路図、第８図は第７図の実施例の動作を説
明するタイミングチャート、第９図はビット位相同期回
路の従来例を示す回路図である。 １、２．３．７．５１．５５．６１・・・フリップフロ
ップ４、６．５７．６２・・・セレクタ ５．５３・・・制御回路 ＋１ １２ ６０・・・インバータ ８、９．５６・・・カウンタ １０、５９・・・遅延回路 １３、５８・・・イクスクルースシブオア５２・・・ク
ロック作成回路 ５４・・・遅延調整回路 ＣＬに・・・クロック信号 ａ・・・反転クロック信号 ０゜・・・入力信号 Ｄｏｕｔ・・・出力信号 ■、■、◎、■、■、■、■、■、■、■。 ■、■、［相］、■、■、［Ｆ］・・・信号波形Ｄ・・
・入力端子 Ｑ、Ｑ、Ｑｏ 、Ｑ＋ ・・’出力端子Ｃ・・・クロッ
ク端子 Ｒ・・・リセット端子
がう実施例の基本構成を示す回路図、第２図は請求項２
にしたがう実施例の基本構成を示す回路図、第３図は第
２図に示す実施例の具体的な構成を示す回路図、第４図
は第３図の実施例の動作を説明するタイミングチャート
、第５図は請求項４にしたがう実施例の基本構成を示す
回路図、第６図は請求項５にしたがう実施例の基本構成
を示す回路図、第７図は第６図に示す実施例の具体的な
構成を示す回路図、第８図は第７図の実施例の動作を説
明するタイミングチャート、第９図はビット位相同期回
路の従来例を示す回路図である。 １、２．３．７．５１．５５．６１・・・フリップフロ
ップ４、６．５７．６２・・・セレクタ ５．５３・・・制御回路 ＋１ １２ ６０・・・インバータ ８、９．５６・・・カウンタ １０、５９・・・遅延回路 １３、５８・・・イクスクルースシブオア５２・・・ク
ロック作成回路 ５４・・・遅延調整回路 ＣＬに・・・クロック信号 ａ・・・反転クロック信号 ０゜・・・入力信号 Ｄｏｕｔ・・・出力信号 ■、■、◎、■、■、■、■、■、■、■。 ■、■、［相］、■、■、［Ｆ］・・・信号波形Ｄ・・
・入力端子 Ｑ、Ｑ、Ｑｏ 、Ｑ＋ ・・’出力端子Ｃ・・・クロッ
ク端子 Ｒ・・・リセット端子
Claims (1)
- 【特許請求の範囲】 １、同期式信号伝送回路の受信側で入力信号のビット同
期をとるビット位相同期回路であって、入力信号を入力
端子に、また受信側のクロック信号をクロック端子に入
力して、該クロック信号の立上り時点で入力信号をラッ
チする第１のフリップフロップと、 入力信号を入力端子に、また受信側のクロック信号をク
ロック端子に入力して、該クロック信号の立下り時点で
入力信号をラッチする第２のフリップフロップと、 第１のフリップフロップの出力信号と第２のフリップフ
ロップの出力信号を入力して、そのいずれか一方を別途
送られてくる制御信号により選択して出力するセレクタ
と、 セレクタで選択しているフリップフロップ側のクロック
信号のあるラッチ時点から次のラッチ時点までの間に前
記入力信号のレベルの変化点が２つ以上存在したら、セ
レクタで選択しているフリップフロップの出力信号を他
方のフリップフロップの出力信号に変更するように制御
する制御信号を前記セレクタに送出する制御回路とを有
するビット位相同期回路。 ２、第２のフリップフロップの出力信号を入力端子に、
また受信側クロック信号をクロック端子に入力して出力
信号をクロック信号の立上り点でラッチし、ラッチした
出力信号をセレクタの一方の入力として入力する第３の
フリップフロップを有する請求項１記載のビット位相同
期回路。 ３、第１のフリップフロップの出力信号を入力端子に、
また受信側クロック信号をクロック端子に入力して、出
力信号をクロック信号の立下り時点でラッチし、ラッチ
した出力信号をセレクタの一方の入力として入力する第
４のフリップフロップを有する請求項１記載のビット位
相同期回路。 ４、同期式信号伝送回路の受信側で入力信号のビット同
期をとるビット位相同期回路であつて、受信側クロック
信号を入力し、入力されたクロック信号を反転したクロ
ック信号を作成し、別途送られてくる制御信号により入
力されたクロック信号と反転したクロック信号のいずれ
か一方を出力するクロック作成回路と、 前記入力信号を入力端子に、前記クロック作成回路の出
力したクロック信号をクロック端子に入力し、該クロッ
ク信号の立上りまたは立下り時点で入力信号をラッチす
るフリップフロップと、前記フリップフロップにおいて
、クロック信号で入力信号をラッチしたラッチ時点から
次のラッチ時点までの間に、前記入力信号のレベルの変
化点が２つ以上存在したら、前記クロック作成回路が出
力しているクロック信号を他方のクロック信号に変更す
るように制御する制御信号をクロック作成回路に送出す
る制御回路とを有するビット位相同期回路。 ５、フリップフロップの出力信号を入力し、受信側クロ
ック信号に位相を合わせて出力する遅延調整回路を有す
る請求項４記載のビット位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2036146A JP2702257B2 (ja) | 1990-02-19 | 1990-02-19 | ビット位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2036146A JP2702257B2 (ja) | 1990-02-19 | 1990-02-19 | ビット位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03240336A true JPH03240336A (ja) | 1991-10-25 |
| JP2702257B2 JP2702257B2 (ja) | 1998-01-21 |
Family
ID=12461654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2036146A Expired - Fee Related JP2702257B2 (ja) | 1990-02-19 | 1990-02-19 | ビット位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2702257B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0637740A (ja) * | 1992-07-16 | 1994-02-10 | Fujitsu Ltd | ビットバッファ回路 |
| JPH08107402A (ja) * | 1994-10-05 | 1996-04-23 | Yagi Antenna Co Ltd | データ受信回路 |
| JPH0993233A (ja) * | 1995-09-27 | 1997-04-04 | Nec Corp | データ信号送受信システム |
| JP2006314117A (ja) * | 1999-02-12 | 2006-11-16 | Fujitsu Ltd | 自動スキュー除去システムおよびスキューの自動補正方法 |
| JP2011097354A (ja) * | 2009-10-29 | 2011-05-12 | Oki Semiconductor Co Ltd | 伝送装置、信号送信装置、信号受信装置及び伝送方法、信号送信方法、信号受信方法 |
-
1990
- 1990-02-19 JP JP2036146A patent/JP2702257B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0637740A (ja) * | 1992-07-16 | 1994-02-10 | Fujitsu Ltd | ビットバッファ回路 |
| JPH08107402A (ja) * | 1994-10-05 | 1996-04-23 | Yagi Antenna Co Ltd | データ受信回路 |
| JPH0993233A (ja) * | 1995-09-27 | 1997-04-04 | Nec Corp | データ信号送受信システム |
| JP2006314117A (ja) * | 1999-02-12 | 2006-11-16 | Fujitsu Ltd | 自動スキュー除去システムおよびスキューの自動補正方法 |
| JP2011097354A (ja) * | 2009-10-29 | 2011-05-12 | Oki Semiconductor Co Ltd | 伝送装置、信号送信装置、信号受信装置及び伝送方法、信号送信方法、信号受信方法 |
| US8804887B2 (en) | 2009-10-29 | 2014-08-12 | Lapis Semiconductor Co., Ltd. | Transmission and receiving apparatus and method having different sending and receiving clocks |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2702257B2 (ja) | 1998-01-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |