JPH04219022A - ディジタルクロックバッファ回路 - Google Patents
ディジタルクロックバッファ回路Info
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- JPH04219022A JPH04219022A JP3038702A JP3870291A JPH04219022A JP H04219022 A JPH04219022 A JP H04219022A JP 3038702 A JP3038702 A JP 3038702A JP 3870291 A JP3870291 A JP 3870291A JP H04219022 A JPH04219022 A JP H04219022A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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-
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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-
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-
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル回路に関し
、特に、ディジタル回路を制御するために用いられるク
ロック信号の連続チック（ｔｉｃｋ）の相対的なタイミ
ングを制御するクロックバッファ制御回路に関するもの
である。
、特に、ディジタル回路を制御するために用いられるク
ロック信号の連続チック（ｔｉｃｋ）の相対的なタイミ
ングを制御するクロックバッファ制御回路に関するもの
である。
【０００２】
【従来の技術】ディジタルシステムは、一般的に、１つ
またはそれ以上のクロック信号の連続チックに同期して
動作する。クロック信号のチックは、クロック信号の前
縁および後縁を表す電圧遷移により規定され、処理サイ
クルの１つのシーケンスにおいて、制御信号に応じてデ
ータ信号を復号化し、処理し、蓄積する処理回路を制御
する。ディジタルシステムによるデータ処理速度は、デ
ータ信号および制御信号が１処理サイクルで処理回路を
伝播するのに要する時間の最大値によりある程度決まる
。
またはそれ以上のクロック信号の連続チックに同期して
動作する。クロック信号のチックは、クロック信号の前
縁および後縁を表す電圧遷移により規定され、処理サイ
クルの１つのシーケンスにおいて、制御信号に応じてデ
ータ信号を復号化し、処理し、蓄積する処理回路を制御
する。ディジタルシステムによるデータ処理速度は、デ
ータ信号および制御信号が１処理サイクルで処理回路を
伝播するのに要する時間の最大値によりある程度決まる
。
【０００３】典型的なディジタル回路は数多くの集積回
路チップを備え、これら集積回路チップは大部分が処理
回路により占められている。集積回路チップは１つまた
はそれ以上のクロック端子を有するものが多く、各クロ
ック端子にはチップ上のディジタル回路を制御するクロ
ック信号が入力されるようになっている。チップ上のク
ロック端子はクロックバッファ回路に接続されているの
が典型的であり、クロック信号をチップ上の処理回路に
分配するために用いられるライン回路網がクロックバッ
ファ回路により駆動されている。
路チップを備え、これら集積回路チップは大部分が処理
回路により占められている。集積回路チップは１つまた
はそれ以上のクロック端子を有するものが多く、各クロ
ック端子にはチップ上のディジタル回路を制御するクロ
ック信号が入力されるようになっている。チップ上のク
ロック端子はクロックバッファ回路に接続されているの
が典型的であり、クロック信号をチップ上の処理回路に
分配するために用いられるライン回路網がクロックバッ
ファ回路により駆動されている。
【０００４】
【発明が解決しようとする課題】クロック信号がクロッ
クバッファ回路を伝播するに伴って種々遅延が生じるた
め、クロック信号のエッジが遅延され、その結果、クロ
ックバッファ回路出力端子から出力されるクロック信号
のエッジがクロック端子に入力されるクロック信号のエ
ッジと正確に一致しなくなる。このことは、システムで
用いられるチップでの伝播遅延がどのチップにおいても
一定であれば、大した問題ではないかもしれない。しか
し、実際には、チップごとに製品が変化するため、チッ
プからチップへの伝播遅延が実質的な量だけ変化するが
、その量は予測できない。この予測できない変化に対処
するには、クロック間隔をより広くしなければならない
（言い換えれば、エッジとエッジの間をより広くしなけ
ればならない）が、このようにすると、システムの処理
速度が遅くなってしまう。また、チップに起因する伝播
遅延が一定という基準を満足させるため、チップをシス
テムでの使用に合わせて試験し選別することができるが
、この試験、選別により、おそらくシステムのコストが
高くなってしまうであろう。
クバッファ回路を伝播するに伴って種々遅延が生じるた
め、クロック信号のエッジが遅延され、その結果、クロ
ックバッファ回路出力端子から出力されるクロック信号
のエッジがクロック端子に入力されるクロック信号のエ
ッジと正確に一致しなくなる。このことは、システムで
用いられるチップでの伝播遅延がどのチップにおいても
一定であれば、大した問題ではないかもしれない。しか
し、実際には、チップごとに製品が変化するため、チッ
プからチップへの伝播遅延が実質的な量だけ変化するが
、その量は予測できない。この予測できない変化に対処
するには、クロック間隔をより広くしなければならない
（言い換えれば、エッジとエッジの間をより広くしなけ
ればならない）が、このようにすると、システムの処理
速度が遅くなってしまう。また、チップに起因する伝播
遅延が一定という基準を満足させるため、チップをシス
テムでの使用に合わせて試験し選別することができるが
、この試験、選別により、おそらくシステムのコストが
高くなってしまうであろう。
【０００５】本発明の目的は、上記のような問題点を解
決し、入力されるシステムクロック信号の遷移に関連し
て、出力されるクロック信号のチックタイミングを制御
することができるディジタルクロックバッファ回路を提
供することにある。
決し、入力されるシステムクロック信号の遷移に関連し
て、出力されるクロック信号のチックタイミングを制御
することができるディジタルクロックバッファ回路を提
供することにある。
【０００６】
【課題を解決するための手段】クロックバッファ回路は
システムクロック信号に応じて局部クロック信号を発生
するものである。クロックバッファ回路は媒介クロック
信号に応じて局部クロック信号を発生するバッファ回路
を含む。バッファ制御回路はシステムクロック信号およ
び局部クロック信号に応じて媒介クロック信号を発生す
るものである。バッファ回路によりさらに遅延し、局部
クロック信号によりシステムクロック信号に対する位相
関係が選択されるように、バッファ制御回路により遅延
を変化させる。クロックバッファ回路はシステムクロッ
ク信号に対して局部クロック信号の位相を制御するもの
である。クロックバッファ回路を例えば集積回路チップ
上で実現した場合は、製造工程での許容差に起因するチ
ップ間のタイミングのずれを除去することができる。こ
のようにすると、通常、製造許容差が厳しいために上が
るか、あるいは、製造後の選別により上がる製造コスト
を軽減することができる。また、システムを構成する種
々のチップの間で、局部クロック信号のタイミングのず
れを制御し、軽減することができるので、クロックバッ
ファ回路はチップ上の処理回路による処理数を増やすこ
とができる。
システムクロック信号に応じて局部クロック信号を発生
するものである。クロックバッファ回路は媒介クロック
信号に応じて局部クロック信号を発生するバッファ回路
を含む。バッファ制御回路はシステムクロック信号およ
び局部クロック信号に応じて媒介クロック信号を発生す
るものである。バッファ回路によりさらに遅延し、局部
クロック信号によりシステムクロック信号に対する位相
関係が選択されるように、バッファ制御回路により遅延
を変化させる。クロックバッファ回路はシステムクロッ
ク信号に対して局部クロック信号の位相を制御するもの
である。クロックバッファ回路を例えば集積回路チップ
上で実現した場合は、製造工程での許容差に起因するチ
ップ間のタイミングのずれを除去することができる。こ
のようにすると、通常、製造許容差が厳しいために上が
るか、あるいは、製造後の選別により上がる製造コスト
を軽減することができる。また、システムを構成する種
々のチップの間で、局部クロック信号のタイミングのず
れを制御し、軽減することができるので、クロックバッ
ファ回路はチップ上の処理回路による処理数を増やすこ
とができる。
【０００７】本発明は、媒介クロック信号（ＣＯＭＰ
ＤＥＬ ＣＬＫ）に応じてクロックバッファ出力信
号を発生するクロックバッファに接続されたクロックバ
ッファ制御回路において、システムクロック信号（ＳＹ
Ｓ ＣＬＫ ＩＮ）が入力され、かつ、遅延制御信
号に応じて遅延が制御される前記媒介クロック信号を発
生する可変遅延素子（２０）と、前記クロックバッファ
出力信号と前記システムクロック信号の位相差に応じて
位相比較信号を発生する位相比較器（２３）と、前記位
相比較信号に応じて前記遅延制御信号を発生し、前記可
変遅延素子による遅延を制御し、システムクロック信号
とクロックバッファ出力信号の間に所定のタイミング関
係を与える遅延制御回路（２２）とを備えたことを特徴
とする。
ＤＥＬ ＣＬＫ）に応じてクロックバッファ出力信
号を発生するクロックバッファに接続されたクロックバ
ッファ制御回路において、システムクロック信号（ＳＹ
Ｓ ＣＬＫ ＩＮ）が入力され、かつ、遅延制御信
号に応じて遅延が制御される前記媒介クロック信号を発
生する可変遅延素子（２０）と、前記クロックバッファ
出力信号と前記システムクロック信号の位相差に応じて
位相比較信号を発生する位相比較器（２３）と、前記位
相比較信号に応じて前記遅延制御信号を発生し、前記可
変遅延素子による遅延を制御し、システムクロック信号
とクロックバッファ出力信号の間に所定のタイミング関
係を与える遅延制御回路（２２）とを備えたことを特徴
とする。
【０００８】本発明は、可変遅延素子は、システムクロ
ック信号を入力し、遅延線制御信号に応じて前記媒介ク
ロック信号を発生する制御可能可変遅延線（２６Ａまた
は２６Ｂおよび３０）と、前記遅延制御信号に応じて前
記遅延線制御信号を発生する遅延線制御回路（２７Ａ，
２７Ｂ）とを備えたことを特徴とする。
ック信号を入力し、遅延線制御信号に応じて前記媒介ク
ロック信号を発生する制御可能可変遅延線（２６Ａまた
は２６Ｂおよび３０）と、前記遅延制御信号に応じて前
記遅延線制御信号を発生する遅延線制御回路（２７Ａ，
２７Ｂ）とを備えたことを特徴とする。
【０００９】本発明は、制御可能可変遅延線は、遅延素
子（４０（ｉ）（ｊ））が直列接続され、かつ、前記シ
ステムクロック信号が入力される第１遅延素子を含む遅
延素子群と、該遅延素子群のうち選択された遅延素子か
らの信号が入力される複数のデータ入力端子と、前記媒
介クロック信号を出力する１つの出力端子と、前記遅延
線制御信号が入力される制御端子とを有し、かつ、所定
量だけ遅延させるための前記遅延線制御信号に応じて、
前記複数のデータ入力端子のうちの１つを選択し、選択
された入力端子の信号を前記出力端子から出力するマル
チプレクサ回路（４２Ａ−４２Ｄ）とを備えたことを特
徴とする。
子（４０（ｉ）（ｊ））が直列接続され、かつ、前記シ
ステムクロック信号が入力される第１遅延素子を含む遅
延素子群と、該遅延素子群のうち選択された遅延素子か
らの信号が入力される複数のデータ入力端子と、前記媒
介クロック信号を出力する１つの出力端子と、前記遅延
線制御信号が入力される制御端子とを有し、かつ、所定
量だけ遅延させるための前記遅延線制御信号に応じて、
前記複数のデータ入力端子のうちの１つを選択し、選択
された入力端子の信号を前記出力端子から出力するマル
チプレクサ回路（４２Ａ−４２Ｄ）とを備えたことを特
徴とする。
【００１０】本発明は、遅延線制御回路は、出力信号を
発生し、かつ、前記遅延線制御回路からの方向性カウン
トイネーブル信号に応じて動作する２進カウンタ（２７
Ａ，２７Ｂ）を備え、前記遅延線制御信号は２進カウン
タにより発生された出力信号を備えていることを特徴と
する。
発生し、かつ、前記遅延線制御回路からの方向性カウン
トイネーブル信号に応じて動作する２進カウンタ（２７
Ａ，２７Ｂ）を備え、前記遅延線制御信号は２進カウン
タにより発生された出力信号を備えていることを特徴と
する。
【００１１】本発明は、制御可能可変遅延線はランクを
直列接続したランク群（４１）を備え、ランクの１つが
第１ランクであり、前記ランク群は、遅延素子が直列に
接続され、かつ、各ランクの遅延素子の１つがそれぞれ
のランクの第１遅延素子であり、該第１遅延素子に前記
システムクロック信号が入力されている遅延素子群（４
０（ｉ）（ｊ））と、当該ランクの遅延素子のうちの選
択された遅延素子からの信号が入力される複数の入力端
子と、当該ランクの次のランクの第１遅延素子にクロッ
ク信号を出力する１つの出力端子と、遅延線制御信号が
入力される１つの制御端子とを有し、かつ、当該ランク
の遅延を選択する遅延線制御信号に応じて前記複数の入
力端子のうちの１つの入力端子を選択し、選択された入
力端子の信号を前記出力端子から出力するマルチプレク
サ回路とを備えたことを特徴とする。
直列接続したランク群（４１）を備え、ランクの１つが
第１ランクであり、前記ランク群は、遅延素子が直列に
接続され、かつ、各ランクの遅延素子の１つがそれぞれ
のランクの第１遅延素子であり、該第１遅延素子に前記
システムクロック信号が入力されている遅延素子群（４
０（ｉ）（ｊ））と、当該ランクの遅延素子のうちの選
択された遅延素子からの信号が入力される複数の入力端
子と、当該ランクの次のランクの第１遅延素子にクロッ
ク信号を出力する１つの出力端子と、遅延線制御信号が
入力される１つの制御端子とを有し、かつ、当該ランク
の遅延を選択する遅延線制御信号に応じて前記複数の入
力端子のうちの１つの入力端子を選択し、選択された入
力端子の信号を前記出力端子から出力するマルチプレク
サ回路とを備えたことを特徴とする。
【００１２】本発明は、遅延素子群はその遅延量がラン
ク単位で連続して減少することを特徴とする。
ク単位で連続して減少することを特徴とする。
【００１３】本発明は、１つのランクの各遅延素子はそ
の遅延量がランクを直列接続したランク群の全遅延素子
群の遅延量とほとんど同一であることを特徴とする。
の遅延量がランクを直列接続したランク群の全遅延素子
群の遅延量とほとんど同一であることを特徴とする。
【００１４】本発明は、遅延制御回路は出力信号を出力
し、かつ、前記遅延線制御回路からの方向性カウントイ
ネーブル信号に応じて動作する２進カウンタ（２７Ａ，
２７Ｂ）を備え、前記遅延線制御信号は２進カウンタに
より発生された出力信号を備えていることを特徴とする
。
し、かつ、前記遅延線制御回路からの方向性カウントイ
ネーブル信号に応じて動作する２進カウンタ（２７Ａ，
２７Ｂ）を備え、前記遅延線制御信号は２進カウンタに
より発生された出力信号を備えていることを特徴とする
。
【００１５】本発明は、可変遅延素子は、システムクロ
ック信号を入力し、第１および第２遅延線制御信号に応
じて第１および第２遅延クロック信号を発生する制御可
能可変遅延線（２６Ａまたは２６Ｂおよび３０）と、前
記遅延線制御信号に応じて前記第１および第２遅延線制
御信号を発生する遅延線制御回路（２７Ａ，２７Ｂ）と
、前記遅延制御回路からの選択信号に応じて、前記第１
および第２遅延クロック信号のうちの１つの信号を媒介
クロック信号として出力するセレクタ（３１）とを備え
たことを特徴とする。
ック信号を入力し、第１および第２遅延線制御信号に応
じて第１および第２遅延クロック信号を発生する制御可
能可変遅延線（２６Ａまたは２６Ｂおよび３０）と、前
記遅延線制御信号に応じて前記第１および第２遅延線制
御信号を発生する遅延線制御回路（２７Ａ，２７Ｂ）と
、前記遅延制御回路からの選択信号に応じて、前記第１
および第２遅延クロック信号のうちの１つの信号を媒介
クロック信号として出力するセレクタ（３１）とを備え
たことを特徴とする。
【００１６】本発明は、各制御可能可変遅延線は、前記
システムクロック信号が入力される第１遅延素子を含み
、かつ、遅延素子（４０（ｉ）（ｊ））が直列に接続さ
れた遅延素子群と、前記遅延素子群のうちの選択された
遅延素子からの信号が入力される複数の入力端子と、前
記第１および第２クロック信号を出力する１つの出力端
子と、前記遅延線制御信号が入力される制御端子とを有
し、かつ、所定量だけ遅延させるための前記遅延線制御
信号に応じて、前記複数のデータ入力端子のうちの１つ
を選択し、選択された入力端子の信号を出力端子から出
力するマルチプレクサ回路（４２Ａ−４２Ｄ）とを備え
たことを特徴とする。
システムクロック信号が入力される第１遅延素子を含み
、かつ、遅延素子（４０（ｉ）（ｊ））が直列に接続さ
れた遅延素子群と、前記遅延素子群のうちの選択された
遅延素子からの信号が入力される複数の入力端子と、前
記第１および第２クロック信号を出力する１つの出力端
子と、前記遅延線制御信号が入力される制御端子とを有
し、かつ、所定量だけ遅延させるための前記遅延線制御
信号に応じて、前記複数のデータ入力端子のうちの１つ
を選択し、選択された入力端子の信号を出力端子から出
力するマルチプレクサ回路（４２Ａ−４２Ｄ）とを備え
たことを特徴とする。
【００１７】本発明は、各制御可能可変遅延線は、出力
信号を発生し、かつ、前記遅延線制御回路からの第１お
よび第２方向性カウントイネーブル信号に応じて動作す
る２進カウンタ（２７Ａ，２７Ｂ）を備え、前記遅延線
制御信号は各２進カウンタにより発生された出力信号を
備えていることを特徴とする。
信号を発生し、かつ、前記遅延線制御回路からの第１お
よび第２方向性カウントイネーブル信号に応じて動作す
る２進カウンタ（２７Ａ，２７Ｂ）を備え、前記遅延線
制御信号は各２進カウンタにより発生された出力信号を
備えていることを特徴とする。
【００１８】本発明は、各制御可能可変遅延線がランク
を直列接続したランク群（４１）を備え、ランクの１つ
が第１ランクであり、前記ランク群は、遅延素子が直列
に接続され、かつ、遅延素子の１つがそれぞれのランク
の第１遅延素子であり、該第１遅延素子に前記システム
クロック信号が入力されている遅延素子群（４０（ｉ）
（ｊ））と、当該ランクの遅延素子のうちの選択された
遅延素子からの信号が入力される複数の入力端子と、当
該ランクの次のランクの第１遅延素子にクロック信号を
出力する１つの出力端子と、遅延線制御信号が入力され
る１つの制御端子とを有し、かつ、当該ランクの遅延を
選択する遅延線制御信号に応じて前記複数の入力端子の
うちの１つを選択し、選択された入力端子の信号を前記
出力端子から出力するマルチプレクサ回路とを備えたこ
とを特徴とする。
を直列接続したランク群（４１）を備え、ランクの１つ
が第１ランクであり、前記ランク群は、遅延素子が直列
に接続され、かつ、遅延素子の１つがそれぞれのランク
の第１遅延素子であり、該第１遅延素子に前記システム
クロック信号が入力されている遅延素子群（４０（ｉ）
（ｊ））と、当該ランクの遅延素子のうちの選択された
遅延素子からの信号が入力される複数の入力端子と、当
該ランクの次のランクの第１遅延素子にクロック信号を
出力する１つの出力端子と、遅延線制御信号が入力され
る１つの制御端子とを有し、かつ、当該ランクの遅延を
選択する遅延線制御信号に応じて前記複数の入力端子の
うちの１つを選択し、選択された入力端子の信号を前記
出力端子から出力するマルチプレクサ回路とを備えたこ
とを特徴とする。
【００１９】本発明は、遅延素子群はその遅延量がラン
ク単位で連続して減少することを特徴とする。
ク単位で連続して減少することを特徴とする。
【００２０】本発明は、１つのランクの各遅延素子はそ
の遅延量が当該ランクより後の全てのランクの全遅延素
子群の遅延量と同一であることを特徴とする。
の遅延量が当該ランクより後の全てのランクの全遅延素
子群の遅延量と同一であることを特徴とする。
【００２１】本発明は、遅延制御回路は出力信号を出力
し、かつ、前記遅延線制御回路からの方向性カウントイ
ネーブル信号に応じて動作する２進カウンタ（２７Ａ，
２７Ｂ）を備え、前記遅延線制御信号は２進カウンタに
より発生された出力信号を備えていることを特徴とする
。
し、かつ、前記遅延線制御回路からの方向性カウントイ
ネーブル信号に応じて動作する２進カウンタ（２７Ａ，
２７Ｂ）を備え、前記遅延線制御信号は２進カウンタに
より発生された出力信号を備えていることを特徴とする
。
【００２２】本発明は、可変遅延素子は、前記第１およ
び第２遅延クロック信号の間の位相関係を示す遅延クロ
ック位相関係信号を発生する位相比較回路（３２Ａ，３
２Ｂ）を備え、前記遅延制御回路（２２）は前記遅延ク
ロック位相関係信号に応じて前記選択信号を発生するこ
とを特徴とする。
び第２遅延クロック信号の間の位相関係を示す遅延クロ
ック位相関係信号を発生する位相比較回路（３２Ａ，３
２Ｂ）を備え、前記遅延制御回路（２２）は前記遅延ク
ロック位相関係信号に応じて前記選択信号を発生するこ
とを特徴とする。
【００２３】本発明は、位相比較回路は、前記第１およ
び第２遅延クロック信号の一方の位相と他方の位相を比
較した結果に応じて、位相関係信号を発生する第１およ
び第２遅延クロック位相比較器（３２Ａ，３２Ｂ）を含
むことを特徴とする。
び第２遅延クロック信号の一方の位相と他方の位相を比
較した結果に応じて、位相関係信号を発生する第１およ
び第２遅延クロック位相比較器（３２Ａ，３２Ｂ）を含
むことを特徴とする。
【００２４】本発明は、セレクタは、そのデータ入力端
子に前記第１および第２遅延クロック信号が入力され、
制御端子の選択制御信号に応じて、前記第１および第２
遅延クロック信号のいずれか一方を媒介クロック信号と
してデータ出力端子から出力するマルチプレクサ（７０
）と、前記第１および第２遅延クロック信号と前記遅延
制御回路からの前記選択信号に応じて、前記選択制御信
号を発生する制御回路（７２，７３）とを含むことを特
徴とする。
子に前記第１および第２遅延クロック信号が入力され、
制御端子の選択制御信号に応じて、前記第１および第２
遅延クロック信号のいずれか一方を媒介クロック信号と
してデータ出力端子から出力するマルチプレクサ（７０
）と、前記第１および第２遅延クロック信号と前記遅延
制御回路からの前記選択信号に応じて、前記選択制御信
号を発生する制御回路（７２，７３）とを含むことを特
徴とする。
【００２５】本発明は、制御回路は、入力された前記遅
延制御回路からの前記選択信号に応じて、選択信号を濾
波するフィルタ回路（７２）と、選択制御回路（７３）
とを備え、前記選択制御回路（７３）は、濾波された選
択信号と選択制御信号の条件に応じて選択比較信号を発
生する比較器（８６，９０）と、第１および第２遅延ク
ロック信号の選択された位相関係に応じて、位相関係信
号を発生する位相検出回路（８５）と、前記選択比較信
号と前記位相関係信号とに応じて、前記選択制御信号を
発生する選択制御信号発生回路（８３，８４）とを含む
ことを特徴とする。
延制御回路からの前記選択信号に応じて、選択信号を濾
波するフィルタ回路（７２）と、選択制御回路（７３）
とを備え、前記選択制御回路（７３）は、濾波された選
択信号と選択制御信号の条件に応じて選択比較信号を発
生する比較器（８６，９０）と、第１および第２遅延ク
ロック信号の選択された位相関係に応じて、位相関係信
号を発生する位相検出回路（８５）と、前記選択比較信
号と前記位相関係信号とに応じて、前記選択制御信号を
発生する選択制御信号発生回路（８３，８４）とを含む
ことを特徴とする。
【００２６】本発明は、フィルタ回路（７２）は、前記
選択信号が入力され、遅延選択信号に応じて発生する遅
延回路（７４，７５，７６）と、前記選択信号と前記遅
延制御信号が入力され、かつ、前記選択信号と前記遅延
選択信号が異なる場合は、変化コンディションを有し、
両信号のコンディションが同一である場合は、保持コン
ディションを有する選択制御信号を発生する比較回路（
２３）と、前記遅延回路と前記比較回路に接続され、か
つ、濾波された選択信号を発生し、かつ、（ｉ）遅延選
択信号を、変化コンディションを有する選択制御信号に
応じて、濾波された選択信号として出力し、（ｉｉ）保
持コンディションを有する選択制御信号に応じて、濾波
された選択信号を維持する選択回路（８１，８２）とを
備えたことを特徴とする。本発明は、位相比較器（２３
）は、前記クロックバッファ出力信号と前記システムク
ロック信号の間の選択された位相関係に応じて、位相識
別信号を発生する位相検出器（１１０）と、入力された
位相識別信号に応じて前記位相比較信号を発生するデコ
ーダ（１１２）とを備えたことを特徴とする。
選択信号が入力され、遅延選択信号に応じて発生する遅
延回路（７４，７５，７６）と、前記選択信号と前記遅
延制御信号が入力され、かつ、前記選択信号と前記遅延
選択信号が異なる場合は、変化コンディションを有し、
両信号のコンディションが同一である場合は、保持コン
ディションを有する選択制御信号を発生する比較回路（
２３）と、前記遅延回路と前記比較回路に接続され、か
つ、濾波された選択信号を発生し、かつ、（ｉ）遅延選
択信号を、変化コンディションを有する選択制御信号に
応じて、濾波された選択信号として出力し、（ｉｉ）保
持コンディションを有する選択制御信号に応じて、濾波
された選択信号を維持する選択回路（８１，８２）とを
備えたことを特徴とする。本発明は、位相比較器（２３
）は、前記クロックバッファ出力信号と前記システムク
ロック信号の間の選択された位相関係に応じて、位相識
別信号を発生する位相検出器（１１０）と、入力された
位相識別信号に応じて前記位相比較信号を発生するデコ
ーダ（１１２）とを備えたことを特徴とする。
【００２７】本発明は、入力された位相識別信号を濾波
するフィルタ（１１１）を備え、前記ディコーダは前記
濾波された位相識別信号に応じて位相比較信号を発生す
ることを特徴とする。
するフィルタ（１１１）を備え、前記ディコーダは前記
濾波された位相識別信号に応じて位相比較信号を発生す
ることを特徴とする。
【００２８】本発明は、フィルタは前記位相識別信号を
それぞれ濾波するフィルタパスよりなるフィルタパス群
を含み、各フィルタパスは、入力された前記位相識別信
号の１つを遅延する遅延回路（１２２Ａ−１２５Ａ，１
２２Ｂ−１２５Ｂ）と、前記位相識別信号と前記遅延位
相識別信号とが入力され、（ｉ）位相識別信号と前記遅
延位相識別信号のコンディションが異なる場合は、変化
コンディションを有し、（ｉｉ）位相識別信号と前記遅
延位相識別信号のコンディションが同一である場合は、
保持コンディションを有する選択制御信号を発生する比
較回路（１３０Ａ，１３０Ｂ，１３１）と、前記遅延回
路と前記比較回路に接続され、濾波された位相識別信号
を発生し、かつ、（ｉ）変化コンディションを有する選
択制御信号に応じて、遅延位相選択信号を、濾波された
選択信号として出力するか、あるいは、（ｉｉ）保持コ
ンディションを有する選択制御信号に応じて、濾波され
た位相選択信号を維持する選択回路（１２６Ａ，１２７
Ａ，１２６Ｂ，１２７Ｂ）とを備えたことを特徴とする
。
それぞれ濾波するフィルタパスよりなるフィルタパス群
を含み、各フィルタパスは、入力された前記位相識別信
号の１つを遅延する遅延回路（１２２Ａ−１２５Ａ，１
２２Ｂ−１２５Ｂ）と、前記位相識別信号と前記遅延位
相識別信号とが入力され、（ｉ）位相識別信号と前記遅
延位相識別信号のコンディションが異なる場合は、変化
コンディションを有し、（ｉｉ）位相識別信号と前記遅
延位相識別信号のコンディションが同一である場合は、
保持コンディションを有する選択制御信号を発生する比
較回路（１３０Ａ，１３０Ｂ，１３１）と、前記遅延回
路と前記比較回路に接続され、濾波された位相識別信号
を発生し、かつ、（ｉ）変化コンディションを有する選
択制御信号に応じて、遅延位相選択信号を、濾波された
選択信号として出力するか、あるいは、（ｉｉ）保持コ
ンディションを有する選択制御信号に応じて、濾波され
た位相選択信号を維持する選択回路（１２６Ａ，１２７
Ａ，１２６Ｂ，１２７Ｂ）とを備えたことを特徴とする
。
【００２９】本発明は、位相検出器は、遅延システムク
ロック信号を発生し、遅延システムクロック信号とシス
テムクロック信号により時間窓が規定されるシステムク
ロック遅延回路（１１７）と、クロックバッファ出力信
号と時間窓の間の選択された関係に応じて、位相比較信
号を発生する基準比較回路（１１５，１１６，１２０）
とを備えたことを特徴とする。
ロック信号を発生し、遅延システムクロック信号とシス
テムクロック信号により時間窓が規定されるシステムク
ロック遅延回路（１１７）と、クロックバッファ出力信
号と時間窓の間の選択された関係に応じて、位相比較信
号を発生する基準比較回路（１１５，１１６，１２０）
とを備えたことを特徴とする。
【００３０】本発明は、ｉ．システムクロック信号が入
力され、かつ、第１および第２遅延線制御信号に応じて
第１および第２遅延クロック信号を発生し、かつ、（ａ
）複数の遅延素子が直列に接続され、前記複数の遅延素
子の１つである第１遅延素子に前記システムクロック信
号が入力される遅延素子群（４０（ｉ）（ｊ））と、（
ｂ）前記複数の遅延素子のうち選択された遅延素子の端
子からの信号が入力される複数のデータ入力端子と、媒
介クロック信号を出力する１つのデータ出力端子と、前
記遅延線制御信号が入力される制御端子とを有し、かつ
、選択された遅延を得るための遅延線制御信号に応じて
、前記複数のデータ入力端子のうちの１つの端子からの
信号を選択的にその出力端子から出力するマルチプレク
サ回路（４２Ａ−４２Ｄ）と、（ｃ）前記第１および第
２遅延クロック信号の間の位相関係を示す遅延クロック
位相関係信号を発生し、この信号に応じて、前記遅延制
御回路により前記選択信号を発生させる位相比較回路（
３２Ａ，３２Ｂ）とを含む第１および第２制御可能遅延
線（２６Ａまたは２６Ｂおよび３０）と、ｉｉ．前記遅
延制御信号に応じて、第１および第２遅延線制御信号を
発生し、かつ、前記第１および第２方向性カウントイネ
ーブル信号に応じて動作する２進カウンタを備え、遅延
線制御信号は２進カウンタの出力を備えた第１および第
２遅延線制御回路（２７Ａ，２７Ｂ）と、ｉｉｉ．前記
遅延制御回路からの選択信号に応じて、前記第１および
第２遅延クロック信号の一方を媒介クロック信号として
選択的に出力するセレクタ回路（３１）とを含む可変遅
延素子と、各状態が以前の状態、位相比較信号、および
遅延クロック位相関係信号により決定される状態群で動
作する状態装置（図８）を具え、各状態で、前記方向性
カウントイネーブル信号と前記選択信号を選択的に発生
する遅延制御回路とを備えたことを特徴とする。
力され、かつ、第１および第２遅延線制御信号に応じて
第１および第２遅延クロック信号を発生し、かつ、（ａ
）複数の遅延素子が直列に接続され、前記複数の遅延素
子の１つである第１遅延素子に前記システムクロック信
号が入力される遅延素子群（４０（ｉ）（ｊ））と、（
ｂ）前記複数の遅延素子のうち選択された遅延素子の端
子からの信号が入力される複数のデータ入力端子と、媒
介クロック信号を出力する１つのデータ出力端子と、前
記遅延線制御信号が入力される制御端子とを有し、かつ
、選択された遅延を得るための遅延線制御信号に応じて
、前記複数のデータ入力端子のうちの１つの端子からの
信号を選択的にその出力端子から出力するマルチプレク
サ回路（４２Ａ−４２Ｄ）と、（ｃ）前記第１および第
２遅延クロック信号の間の位相関係を示す遅延クロック
位相関係信号を発生し、この信号に応じて、前記遅延制
御回路により前記選択信号を発生させる位相比較回路（
３２Ａ，３２Ｂ）とを含む第１および第２制御可能遅延
線（２６Ａまたは２６Ｂおよび３０）と、ｉｉ．前記遅
延制御信号に応じて、第１および第２遅延線制御信号を
発生し、かつ、前記第１および第２方向性カウントイネ
ーブル信号に応じて動作する２進カウンタを備え、遅延
線制御信号は２進カウンタの出力を備えた第１および第
２遅延線制御回路（２７Ａ，２７Ｂ）と、ｉｉｉ．前記
遅延制御回路からの選択信号に応じて、前記第１および
第２遅延クロック信号の一方を媒介クロック信号として
選択的に出力するセレクタ回路（３１）とを含む可変遅
延素子と、各状態が以前の状態、位相比較信号、および
遅延クロック位相関係信号により決定される状態群で動
作する状態装置（図８）を具え、各状態で、前記方向性
カウントイネーブル信号と前記選択信号を選択的に発生
する遅延制御回路とを備えたことを特徴とする。
【００３１】本発明は、媒介クロック信号（ＣＯＭＰ
ＤＥＬ ＣＬＫ）に応じてクロックバッファ出力信
号を発生するクロックバッファ（１１）と、システムク
ロック信号が入力され、遅延制御信号に応じて制御され
る遅延を有する前記媒介クロック信号を発生する可変遅
延素子（２０）と、前記クロックバッファ出力信号と前
記システムクロック信号の位相差に応じて位相比較信号
を発生する位相比較器（２３）と、前記位相比較信号に
応じて前記遅延制御信号を発生し、前記可変遅延素子に
よる遅延を制御し、システムクロック信号とクロックバ
ッファ出力信号の間に所定のタイミング関係を与える遅
延制御回路（２２）とを備えたことを特徴とする。
ＤＥＬ ＣＬＫ）に応じてクロックバッファ出力信
号を発生するクロックバッファ（１１）と、システムク
ロック信号が入力され、遅延制御信号に応じて制御され
る遅延を有する前記媒介クロック信号を発生する可変遅
延素子（２０）と、前記クロックバッファ出力信号と前
記システムクロック信号の位相差に応じて位相比較信号
を発生する位相比較器（２３）と、前記位相比較信号に
応じて前記遅延制御信号を発生し、前記可変遅延素子に
よる遅延を制御し、システムクロック信号とクロックバ
ッファ出力信号の間に所定のタイミング関係を与える遅
延制御回路（２２）とを備えたことを特徴とする。
【００３２】本発明は、入力信号と第１および第２コン
ディショニング制御信号に応じて、第１および第２コン
ディションド信号を発生し、かつ、第１および第２コン
ディショニング制御信号により決定された量だけ、選択
信号特性を変化させ、前記第１および第２コンディショ
ンド信号を発生させ、かつ、前記入力信号の選択された
特性と前記出力信号の選択された特性の間の関係を選択
する制御可能第１および第２可変信号コンディショニン
グ回路（２６Ａまたは２６Ｂおよび３０）と、選択信号
に応じて前記第１および第２コンディションド信号のう
ちのいずれかを出力信号として出力するセレクタ回路（
３１）と、前記入力信号と出力信号との間の選択された
信号特性の差に応じて、前記コンディショニング回路に
より選択された信号特性のコンディショニングを制御す
るためのコンディション比較信号を発生するコンディシ
ョン比較器（２３）と、前記コンディション比較信号に
応じて前記複合コンディション制御信号と前記選択信号
を発生する複合コンディション制御回路（２２）とを備
えたことを特徴とする。
ディショニング制御信号に応じて、第１および第２コン
ディションド信号を発生し、かつ、第１および第２コン
ディショニング制御信号により決定された量だけ、選択
信号特性を変化させ、前記第１および第２コンディショ
ンド信号を発生させ、かつ、前記入力信号の選択された
特性と前記出力信号の選択された特性の間の関係を選択
する制御可能第１および第２可変信号コンディショニン
グ回路（２６Ａまたは２６Ｂおよび３０）と、選択信号
に応じて前記第１および第２コンディションド信号のう
ちのいずれかを出力信号として出力するセレクタ回路（
３１）と、前記入力信号と出力信号との間の選択された
信号特性の差に応じて、前記コンディショニング回路に
より選択された信号特性のコンディショニングを制御す
るためのコンディション比較信号を発生するコンディシ
ョン比較器（２３）と、前記コンディション比較信号に
応じて前記複合コンディション制御信号と前記選択信号
を発生する複合コンディション制御回路（２２）とを備
えたことを特徴とする。
【００３３】本発明は、第１および第２可変信号コンデ
ィショニング回路は、複数のコンディショニング素子を
直列に接続してなり、かつ、第１条件素子には前記入力
信号が入力され、その他のコンディショニング素子には
それぞれ別のコンディショニング素子からの信号が入力
されるコンディショニング素子群と、前記コンディショ
ニング素子群のうちの選択されたコンディショニング素
子からの信号が入力される複数の入力端子と、前記第１
または第２コンディションド信号を出力する１つの出力
端子と、前記複合コンディショニング制御信号が入力さ
れる制御端子とを有し、かつ、前記選択信号特性のコン
ディショニングを選択するための前記複合コンディショ
ニング制御信号に応じて、データ入力端子のうちの１つ
の入力端子の信号を選択して出力端子から出力するマル
チプレクサ回路とを備えたことを特徴とする。
ィショニング回路は、複数のコンディショニング素子を
直列に接続してなり、かつ、第１条件素子には前記入力
信号が入力され、その他のコンディショニング素子には
それぞれ別のコンディショニング素子からの信号が入力
されるコンディショニング素子群と、前記コンディショ
ニング素子群のうちの選択されたコンディショニング素
子からの信号が入力される複数の入力端子と、前記第１
または第２コンディションド信号を出力する１つの出力
端子と、前記複合コンディショニング制御信号が入力さ
れる制御端子とを有し、かつ、前記選択信号特性のコン
ディショニングを選択するための前記複合コンディショ
ニング制御信号に応じて、データ入力端子のうちの１つ
の入力端子の信号を選択して出力端子から出力するマル
チプレクサ回路とを備えたことを特徴とする。
【００３４】本発明は、複合コンディション制御回路は
、出力信号を発生し、かつ、前記複合コンディション制
御回路からの第１および第２方向性カウントイネーブル
信号に応じて動作する２進カウンタ（２７Ａ，２７Ｂ）
を備え、前記第１および第２コンディショニング制御信
号は前記２進カウンタによりそれぞれ発生された出力信
号を備えていることを特徴とする。
、出力信号を発生し、かつ、前記複合コンディション制
御回路からの第１および第２方向性カウントイネーブル
信号に応じて動作する２進カウンタ（２７Ａ，２７Ｂ）
を備え、前記第１および第２コンディショニング制御信
号は前記２進カウンタによりそれぞれ発生された出力信
号を備えていることを特徴とする。
【００３５】本発明は、ランクを直列接続したランク群
をそれぞれ具え、かつ、ランクの１つが第１ランクであ
る第１および第２可変信号コンディショニング回路群を
備え、かつ、前記ランク群の各ランクは、コンディショ
ニング素子を直列接続したコンディショニング素子群を
備え、各コンディショニング素子群はそれぞれ第１コン
ディショニング素子を含み、第１ランクの第１コンディ
ショニング素子には前記入力信号が入力され、他の第１
コンディショニング素子には他のランクの信号が入力さ
れ、他のコンディショニング素子群にはその他のコンデ
ィショニング素子群からの信号が入力されることを特徴
とし、かつ、各ランクは、当該ランクの複数のコンディ
ショニング素子のうち選択されたコンディショニング素
子端子からの信号が入力される複数のデータ入力端子と
、各ランクの第１コンディショニング素子に信号を出力
する１つの出力端子と、前記複合コンディショニング制
御信号が入力される制御端子とを具え、かつ、当該ラン
クのコンディショニングを選択するための複合コンディ
ショニング制御信号に応じて、前記複数のデータ入力端
子から１つのデータ入力端子を選択し、選択されたデー
タ入力端子の信号を前記出力端子から出力するマルチプ
レクサ回路を備えたことを特徴とする。
をそれぞれ具え、かつ、ランクの１つが第１ランクであ
る第１および第２可変信号コンディショニング回路群を
備え、かつ、前記ランク群の各ランクは、コンディショ
ニング素子を直列接続したコンディショニング素子群を
備え、各コンディショニング素子群はそれぞれ第１コン
ディショニング素子を含み、第１ランクの第１コンディ
ショニング素子には前記入力信号が入力され、他の第１
コンディショニング素子には他のランクの信号が入力さ
れ、他のコンディショニング素子群にはその他のコンデ
ィショニング素子群からの信号が入力されることを特徴
とし、かつ、各ランクは、当該ランクの複数のコンディ
ショニング素子のうち選択されたコンディショニング素
子端子からの信号が入力される複数のデータ入力端子と
、各ランクの第１コンディショニング素子に信号を出力
する１つの出力端子と、前記複合コンディショニング制
御信号が入力される制御端子とを具え、かつ、当該ラン
クのコンディショニングを選択するための複合コンディ
ショニング制御信号に応じて、前記複数のデータ入力端
子から１つのデータ入力端子を選択し、選択されたデー
タ入力端子の信号を前記出力端子から出力するマルチプ
レクサ回路を備えたことを特徴とする。
【００３６】本発明は、コンディショニング素子群はそ
のコンディショニング量がランク単位で連続して減少す
ることを特徴とする。
のコンディショニング量がランク単位で連続して減少す
ることを特徴とする。
【００３７】本発明は、１つのランクの各コンディショ
ニング素子はそのコンディショニング量が当該ランクよ
り後の全てのランクの全遅延素子群のコンディショニン
グ量と同一であることを特徴とする。
ニング素子はそのコンディショニング量が当該ランクよ
り後の全てのランクの全遅延素子群のコンディショニン
グ量と同一であることを特徴とする。
【００３８】本発明は、複合コンディション制御回路は
、出力信号を発生し、かつ、前記複合コンディション制
御回路からの方向性カウントイネーブル信号に応じて動
作する２進カウンタ（２７Ａ，２７Ｂ）を備え、前記第
１および第２コンディショニング制御信号は２進カウン
タにより発生された出力信号を備えていることを特徴と
する。
、出力信号を発生し、かつ、前記複合コンディション制
御回路からの方向性カウントイネーブル信号に応じて動
作する２進カウンタ（２７Ａ，２７Ｂ）を備え、前記第
１および第２コンディショニング制御信号は２進カウン
タにより発生された出力信号を備えていることを特徴と
する。
【００３９】本発明は、セレクタ回路は、データ入力端
子に入力された前記第１および第２コンディションド信
号のいずれか一方を、制御端子に入力される選択制御信
号に応じて選択し、出力信号として出力端子から出力す
るマルチプレクサ（７０）と、前記第１および第２コン
ディションド信号と、前記複合コンディション制御回路
からの前記選択信号に応じて、前記選択制御信号を発生
するセレクタ制御回路（７２，７３）とを備えたことを
特徴とする。
子に入力された前記第１および第２コンディションド信
号のいずれか一方を、制御端子に入力される選択制御信
号に応じて選択し、出力信号として出力端子から出力す
るマルチプレクサ（７０）と、前記第１および第２コン
ディションド信号と、前記複合コンディション制御回路
からの前記選択信号に応じて、前記選択制御信号を発生
するセレクタ制御回路（７２，７３）とを備えたことを
特徴とする。
【００４０】本発明は、セレクタ制御回路は、前記複合
コンディション制御回路から入力される前記選択信号に
応じて、選択信号を濾波するフィルタ回路（７２）と、
選択制御回路（７３）とを有し、かつ、前記選択制御回
路は、選択制御信号と濾波された選択信号のコンディシ
ョンに応じて、選択比較信号を発生する選択制御回路（
８６，９０）と、第１および第２コンディションド信号
の選択された特性の間の関係に応じて、特性関係信号を
発生する特性検出回路（８５）と、前記選択比較信号と
前記特性関係信号に応じて、前記選択制御信号を発生す
る選択制御信号発生回路（８３，８４）とを備えたこと
を特徴とする。
コンディション制御回路から入力される前記選択信号に
応じて、選択信号を濾波するフィルタ回路（７２）と、
選択制御回路（７３）とを有し、かつ、前記選択制御回
路は、選択制御信号と濾波された選択信号のコンディシ
ョンに応じて、選択比較信号を発生する選択制御回路（
８６，９０）と、第１および第２コンディションド信号
の選択された特性の間の関係に応じて、特性関係信号を
発生する特性検出回路（８５）と、前記選択比較信号と
前記特性関係信号に応じて、前記選択制御信号を発生す
る選択制御信号発生回路（８３，８４）とを備えたこと
を特徴とする。
【００４１】本発明は、フィルタ回路（７２）は、前記
選択信号の入力に応じて、遅延選択信号を発生する遅延
回路（７４，７５，７６）と、前記選択信号と前記遅延
選択信号が入力され、かつ、（ｉ）前記選択信号のコン
ディションと前記遅延選択信号のコンディションが異な
る場合、変化コンディションを有する選択制御信号を発
生し、（ｉｉ）前記選択信号のコンディションと前記遅
延選択信号のコンディションが同一の場合、保持コンデ
ィションを有する選択制御信号を発生する比較回路（８
０）と、前記遅延回路および前記比較回路に接続され、
濾波された選択信号を発生し、かつ、（ｉ）遅延された
選択信号を、変化コンディションを有する選択制御信号
に応じて、濾波された選択信号として出力するか、（ｉ
ｉ）濾波された選択信号を、保持コンディションを有す
る選択制御信号に応じて維持する選択回路（８１，８２
）とを備えたことを特徴とする。
選択信号の入力に応じて、遅延選択信号を発生する遅延
回路（７４，７５，７６）と、前記選択信号と前記遅延
選択信号が入力され、かつ、（ｉ）前記選択信号のコン
ディションと前記遅延選択信号のコンディションが異な
る場合、変化コンディションを有する選択制御信号を発
生し、（ｉｉ）前記選択信号のコンディションと前記遅
延選択信号のコンディションが同一の場合、保持コンデ
ィションを有する選択制御信号を発生する比較回路（８
０）と、前記遅延回路および前記比較回路に接続され、
濾波された選択信号を発生し、かつ、（ｉ）遅延された
選択信号を、変化コンディションを有する選択制御信号
に応じて、濾波された選択信号として出力するか、（ｉ
ｉ）濾波された選択信号を、保持コンディションを有す
る選択制御信号に応じて維持する選択回路（８１，８２
）とを備えたことを特徴とする。
【００４２】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００４３】図１はクロックバッファ回路１０の構成を
示す。クロックバッファ回路１０はバッファ１１とバッ
ファ制御回路１２を含み、両回路はシングル集積回路チ
ップ上に設けてある。クロックバッファ回路１０を設け
たチップ外にある図示しないクロック回路により、周期
的なＳＹＳ ＣＬＫ ＩＮシステムクロック信号が
発生され、クロックバッファ回路１０はＳＹＳ ＣＬ
Ｋ ＩＮシステムクロック信号を入力し、１つまたは
それ以上のＤＥＬ ＣＬＫ ＯＵＴ遅延クロックア
ウト信号をチップ上の図示しない他の回路に出力する。 従来と同様に、ＳＹＳ ＣＬＫ ＩＮシステムクロ
ック信号は実質的には一定の周期を有する。すなわち、
同信号の連続する前縁により規定される遷移と遷移の間
の時間間隔が実質的に一定であり、同信号の連続する後
縁により規定される遷移と遷移の間の時間間隔が実質的
に一定である。 また、ＳＹＳ ＣＬＫ ＩＮシステムクロック信号
の連続するエッジとエッジの間の時間間隔は実質的に一
定である。この場合、ＳＹＳ ＣＬＫ ＩＮシステ
ムクロック信号は「５０％デューティサイクル」を有す
ると言う。
示す。クロックバッファ回路１０はバッファ１１とバッ
ファ制御回路１２を含み、両回路はシングル集積回路チ
ップ上に設けてある。クロックバッファ回路１０を設け
たチップ外にある図示しないクロック回路により、周期
的なＳＹＳ ＣＬＫ ＩＮシステムクロック信号が
発生され、クロックバッファ回路１０はＳＹＳ ＣＬ
Ｋ ＩＮシステムクロック信号を入力し、１つまたは
それ以上のＤＥＬ ＣＬＫ ＯＵＴ遅延クロックア
ウト信号をチップ上の図示しない他の回路に出力する。 従来と同様に、ＳＹＳ ＣＬＫ ＩＮシステムクロ
ック信号は実質的には一定の周期を有する。すなわち、
同信号の連続する前縁により規定される遷移と遷移の間
の時間間隔が実質的に一定であり、同信号の連続する後
縁により規定される遷移と遷移の間の時間間隔が実質的
に一定である。 また、ＳＹＳ ＣＬＫ ＩＮシステムクロック信号
の連続するエッジとエッジの間の時間間隔は実質的に一
定である。この場合、ＳＹＳ ＣＬＫ ＩＮシステ
ムクロック信号は「５０％デューティサイクル」を有す
ると言う。
【００４４】クロックバッファ回路１０はタイミング特
性がＳＹＳ ＣＬＫ ＩＮシステムクロック信号と
実質的に同一であるＤＥＬ ＣＬＫ ＯＵＴ遅延ク
ロックアウト信号を発生するものである。すなわち、ク
ロックバッファ回路１０は連続する前縁と連続する後縁
の間の間隔がＳＹＳ ＣＬＫ ＩＮシステムクロッ
ク信号と実質的に同一であるＤＥＬ ＣＬＫ ＯＵ
Ｔ遅延クロックアウト信号を発生する。その結果、両信
号はどちらも同一のデューティサイクルを有する。
性がＳＹＳ ＣＬＫ ＩＮシステムクロック信号と
実質的に同一であるＤＥＬ ＣＬＫ ＯＵＴ遅延ク
ロックアウト信号を発生するものである。すなわち、ク
ロックバッファ回路１０は連続する前縁と連続する後縁
の間の間隔がＳＹＳ ＣＬＫ ＩＮシステムクロッ
ク信号と実質的に同一であるＤＥＬ ＣＬＫ ＯＵ
Ｔ遅延クロックアウト信号を発生する。その結果、両信
号はどちらも同一のデューティサイクルを有する。
【００４５】また、本発明のクロックバッファ回路１０
は、発生されるＤＥＬ ＣＬＫ ＯＵＴ遅延クロッ
クアウト信号の遷移タイミングを、ＳＹＳ ＣＬＫ
ＩＮシステムクロック信号の対応する遷移のタイミン
グに対して予め定め、制御することができる。すなわち
、（１）ＤＥＬ ＣＬＫ ＯＵＴ遅延クロックアウ
ト信号の前縁を規定する遷移は、どの遷移も、ＳＹＳ
ＣＬＫ ＩＮシステムクロック信号の前縁を規定す
る遷移より、一定量、予め定めた量、および制御可能な
量だけ、早くなるかあるいは遅れ、（２）ＤＥＬ Ｃ
ＬＫ ＯＵＴ遅延クロックアウト信号の後縁を規定す
る遷移は、ＳＹＳ ＣＬＫ ＩＮシステムクロック
信号の後縁を規定する遷移と同一である。図１ないし図
８を参照して実施例を説明すると、クロックバッファ回
路は前縁と後縁のタイミングがそれぞれＳＹＳ ＣＬ
Ｋ ＩＮシステムクロック信号の前縁と後縁のタイミ
ングと実質的に同一であるＤＥＬＣＬＫ ＯＵＴ遅延
クロックアウト信号を発生するものである。実施例では
、ＳＹＳ ＣＬＫ ＩＮシステムクロック信号はそ
の周期が実質的に一定なので、クロックバッファ回路１
０により発生されるＤＥＬ ＣＬＫ ＯＵＴ遅延ク
ロックアウト信号は、ＳＹＳ ＣＬＫ ＩＮシステ
ムクロック信号に対し、有効な遅延が実質的に全くない
。
は、発生されるＤＥＬ ＣＬＫ ＯＵＴ遅延クロッ
クアウト信号の遷移タイミングを、ＳＹＳ ＣＬＫ
ＩＮシステムクロック信号の対応する遷移のタイミン
グに対して予め定め、制御することができる。すなわち
、（１）ＤＥＬ ＣＬＫ ＯＵＴ遅延クロックアウ
ト信号の前縁を規定する遷移は、どの遷移も、ＳＹＳ
ＣＬＫ ＩＮシステムクロック信号の前縁を規定す
る遷移より、一定量、予め定めた量、および制御可能な
量だけ、早くなるかあるいは遅れ、（２）ＤＥＬ Ｃ
ＬＫ ＯＵＴ遅延クロックアウト信号の後縁を規定す
る遷移は、ＳＹＳ ＣＬＫ ＩＮシステムクロック
信号の後縁を規定する遷移と同一である。図１ないし図
８を参照して実施例を説明すると、クロックバッファ回
路は前縁と後縁のタイミングがそれぞれＳＹＳ ＣＬ
Ｋ ＩＮシステムクロック信号の前縁と後縁のタイミ
ングと実質的に同一であるＤＥＬＣＬＫ ＯＵＴ遅延
クロックアウト信号を発生するものである。実施例では
、ＳＹＳ ＣＬＫ ＩＮシステムクロック信号はそ
の周期が実質的に一定なので、クロックバッファ回路１
０により発生されるＤＥＬ ＣＬＫ ＯＵＴ遅延ク
ロックアウト信号は、ＳＹＳ ＣＬＫ ＩＮシステ
ムクロック信号に対し、有効な遅延が実質的に全くない
。
【００４６】次に、クロックバッファ回路１０を詳細に
説明する。バッファ１１は制御回路１２により発生され
るＣＯＭＰ ＤＥＬ ＣＬＫ複合遅延クロック信号
が入力され、１つまたはそれ以上の駆動回路１４Ａ〜１
４Ｎ（駆動回路群１４という）を駆動するバッファ増幅
器１３を含む。駆動回路群１４は１つまたはそれ以上の
ＤＥＬ ＣＬＫ ＯＵＴ遅延クロックアウト信号を
発生し、図示しない処理回路の動作を制御するクロック
回路網である信号線１５Ａ〜１５Ｎ（信号線群１５とい
う）に出力するものである。典型的には、チップ上の駆
動回路群１４はその動作特性が実質的に同一であるので
、駆動回路群１４により発生されるＤＥＬ ＣＬＫ
ＯＵＴ遅延クロックアウト信号は実質的に同時に遷移
する。
説明する。バッファ１１は制御回路１２により発生され
るＣＯＭＰ ＤＥＬ ＣＬＫ複合遅延クロック信号
が入力され、１つまたはそれ以上の駆動回路１４Ａ〜１
４Ｎ（駆動回路群１４という）を駆動するバッファ増幅
器１３を含む。駆動回路群１４は１つまたはそれ以上の
ＤＥＬ ＣＬＫ ＯＵＴ遅延クロックアウト信号を
発生し、図示しない処理回路の動作を制御するクロック
回路網である信号線１５Ａ〜１５Ｎ（信号線群１５とい
う）に出力するものである。典型的には、チップ上の駆
動回路群１４はその動作特性が実質的に同一であるので
、駆動回路群１４により発生されるＤＥＬ ＣＬＫ
ＯＵＴ遅延クロックアウト信号は実質的に同時に遷移
する。
【００４７】さらに、バッファ増幅器１３により別の駆
動回路１６が駆動され、駆動回路１６により、後述する
ＤＥＬ ＣＬＫ ＯＵＴ ＲＥＦ遅延クロックア
ウト基準信号が発生される。駆動回路１６はその動作特
性が駆動回路群１４と実質的に同一である。そのため、
駆動回路群１４からのＤＥＬ ＣＬＫ ＯＵＴ遅延
クロックアウト信号は、そのタイミング特性が駆動回路
１６により発生されるＤＥＬ ＣＬＫ ＯＵＴ
ＲＥＦ遅延クロックアウト基準信号と実質的に同一であ
る。特に、ＤＥＬ ＣＬＫ ＯＵＴ ＲＥＦ遅延
クロックアウト基準信号は、駆動回路群１４により発生
されるＤＥＬ ＣＬＫ ＯＵＴ遅延クロックアウト
信号と実質的に同時に遷移する。
動回路１６が駆動され、駆動回路１６により、後述する
ＤＥＬ ＣＬＫ ＯＵＴ ＲＥＦ遅延クロックア
ウト基準信号が発生される。駆動回路１６はその動作特
性が駆動回路群１４と実質的に同一である。そのため、
駆動回路群１４からのＤＥＬ ＣＬＫ ＯＵＴ遅延
クロックアウト信号は、そのタイミング特性が駆動回路
１６により発生されるＤＥＬ ＣＬＫ ＯＵＴ
ＲＥＦ遅延クロックアウト基準信号と実質的に同一であ
る。特に、ＤＥＬ ＣＬＫ ＯＵＴ ＲＥＦ遅延
クロックアウト基準信号は、駆動回路群１４により発生
されるＤＥＬ ＣＬＫ ＯＵＴ遅延クロックアウト
信号と実質的に同時に遷移する。
【００４８】バッファ制御回路１２はＳＹＳ ＣＬＫ
ＩＮシステムクロック信号が入力され、ＣＯＭＰ
ＤＥＬ ＣＬＫ複合遅延クロック信号を、ＳＹＳ
ＣＬＫ ＩＮシステムクロック信号と、駆動回路１
６からのＤＥＬ ＣＬＫ ＯＵＴ ＲＥＦ遅延ク
ロックアウト基準信号に応じて発生するものである。バ
ッファ制御回路１２は、ＤＥＬ ＣＬＫ ＯＵＴ
ＲＥＦ遅延クロックアウト基準信号と、ＤＥＬＣＬＫ
ＯＵＴ遅延クロックアウト信号が、ＳＹＳ ＣＬ
Ｋ ＩＮシステムクロック信号と実質的に同時に遷移
するように、ＣＯＭＰ ＤＥＬ ＣＬＫ複合遅延ク
ロック信号を遷移させる。従って、クロックバッファ回
路１０による実効遅延はない。言い換えると、バッファ
制御回路１２により遅延するとともに、バッファ１１に
よりさらに遅延するので、ＤＥＬ ＣＬＫ ＯＵＴ
遅延クロックアウト信号の実効遅延がＳＹＳ ＣＬＫ
ＩＮシステムクロック信号に対して零になる。
ＩＮシステムクロック信号が入力され、ＣＯＭＰ
ＤＥＬ ＣＬＫ複合遅延クロック信号を、ＳＹＳ
ＣＬＫ ＩＮシステムクロック信号と、駆動回路１
６からのＤＥＬ ＣＬＫ ＯＵＴ ＲＥＦ遅延ク
ロックアウト基準信号に応じて発生するものである。バ
ッファ制御回路１２は、ＤＥＬ ＣＬＫ ＯＵＴ
ＲＥＦ遅延クロックアウト基準信号と、ＤＥＬＣＬＫ
ＯＵＴ遅延クロックアウト信号が、ＳＹＳ ＣＬ
Ｋ ＩＮシステムクロック信号と実質的に同時に遷移
するように、ＣＯＭＰ ＤＥＬ ＣＬＫ複合遅延ク
ロック信号を遷移させる。従って、クロックバッファ回
路１０による実効遅延はない。言い換えると、バッファ
制御回路１２により遅延するとともに、バッファ１１に
よりさらに遅延するので、ＤＥＬ ＣＬＫ ＯＵＴ
遅延クロックアウト信号の実効遅延がＳＹＳ ＣＬＫ
ＩＮシステムクロック信号に対して零になる。
【００４９】バッファ制御回路１２は、ＳＹＳ ＣＬ
Ｋ ＩＮシステムクロック信号を入力してＣＯＭＰ
ＤＥＬ ＣＬＫ複合遅延クロック信号を発生する可
変遅延素子２０を含む。可変遅延素子２０はＣＯＭＰ
ＤＥＬ ＣＬＫ複合遅延クロック信号の遅延を、遅
延制御回路２２から遅延制御バス２１を介して入力され
た遅延制御信号により制御することができる。位相比較
器２３は、入力されたＳＹＳ ＣＬＫ ＩＮシステ
ムクロック信号と、駆動回路１６からのＤＥＬ ＣＬ
Ｋ ＯＵＴＲＥＦ遅延クロックアウト基準信号に応じ
て、ＬＥＡＤ信号、ＬＡＧ信号、ＰＨ ＯＫ同相信号
、ＰＨ ＢＡＤ逆相信号（これらの信号は可変遅延素
子２０を制御する際に、遅延制御回路２２により用いら
れる。）を発生するものである。また、可変遅延素子２
０により遅延状態バス２４上に出力される状態信号は、
可変遅延素子２０を制御する際に、遅延制御回路２２に
より用いられる。
Ｋ ＩＮシステムクロック信号を入力してＣＯＭＰ
ＤＥＬ ＣＬＫ複合遅延クロック信号を発生する可
変遅延素子２０を含む。可変遅延素子２０はＣＯＭＰ
ＤＥＬ ＣＬＫ複合遅延クロック信号の遅延を、遅
延制御回路２２から遅延制御バス２１を介して入力され
た遅延制御信号により制御することができる。位相比較
器２３は、入力されたＳＹＳ ＣＬＫ ＩＮシステ
ムクロック信号と、駆動回路１６からのＤＥＬ ＣＬ
Ｋ ＯＵＴＲＥＦ遅延クロックアウト基準信号に応じ
て、ＬＥＡＤ信号、ＬＡＧ信号、ＰＨ ＯＫ同相信号
、ＰＨ ＢＡＤ逆相信号（これらの信号は可変遅延素
子２０を制御する際に、遅延制御回路２２により用いら
れる。）を発生するものである。また、可変遅延素子２
０により遅延状態バス２４上に出力される状態信号は、
可変遅延素子２０を制御する際に、遅延制御回路２２に
より用いられる。
【００５０】位相比較器２３により発生される信号は、
ＳＹＳ ＣＬＫ ＩＮシステムクロック信号と、Ｄ
ＥＬ ＣＬＫ ＯＵＴ ＲＥＦ遅延クロックアウ
ト基準信号の間の選択されたタイミング関係を示す。Ｌ
ＥＡＤ信号がアサートされると、ＳＹＳＣＬＫ ＩＮ
システムクロック信号のエッジが、対応するＤＥＬ
ＣＬＫ ＯＵＴ ＲＥＦ遅延クロックアウト基準信
号のエッジより進んでいることを示す。ＬＡＧ信号がア
サートされると、ＳＹＳ ＣＬＫ ＩＮシステムク
ロック信号のエッジが、対応するＤＥＬ ＣＬＫ
ＯＵＴ ＲＥＦ遅延クロックアウト基準信号のエッジ
より遅れていることを示す。ＰＨ ＯＫ同相信号がア
サートされると、ＳＹＳ ＣＬＫ ＩＮシステムク
ロック信号のエッジが、対応するＤＥＬ ＣＬＫ
ＯＵＴ ＲＥＦ遅延クロックアウト基準信号のエッジ
に実質的に一致していることを示す。その場合、両信号
は同相である。ＰＨ ＢＡＤ逆相信号がアサートされ
ると、ＳＹＳ ＣＬＫ ＩＮシステムクロック信号
のエッジがＤＥＬＣＬＫ ＯＵＴ ＲＥＦ遅延クロ
ックアウト基準信号の相対するエッジと実質的に一致し
ていることを示す。すなわち、ＳＹＳ ＣＬＫ Ｉ
Ｎシステムクロック信号とＤＥＬ ＣＬＫ ＯＵＴ
ＲＥＦ遅延クロックアウト基準信号は、位相が約１
８０度ずれていることを示す。
ＳＹＳ ＣＬＫ ＩＮシステムクロック信号と、Ｄ
ＥＬ ＣＬＫ ＯＵＴ ＲＥＦ遅延クロックアウ
ト基準信号の間の選択されたタイミング関係を示す。Ｌ
ＥＡＤ信号がアサートされると、ＳＹＳＣＬＫ ＩＮ
システムクロック信号のエッジが、対応するＤＥＬ
ＣＬＫ ＯＵＴ ＲＥＦ遅延クロックアウト基準信
号のエッジより進んでいることを示す。ＬＡＧ信号がア
サートされると、ＳＹＳ ＣＬＫ ＩＮシステムク
ロック信号のエッジが、対応するＤＥＬ ＣＬＫ
ＯＵＴ ＲＥＦ遅延クロックアウト基準信号のエッジ
より遅れていることを示す。ＰＨ ＯＫ同相信号がア
サートされると、ＳＹＳ ＣＬＫ ＩＮシステムク
ロック信号のエッジが、対応するＤＥＬ ＣＬＫ
ＯＵＴ ＲＥＦ遅延クロックアウト基準信号のエッジ
に実質的に一致していることを示す。その場合、両信号
は同相である。ＰＨ ＢＡＤ逆相信号がアサートされ
ると、ＳＹＳ ＣＬＫ ＩＮシステムクロック信号
のエッジがＤＥＬＣＬＫ ＯＵＴ ＲＥＦ遅延クロ
ックアウト基準信号の相対するエッジと実質的に一致し
ていることを示す。すなわち、ＳＹＳ ＣＬＫ Ｉ
Ｎシステムクロック信号とＤＥＬ ＣＬＫ ＯＵＴ
ＲＥＦ遅延クロックアウト基準信号は、位相が約１
８０度ずれていることを示す。
【００５１】可変遅延素子２０と遅延制御回路２２を図
２および図３を参照して詳細に説明する。まず、図２を
参照して説明する。可変遅延素子２０はＡ遅延パス２５
ＡとＢ遅延パス２５Ｂ（遅延パス群２５）を含む。Ａ遅
延パス２５ＡとＢ遅延パス２５Ｂは、遅延制御回路２２
による他のパスの遅延とは独立して、それぞれある遅延
量だけ遅延をさせる。この遅延量は等増分づつ変化させ
ることができる。遅延制御回路２２は、可変遅延素子２
０の遅延を変化させる場合、Ａ遅延パス２５ＡまたはＢ
遅延パス２５Ｂのいずれか一方に切り換える。
２および図３を参照して詳細に説明する。まず、図２を
参照して説明する。可変遅延素子２０はＡ遅延パス２５
ＡとＢ遅延パス２５Ｂ（遅延パス群２５）を含む。Ａ遅
延パス２５ＡとＢ遅延パス２５Ｂは、遅延制御回路２２
による他のパスの遅延とは独立して、それぞれある遅延
量だけ遅延をさせる。この遅延量は等増分づつ変化させ
ることができる。遅延制御回路２２は、可変遅延素子２
０の遅延を変化させる場合、Ａ遅延パス２５ＡまたはＢ
遅延パス２５Ｂのいずれか一方に切り換える。
【００５２】Ａ遅延パス２５ＡとＢ遅延パス２５Ｂの構
造と動作は、本質的に同一であるので、ここでは、Ａ遅
延パス２５Ａのみを図２を参照して詳細に説明する。Ａ
遅延パス２５ＡはＡ遅延線２６Ａを含むとともに、遅延
パス群２５に共通な共通遅延線３０を含む。共通遅延線
３０にはＳＹＳ ＣＬＫ ＩＮシステムクロック信
号が入力され、Ａ遅延線２６ＡはＳＹＳ ＣＬＫ
ＩＮシステムクロック信号を、２進カウンタ２７Ａによ
り決定される遅延量だけ遅延させ、Ａ ＤＥＬ Ｃ
ＬＫ遅延クロック信号を発生する。２進カウンタ２７Ａ
は遅延制御回路２２から遅延制御バス２１を介して入力
されたＡ ＵＰカウントアップ信号およびＡ ＤＮ
カウントダウン信号により制御される。遅延制御回路２
２がＡ ＵＰカウントアップ信号またはＡ ＤＮ
カウントダウン信号をアサートした場合、２進カウン
タ２７Ａはカウントアップまたはカウントダウンのいず
れかを行う。Ａ遅延パス２５Ａを、Ａ遅延線２６Ａ、２
進カウンタ２７Ａ、共通遅延線３０を含めて、図２を参
照して詳細に説明する。
造と動作は、本質的に同一であるので、ここでは、Ａ遅
延パス２５Ａのみを図２を参照して詳細に説明する。Ａ
遅延パス２５ＡはＡ遅延線２６Ａを含むとともに、遅延
パス群２５に共通な共通遅延線３０を含む。共通遅延線
３０にはＳＹＳ ＣＬＫ ＩＮシステムクロック信
号が入力され、Ａ遅延線２６ＡはＳＹＳ ＣＬＫ
ＩＮシステムクロック信号を、２進カウンタ２７Ａによ
り決定される遅延量だけ遅延させ、Ａ ＤＥＬ Ｃ
ＬＫ遅延クロック信号を発生する。２進カウンタ２７Ａ
は遅延制御回路２２から遅延制御バス２１を介して入力
されたＡ ＵＰカウントアップ信号およびＡ ＤＮ
カウントダウン信号により制御される。遅延制御回路２
２がＡ ＵＰカウントアップ信号またはＡ ＤＮ
カウントダウン信号をアサートした場合、２進カウン
タ２７Ａはカウントアップまたはカウントダウンのいず
れかを行う。Ａ遅延パス２５Ａを、Ａ遅延線２６Ａ、２
進カウンタ２７Ａ、共通遅延線３０を含めて、図２を参
照して詳細に説明する。
【００５３】２進カウンタ２７Ａは２進符号化されたＡ
Ｃ（８：０）カウンタ出力信号をＡ遅延線２６Ａに出力
し、Ａ遅延線２６Ａの遅延量を制御する。さらに、２進
カウンタ２７Ａは、カウントアップまたはカウントダウ
ンしてカウントレンジを超え、ＡＣ（８：０）カウンタ
出力信号の２進符号化値が零に等しくなった場合、ＡＷ
ＲＡＰ信号をアサートする。Ａ ＷＲＡＰ信号は遅延
状態バス２４を介して遅延制御回路２２に出力される。 Ａ ＷＲＡＰ信号がアサートされると、遅延制御回路
２２によりＡ ＬＤロードイネーブル信号がアサート
される。ＡＬＤロードイネーブル信号により、２進カウ
ンタがイネーブルされ、カウントレンジの中央値で初期
値がロードされる。カウンタ２７Ａは、Ａ遅延パス２５
Ａによる遅延量がＳＹＳ ＣＬＫ ＩＮシステムク
ロック信号の幾つかの周期に亘って変化することができ
るように、ＡＣ（８：０）カウンタ出力信号に充分なレ
ンジの値を与えるのが望ましい。Ｂ遅延パス２５Ｂは、
上述したＡ遅延線２６Ａと２進カウンタ２７Ａと同様に
、Ｂ遅延線２６Ｂと２進カウンタ２７Ｂを含み、また、
同様に動作してＢ ＤＥＬ ＣＬＫ遅延クロック信
号を発生する。セレクタ３１は遅延制御回路２２からの
ＤＥＬ ＰＡＴＨ ＳＥＬ遅延パス選択信号により
制御され、Ａ ＤＥＬ ＣＬＫ遅延クロック信号ま
たはＢ ＤＥＬ ＣＬＫ 遅延クロック信号のう
ちのいずれか一方を、ＣＯＭＰ ＤＥＬ ＣＬＫ複
合遅延クロック信号としてバッファ１１（図１）に出力
するものである。セレクタ３１は図７を参照して詳細に
後述するが、グローバルＲＥＳＥＴ信号が入力されてい
る。セレクタ３１は入力されたグローバルＲＥＳＥＴ信
号により初期化され、ＢＤＥＬ ＣＬＫ遅延クロック
信号をまず選択し、ＣＯＭＰ ＤＥＶ ＣＬＫ複合
デバイスクロック信号として出力する。
Ｃ（８：０）カウンタ出力信号をＡ遅延線２６Ａに出力
し、Ａ遅延線２６Ａの遅延量を制御する。さらに、２進
カウンタ２７Ａは、カウントアップまたはカウントダウ
ンしてカウントレンジを超え、ＡＣ（８：０）カウンタ
出力信号の２進符号化値が零に等しくなった場合、ＡＷ
ＲＡＰ信号をアサートする。Ａ ＷＲＡＰ信号は遅延
状態バス２４を介して遅延制御回路２２に出力される。 Ａ ＷＲＡＰ信号がアサートされると、遅延制御回路
２２によりＡ ＬＤロードイネーブル信号がアサート
される。ＡＬＤロードイネーブル信号により、２進カウ
ンタがイネーブルされ、カウントレンジの中央値で初期
値がロードされる。カウンタ２７Ａは、Ａ遅延パス２５
Ａによる遅延量がＳＹＳ ＣＬＫ ＩＮシステムク
ロック信号の幾つかの周期に亘って変化することができ
るように、ＡＣ（８：０）カウンタ出力信号に充分なレ
ンジの値を与えるのが望ましい。Ｂ遅延パス２５Ｂは、
上述したＡ遅延線２６Ａと２進カウンタ２７Ａと同様に
、Ｂ遅延線２６Ｂと２進カウンタ２７Ｂを含み、また、
同様に動作してＢ ＤＥＬ ＣＬＫ遅延クロック信
号を発生する。セレクタ３１は遅延制御回路２２からの
ＤＥＬ ＰＡＴＨ ＳＥＬ遅延パス選択信号により
制御され、Ａ ＤＥＬ ＣＬＫ遅延クロック信号ま
たはＢ ＤＥＬ ＣＬＫ 遅延クロック信号のう
ちのいずれか一方を、ＣＯＭＰ ＤＥＬ ＣＬＫ複
合遅延クロック信号としてバッファ１１（図１）に出力
するものである。セレクタ３１は図７を参照して詳細に
後述するが、グローバルＲＥＳＥＴ信号が入力されてい
る。セレクタ３１は入力されたグローバルＲＥＳＥＴ信
号により初期化され、ＢＤＥＬ ＣＬＫ遅延クロック
信号をまず選択し、ＣＯＭＰ ＤＥＶ ＣＬＫ複合
デバイスクロック信号として出力する。
【００５４】上述したように、遅延制御回路２２は可変
遅延素子２０の遅延を変化させる場合、Ａ遅延パス２５
ＡまたはＢ遅延パス２５Ｂのいずれか一方に切り換える
。特に、例えば、セレクタ３１がＤＥＬ ＰＡＴＨ
ＳＥＬ遅延パス選択信号によりイネーブルされ、Ｂ
ＤＥＬ ＣＬＫ遅延クロック信号をＣＯＭＰ Ｄ
ＥＬ ＣＬＫ複合遅延クロック信号として出力する場
合で、かつ、遅延制御回路２２により、位相比較器２３
からの信号に基づき、ＤＥＬ ＣＬＫ ＯＵＴ
ＲＥＦ遅延クロックアウト基準信号の前縁がＳＹＳ
ＣＬＫ ＩＮシステムクロック信号の前縁より進んで
いることが検出された場合、遅延制御回路２２は、典型
的に、（１）Ａ ＵＰカウントアップ信号およびＡ
ＤＮカウントダウン信号をコンディションし、Ａ遅延
パス２５Ａのカウンタ２７ＡをイネーブルしてＡＣ（８
：０）カウンタ出力信号を発生させ、同様に、Ａ遅延線
２６ＡをイネーブルしてＢ遅延パス２５Ｂよりわずかに
長く遅延させ、（２）ＤＥＬ ＰＡＴＨ ＳＥＬ遅
延パス選択信号をコンディションし、セレクタ３１をイ
ネーブルして、ＡＤＥＬＣＬＫ遅延クロック信号をＣＯ
ＭＰ ＤＥＬ ＣＬＫ複合遅延クロック信号として
出力する。その点で、Ａ遅延パス２５Ａの遅延がＢ遅延
パス２５Ｂの遅延より幾分長くなるので、進み量は幾分
減少し、多分除去されることになる。
遅延素子２０の遅延を変化させる場合、Ａ遅延パス２５
ＡまたはＢ遅延パス２５Ｂのいずれか一方に切り換える
。特に、例えば、セレクタ３１がＤＥＬ ＰＡＴＨ
ＳＥＬ遅延パス選択信号によりイネーブルされ、Ｂ
ＤＥＬ ＣＬＫ遅延クロック信号をＣＯＭＰ Ｄ
ＥＬ ＣＬＫ複合遅延クロック信号として出力する場
合で、かつ、遅延制御回路２２により、位相比較器２３
からの信号に基づき、ＤＥＬ ＣＬＫ ＯＵＴ
ＲＥＦ遅延クロックアウト基準信号の前縁がＳＹＳ
ＣＬＫ ＩＮシステムクロック信号の前縁より進んで
いることが検出された場合、遅延制御回路２２は、典型
的に、（１）Ａ ＵＰカウントアップ信号およびＡ
ＤＮカウントダウン信号をコンディションし、Ａ遅延
パス２５Ａのカウンタ２７ＡをイネーブルしてＡＣ（８
：０）カウンタ出力信号を発生させ、同様に、Ａ遅延線
２６ＡをイネーブルしてＢ遅延パス２５Ｂよりわずかに
長く遅延させ、（２）ＤＥＬ ＰＡＴＨ ＳＥＬ遅
延パス選択信号をコンディションし、セレクタ３１をイ
ネーブルして、ＡＤＥＬＣＬＫ遅延クロック信号をＣＯ
ＭＰ ＤＥＬ ＣＬＫ複合遅延クロック信号として
出力する。その点で、Ａ遅延パス２５Ａの遅延がＢ遅延
パス２５Ｂの遅延より幾分長くなるので、進み量は幾分
減少し、多分除去されることになる。
【００５５】同様にして、遅延制御回路２２により、Ｄ
ＥＬ ＣＬＫ ＯＵＴ ＲＥＦ遅延クロックアウ
ト基準信号の前縁が、対応するＳＹＳ ＣＬＫ Ｉ
Ｎシステムクロック信号の前縁より遅れていることが検
出された場合、遅延制御回路２２により、典型的に、（
１）Ａ ＵＰカウントアップ信号およびＡ ＤＮカ
ウントダウン信号をコンディションし、Ａ遅延パス２５
Ａのカウンタ２７ＡをイネーブルしてＡＣ（８：０）カ
ウンタ出力信号を発生させ、同様に、Ａ遅延線２６Ａを
イネーブルしてＢ遅延パス２５Ｂよりわずかに短く遅延
させ、（２）ＤＥＬＰＡＴＨＳＥＬ遅延パス選択信号を
コンディションし、セレクタ３１をイネーブルし、Ａ
ＤＥＬ ＣＬＫ遅延クロック信号をＣＯＭＰ Ｄ
ＥＬ ＣＬＫ複合遅延クロック信号として出力する。 その点で、Ａ遅延パス２５Ａの遅延がＢ遅延パス２５Ｂ
の遅延より幾分短くなるので、遅れ量は幾分減少し、多
分除去されることになる。
ＥＬ ＣＬＫ ＯＵＴ ＲＥＦ遅延クロックアウ
ト基準信号の前縁が、対応するＳＹＳ ＣＬＫ Ｉ
Ｎシステムクロック信号の前縁より遅れていることが検
出された場合、遅延制御回路２２により、典型的に、（
１）Ａ ＵＰカウントアップ信号およびＡ ＤＮカ
ウントダウン信号をコンディションし、Ａ遅延パス２５
Ａのカウンタ２７ＡをイネーブルしてＡＣ（８：０）カ
ウンタ出力信号を発生させ、同様に、Ａ遅延線２６Ａを
イネーブルしてＢ遅延パス２５Ｂよりわずかに短く遅延
させ、（２）ＤＥＬＰＡＴＨＳＥＬ遅延パス選択信号を
コンディションし、セレクタ３１をイネーブルし、Ａ
ＤＥＬ ＣＬＫ遅延クロック信号をＣＯＭＰ Ｄ
ＥＬ ＣＬＫ複合遅延クロック信号として出力する。 その点で、Ａ遅延パス２５Ａの遅延がＢ遅延パス２５Ｂ
の遅延より幾分短くなるので、遅れ量は幾分減少し、多
分除去されることになる。
【００５６】遅延制御回路２２により、ＳＹＳ ＣＬ
Ｋ ＩＮシステムクロック信号に対するＤＥＬ Ｃ
ＬＫ ＯＵＴ ＲＥＦ遅延クロックアウト基準信号
の進みまたは遅れが検出され、セレクタ３１によりＡ
ＤＥＬ ＣＬＫ遅延クロック信号がＣＯＭＰ Ｄ
ＥＬ ＣＬＫ複合遅延クロック信号として出力される
場合、遅延制御回路２２は同様に動作してＢ遅延パス２
５Ｂを調整することになる。さらに、位相比較器２３に
より、ＤＥＬ ＣＬＫ ＯＵＴ ＲＥＦ遅延クロ
ックアウト基準信号のエッジが、対応するＳＹＳ Ｃ
ＬＫ ＩＮシステムクロック信号のエッジと一致した
ことが検出されるまで、遅延制御回路２２によりこれら
の動作が繰り返し行なわれ、Ａ遅延パス２５ＡおよびＢ
遅延パス２５Ｂによる遅延の調整と、セレクタ３１によ
るＡ ＤＥＬ ＣＬＫ遅延クロック信号またはＢ
ＤＥＬ ＣＬＫ遅延クロック信号の出力が交互に行
なわれる。
Ｋ ＩＮシステムクロック信号に対するＤＥＬ Ｃ
ＬＫ ＯＵＴ ＲＥＦ遅延クロックアウト基準信号
の進みまたは遅れが検出され、セレクタ３１によりＡ
ＤＥＬ ＣＬＫ遅延クロック信号がＣＯＭＰ Ｄ
ＥＬ ＣＬＫ複合遅延クロック信号として出力される
場合、遅延制御回路２２は同様に動作してＢ遅延パス２
５Ｂを調整することになる。さらに、位相比較器２３に
より、ＤＥＬ ＣＬＫ ＯＵＴ ＲＥＦ遅延クロ
ックアウト基準信号のエッジが、対応するＳＹＳ Ｃ
ＬＫ ＩＮシステムクロック信号のエッジと一致した
ことが検出されるまで、遅延制御回路２２によりこれら
の動作が繰り返し行なわれ、Ａ遅延パス２５ＡおよびＢ
遅延パス２５Ｂによる遅延の調整と、セレクタ３１によ
るＡ ＤＥＬ ＣＬＫ遅延クロック信号またはＢ
ＤＥＬ ＣＬＫ遅延クロック信号の出力が交互に行
なわれる。
【００５７】この動作に適応するため、可変遅延素子２
０には、位相比較器３２Ａ，３２ＢをそれぞれＡ遅延パ
ス２５ＡとＢ遅延パス２５Ｂに設けてある。位相比較器
３２Ａは、Ａ遅延線２６Ａから入力したＡ ＤＥＬ
ＣＬＫ遅延クロック信号の位相と、Ｂ遅延線２５Ｂか
らのＢ ＤＥＬ ＣＬＫ遅延クロック信号の位相と
を比較するものである。すなわち、位相比較器３２Ａは
、Ａ ＤＥＬ ＣＬＫ遅延クロック信号がＢ Ｄ
ＥＬ ＣＬＫ遅延クロック信号より遅れた場合、ＡＬ
ＡＧＢ信号をアサートし、他方、Ａ ＤＥＬ ＣＬ
Ｋ遅延クロック信号がＢ ＤＥＬＣＬＫ遅延クロック
信号より進んだ場合、Ａ ＬＥＡＤ Ｂ信号をアサ
ートする。位相比較器３２Ｂは、Ｂ ＤＥＬ ＣＬ
Ｋ遅延クロック信号の位相とＡＤＥＬ ＣＬＫ遅延ク
ロック信号の位相を同様に比較し、Ｂ ＤＥＬ Ｃ
ＬＫ遅延クロック信号がＡ ＤＥＬ ＣＬＫ遅延ク
ロック信号より遅れた場合、Ｂ ＬＡＧ Ａ信号を
アサートし、Ｂ ＤＥＬ ＣＬＫ遅延クロック信号
がＡ ＤＥＬＣＬＫ遅延クロック信号より進んだ場合
、Ｂ ＬＥＡＤ Ａ信号をアサートする。
０には、位相比較器３２Ａ，３２ＢをそれぞれＡ遅延パ
ス２５ＡとＢ遅延パス２５Ｂに設けてある。位相比較器
３２Ａは、Ａ遅延線２６Ａから入力したＡ ＤＥＬ
ＣＬＫ遅延クロック信号の位相と、Ｂ遅延線２５Ｂか
らのＢ ＤＥＬ ＣＬＫ遅延クロック信号の位相と
を比較するものである。すなわち、位相比較器３２Ａは
、Ａ ＤＥＬ ＣＬＫ遅延クロック信号がＢ Ｄ
ＥＬ ＣＬＫ遅延クロック信号より遅れた場合、ＡＬ
ＡＧＢ信号をアサートし、他方、Ａ ＤＥＬ ＣＬ
Ｋ遅延クロック信号がＢ ＤＥＬＣＬＫ遅延クロック
信号より進んだ場合、Ａ ＬＥＡＤ Ｂ信号をアサ
ートする。位相比較器３２Ｂは、Ｂ ＤＥＬ ＣＬ
Ｋ遅延クロック信号の位相とＡＤＥＬ ＣＬＫ遅延ク
ロック信号の位相を同様に比較し、Ｂ ＤＥＬ Ｃ
ＬＫ遅延クロック信号がＡ ＤＥＬ ＣＬＫ遅延ク
ロック信号より遅れた場合、Ｂ ＬＡＧ Ａ信号を
アサートし、Ｂ ＤＥＬ ＣＬＫ遅延クロック信号
がＡ ＤＥＬＣＬＫ遅延クロック信号より進んだ場合
、Ｂ ＬＥＡＤ Ａ信号をアサートする。
【００５８】Ａ ＬＡＧ Ｂ信号，Ａ ＬＥＡＤ
Ｂ信号，Ｂ ＬＡＧ Ａ信号，およびＢＬＥＡ
Ｄ Ａ信号は、遅延状態バス２４を介して遅延制御回
路２２に出力される。遅延制御回路２２は同様にそれら
の信号を用いて、Ａ遅延パス２５ＡまたはＢ遅延パス２
５Ｂによる遅延調整を検出し、遅延パスによる遅延に対
して遅延量を必要量だけ増減させ、ＣＯＭＰ ＤＥＬ
ＣＬＫ複合遅延クロック信号を供給する。遅延制御
回路２２により、遅延パスの調整中が検知されると、遅
延量を必要な量だけ増減させ、ついで、セレクタ３１に
よる切り換えをイネーブルして、遅延クロック信号をＣ
ＯＭＰ ＤＥＬ ＣＬＫ複合遅延クロック信号とし
て出力する。
Ｂ信号，Ｂ ＬＡＧ Ａ信号，およびＢＬＥＡ
Ｄ Ａ信号は、遅延状態バス２４を介して遅延制御回
路２２に出力される。遅延制御回路２２は同様にそれら
の信号を用いて、Ａ遅延パス２５ＡまたはＢ遅延パス２
５Ｂによる遅延調整を検出し、遅延パスによる遅延に対
して遅延量を必要量だけ増減させ、ＣＯＭＰ ＤＥＬ
ＣＬＫ複合遅延クロック信号を供給する。遅延制御
回路２２により、遅延パスの調整中が検知されると、遅
延量を必要な量だけ増減させ、ついで、セレクタ３１に
よる切り換えをイネーブルして、遅延クロック信号をＣ
ＯＭＰ ＤＥＬ ＣＬＫ複合遅延クロック信号とし
て出力する。
【００５９】図３は遅延制御回路２２の構成を示す。遅
延制御回路２２は状態装置３３，間隔カウンタ３４，お
よび遷移カウンタ３５を含む。状態装置３３は位相比較
器２３（図１）からの信号と、位相比較器３２Ａ，３２
Ｂからの信号が、遅延状態バス２４を介して入力され、
同様に、間隔カウンタ３４および遷移カウンタ３５から
のＩＮＴ ＣＴＲ間隔カウンタ信号と、ＣＴＲ Ｓ
ＴＡＴＥ ＤＥＬカウンタ状態遅延信号が入力される
。これらの信号と、ＳＹＳ ＣＬＫ ＩＮシステム
クロック信号が入力されると、状態装置３３により２進
カウンタ２７Ａ，２７Ｂを制御する信号が発生され、Ａ
遅延パス２５ＡとＢ遅延パス２５Ｂによる遅延がそれぞ
れ調整される。さらに、状態装置３３によりＤＥＬ
ＰＡＴＨ ＳＥＬ遅延パス選択信号が発生され、セレ
クタ３１による遅延パス選択が制御される。状態装置３
３により供給される状態と、状態と状態の間の遷移の説
明は、図８を参照して詳細に説明する。
延制御回路２２は状態装置３３，間隔カウンタ３４，お
よび遷移カウンタ３５を含む。状態装置３３は位相比較
器２３（図１）からの信号と、位相比較器３２Ａ，３２
Ｂからの信号が、遅延状態バス２４を介して入力され、
同様に、間隔カウンタ３４および遷移カウンタ３５から
のＩＮＴ ＣＴＲ間隔カウンタ信号と、ＣＴＲ Ｓ
ＴＡＴＥ ＤＥＬカウンタ状態遅延信号が入力される
。これらの信号と、ＳＹＳ ＣＬＫ ＩＮシステム
クロック信号が入力されると、状態装置３３により２進
カウンタ２７Ａ，２７Ｂを制御する信号が発生され、Ａ
遅延パス２５ＡとＢ遅延パス２５Ｂによる遅延がそれぞ
れ調整される。さらに、状態装置３３によりＤＥＬ
ＰＡＴＨ ＳＥＬ遅延パス選択信号が発生され、セレ
クタ３１による遅延パス選択が制御される。状態装置３
３により供給される状態と、状態と状態の間の遷移の説
明は、図８を参照して詳細に説明する。
【００６０】状態装置３３は間隔カウンタ３４を用いて
、遅延パス２５Ａ，２５Ｂのうち、セレクタ３１により
一方の遅延パスが選択された後で、もう一方の遅延パス
の調整が開始される前に遅延する。これは、新たに切り
換えられた遅延パスによるＤＥＬ ＣＬＫ ＯＵＴ
ＲＥＦ遅延クロックアウト基準信号の遅延が、状態
装置３３により新たに調整動作が行われる前に、全て、
位相比較器２３からの信号に反映されることを保証する
。また、状態装置３３は、遅延パス群２５の位相を調整
している間、Ａ ＤＥＬ ＣＬＫまたはＢ ＤＥ
Ｌ ＣＬＫ遅延クロック信号の位相変化のステップが
、適正なカウンタ２７をそれぞれ調整した後、対応する
位相比較器３２により供給される信号に反映されること
を保証するため、間隔カウンタ３４を用いるようにして
も良い。
、遅延パス２５Ａ，２５Ｂのうち、セレクタ３１により
一方の遅延パスが選択された後で、もう一方の遅延パス
の調整が開始される前に遅延する。これは、新たに切り
換えられた遅延パスによるＤＥＬ ＣＬＫ ＯＵＴ
ＲＥＦ遅延クロックアウト基準信号の遅延が、状態
装置３３により新たに調整動作が行われる前に、全て、
位相比較器２３からの信号に反映されることを保証する
。また、状態装置３３は、遅延パス群２５の位相を調整
している間、Ａ ＤＥＬ ＣＬＫまたはＢ ＤＥ
Ｌ ＣＬＫ遅延クロック信号の位相変化のステップが
、適正なカウンタ２７をそれぞれ調整した後、対応する
位相比較器３２により供給される信号に反映されること
を保証するため、間隔カウンタ３４を用いるようにして
も良い。
【００６１】状態装置３３は遅延パス２５による遅延調
整の初期段階で遷移カウンタ３５を用いる。図８を参照
しての詳細な説明は後で行う。状態装置３３は遅延パス
２５Ａ，２５Ｂにより遅延調整が開始されると、まず、
遅延を、カウンタ２７Ａまたは２７Ｂによりそれぞれ予
め定めたカウント数だけ逆方向に調整する。すなわち、
状態装置３３が調整により、遅延パス２５Ａまたは２５
Ｂによる遅延量を減少させる場合、状態装置３３はまず
その遅延パスによる遅延量をある量だけ増加させ、その
遅延パスによる遅延量がその時セレクタ３１により選択
された他の遅延パス２５Ａまたは２５Ｂによる遅延量に
比較して僅かに多くなるようにする。状態装置３３は、
調整される遅延パス２５Ａまたは２５Ｂが、その時セレ
クタ３１により選択された遅延パス２５Ｂまたは２５Ａ
との間に必要な遅延関係を有するまで、遷移カウンタを
繰り返し用いても良い。図４ないし図６は、遅延パス２
５Ａの一部、すなわち、Ａ遅延線２６Ａ、共通遅延線３
０（これはＢ遅延パス２５Ｂと共通である）、および２
進カウンタ２７Ａを詳細に示す。Ａ遅延線２６Ａおよび
共通遅延線３０は参照番号４０（ｉ）（ｊ）が付された
１組の遅延素子を含む。ここで、インデックス“ｉ”は
遅延素子による相対的な遅延量を示す整数１，４，１６
，５８である。１組の遅延素子４０（ｉ）（ｊ）とマル
チプレクサ４２Ａ〜４２Ｄは交互に直列に接続され、Ａ
Ｃ（８：１）カウンタ制御信号により制御され、遅延量
を等増分づつ増加させるか、あるいは等減分づつ減少さ
せる。
整の初期段階で遷移カウンタ３５を用いる。図８を参照
しての詳細な説明は後で行う。状態装置３３は遅延パス
２５Ａ，２５Ｂにより遅延調整が開始されると、まず、
遅延を、カウンタ２７Ａまたは２７Ｂによりそれぞれ予
め定めたカウント数だけ逆方向に調整する。すなわち、
状態装置３３が調整により、遅延パス２５Ａまたは２５
Ｂによる遅延量を減少させる場合、状態装置３３はまず
その遅延パスによる遅延量をある量だけ増加させ、その
遅延パスによる遅延量がその時セレクタ３１により選択
された他の遅延パス２５Ａまたは２５Ｂによる遅延量に
比較して僅かに多くなるようにする。状態装置３３は、
調整される遅延パス２５Ａまたは２５Ｂが、その時セレ
クタ３１により選択された遅延パス２５Ｂまたは２５Ａ
との間に必要な遅延関係を有するまで、遷移カウンタを
繰り返し用いても良い。図４ないし図６は、遅延パス２
５Ａの一部、すなわち、Ａ遅延線２６Ａ、共通遅延線３
０（これはＢ遅延パス２５Ｂと共通である）、および２
進カウンタ２７Ａを詳細に示す。Ａ遅延線２６Ａおよび
共通遅延線３０は参照番号４０（ｉ）（ｊ）が付された
１組の遅延素子を含む。ここで、インデックス“ｉ”は
遅延素子による相対的な遅延量を示す整数１，４，１６
，５８である。１組の遅延素子４０（ｉ）（ｊ）とマル
チプレクサ４２Ａ〜４２Ｄは交互に直列に接続され、Ａ
Ｃ（８：１）カウンタ制御信号により制御され、遅延量
を等増分づつ増加させるか、あるいは等減分づつ減少さ
せる。
【００６２】図４および図５に示すように、遅延素子４
０（ｉ）（ｊ）は直列接続された４つのランク（ｒａｎ
ｋ）４１Ａ〜４１Ｄに接続されている。各ランクはイン
デックス（ｉ）の１つの値と関係する。第１ランク４１
Ａの第１遅延素子４１（５８）（１）は、ＳＹＳ Ｃ
ＬＫ ＩＮシステムクロック信号が入力され、第１ラ
ンク４１Ａに属する遅延素子群４０は共通遅延線３０を
構成する。各ランク４１の遅延素子４０（ｉ）（ｊ）は
直列に接続され、参照番号４０（ｉ）（ｊ）のインデッ
クス（ｊ）は、ランク４１を構成する直列接続された遅
延素子４０（ｉ）（ｊ）の位置と一致する。１つのラン
ク４１の遅延素子４０（ｉ）（ｊ）の遅延量はどの遅延
素子群も同一であり、ランク４１Ｃおよび４１Ｂの単一
の遅延素子４０（ｉ）（ｊ）による遅延量は、直列接続
したランク４１Ｂおよび４１Ａの遅延素子群による遅延
量と比較して、１遅延周期だけ大きいことが分かる。図
４および図５に関連する実施例では、ランク４１Ａの遅
延素子４０（５８）（ｊ）による遅延量は、ランク４１
Ｃ〜４１Ａを直列接続してなる遅延素子群による遅延量
と比較して僅かに小さい。
０（ｉ）（ｊ）は直列接続された４つのランク（ｒａｎ
ｋ）４１Ａ〜４１Ｄに接続されている。各ランクはイン
デックス（ｉ）の１つの値と関係する。第１ランク４１
Ａの第１遅延素子４１（５８）（１）は、ＳＹＳ Ｃ
ＬＫ ＩＮシステムクロック信号が入力され、第１ラ
ンク４１Ａに属する遅延素子群４０は共通遅延線３０を
構成する。各ランク４１の遅延素子４０（ｉ）（ｊ）は
直列に接続され、参照番号４０（ｉ）（ｊ）のインデッ
クス（ｊ）は、ランク４１を構成する直列接続された遅
延素子４０（ｉ）（ｊ）の位置と一致する。１つのラン
ク４１の遅延素子４０（ｉ）（ｊ）の遅延量はどの遅延
素子群も同一であり、ランク４１Ｃおよび４１Ｂの単一
の遅延素子４０（ｉ）（ｊ）による遅延量は、直列接続
したランク４１Ｂおよび４１Ａの遅延素子群による遅延
量と比較して、１遅延周期だけ大きいことが分かる。図
４および図５に関連する実施例では、ランク４１Ａの遅
延素子４０（５８）（ｊ）による遅延量は、ランク４１
Ｃ〜４１Ａを直列接続してなる遅延素子群による遅延量
と比較して僅かに小さい。
【００６３】また、遅延パスは１組のマルチプレクサ４
２Ａ〜４２Ｄ（総じて参照番号４２が付される）を含み
、各マルチプレクサはランク４１Ａ〜４１Ｄのうちの１
つのランクと関係があり、ランクとランクを接続してい
る。
２Ａ〜４２Ｄ（総じて参照番号４２が付される）を含み
、各マルチプレクサはランク４１Ａ〜４１Ｄのうちの１
つのランクと関係があり、ランクとランクを接続してい
る。
【００６４】各マルチプレクサはカウンタ２７Ａからの
２つのＡＣ（８：０）カウンタ信号により制御され、当
該ランクに対して遅延量を等増分づつ増加する。各マル
チプレクサ４２は４つの信号入力端子を含み、これら信
号入力端子には当該ランクの遅延素子４０（ｉ）（ｊ）
に関係するノード４３Ａ（０）〜４３Ｄ（３）からの入
力信号が入力されている。すなわち、ランク４１Ａにお
いて、ノード４３Ａ（０）〜４３Ａ（３）の信号は、そ
れぞれ、（０）遅延素子４０（５８）（１）の入力端子
であって、ランク４１Ａで零遅延を表す。
２つのＡＣ（８：０）カウンタ信号により制御され、当
該ランクに対して遅延量を等増分づつ増加する。各マル
チプレクサ４２は４つの信号入力端子を含み、これら信
号入力端子には当該ランクの遅延素子４０（ｉ）（ｊ）
に関係するノード４３Ａ（０）〜４３Ｄ（３）からの入
力信号が入力されている。すなわち、ランク４１Ａにお
いて、ノード４３Ａ（０）〜４３Ａ（３）の信号は、そ
れぞれ、（０）遅延素子４０（５８）（１）の入力端子
であって、ランク４１Ａで零遅延を表す。
【００６５】（１）遅延素子４０（５８）（１）と遅延
素子４０（５８）（２）の間のノードであって、５８増
分の遅延を表す。
素子４０（５８）（２）の間のノードであって、５８増
分の遅延を表す。
【００６６】（２）遅延素子４０（５８）（２）と遅延
素子４０（５８）（３）の間のノードであって、１１６
増分（５８増分の２倍）の遅延を表す。
素子４０（５８）（３）の間のノードであって、１１６
増分（５８増分の２倍）の遅延を表す。
【００６７】（３）遅延素子４０（５８）（３）の出力
端子であって、１７４（５８の３倍）増分の遅延を表す
。
端子であって、１７４（５８の３倍）増分の遅延を表す
。
【００６８】に対応し、マルチプレクサ４２Ａのデータ
信号入力端子（０）〜（３）にそれぞれ出力される。ま
た、マルチプレクサ４２Ａは２つの制御端子を有し、２
つの制御端子は２つの上位２進符号化ＡＣ（８：７）カ
ウンタ信号が入力されている。これらの信号はマルチプ
レクサ４２Ａをイネーブルし、ノード４３（Ａ）（０）
のうちの１つのノードからの信号、すなわち、ＡＣ（８
：７）カウンタ信号の２進符号化値により識別された信
号を次のランクに出力する。
信号入力端子（０）〜（３）にそれぞれ出力される。ま
た、マルチプレクサ４２Ａは２つの制御端子を有し、２
つの制御端子は２つの上位２進符号化ＡＣ（８：７）カ
ウンタ信号が入力されている。これらの信号はマルチプ
レクサ４２Ａをイネーブルし、ノード４３（Ａ）（０）
のうちの１つのノードからの信号、すなわち、ＡＣ（８
：７）カウンタ信号の２進符号化値により識別された信
号を次のランクに出力する。
【００６９】他のマルチプレクサ４２Ｂ，４２Ｃ，およ
び４２Ｄは、それぞれ、同様に、関連するランクの対応
するノードに接続され、ノードに対して同様の動作をす
る。従って、マルチプレクサ４２ＤはＰＲＥＬ Ａ
ＤＥＬ ＣＬＫ予備遅延クロック信号を供給する。 この信号のエッジは対応するＳＹＳ ＣＬＫ ＩＮ
システムクロック信号のエッジから、ＡＣ（８：１）カ
ウンタ信号により決定される量だけ遅延されている。
び４２Ｄは、それぞれ、同様に、関連するランクの対応
するノードに接続され、ノードに対して同様の動作をす
る。従って、マルチプレクサ４２ＤはＰＲＥＬ Ａ
ＤＥＬ ＣＬＫ予備遅延クロック信号を供給する。 この信号のエッジは対応するＳＹＳ ＣＬＫ ＩＮ
システムクロック信号のエッジから、ＡＣ（８：１）カ
ウンタ信号により決定される量だけ遅延されている。
【００７０】Ａ遅延パス２６ＡはＡＣ（０）カウンタ信
号に応じて微調整を行う微調遅延回路４４を含む。微調
遅延回路４４は遅延素子４５と、Ａ ＤＥＬ ＣＬ
Ｋ遅延クロック信号をＡＣ（０）カウンタ信号の制御に
より出力するマルチプレクサ４６を含む。遅延素子４５
はＰＲＥＬ Ａ ＤＥＬ ＣＬＫ予備遅延クロッ
ク信号が入力されると、さらに１／２段階の遅延を有す
る出力信号を出力する。遅延素子４５からの出力信号と
、ＰＲＥＬ Ａ ＤＥＬ ＣＬＫ予備遅延クロッ
ク信号は、マルチプレクサ４６の信号入力端子に出力さ
れる。ＡＣ（０）カウンタ信号が否定され、その結果、
２進符号化値が零である場合、マルチプレクサ４６によ
りＰＲＥＬ Ａ ＤＥＬ ＣＬＫ予備遅延クロッ
ク信号が、Ａ ＤＥＬＣＬＫ遅延クロック信号として
出力端子から出力される。 一方、ＡＣ（０）カウンタ信号がアサートされ、２進符
号化値が１である場合、マルチプレクサ４６は遅延素子
４５からの出力信号をその出力端子から出力し、さらに
、１／２段階だけ遅延させる。
号に応じて微調整を行う微調遅延回路４４を含む。微調
遅延回路４４は遅延素子４５と、Ａ ＤＥＬ ＣＬ
Ｋ遅延クロック信号をＡＣ（０）カウンタ信号の制御に
より出力するマルチプレクサ４６を含む。遅延素子４５
はＰＲＥＬ Ａ ＤＥＬ ＣＬＫ予備遅延クロッ
ク信号が入力されると、さらに１／２段階の遅延を有す
る出力信号を出力する。遅延素子４５からの出力信号と
、ＰＲＥＬ Ａ ＤＥＬ ＣＬＫ予備遅延クロッ
ク信号は、マルチプレクサ４６の信号入力端子に出力さ
れる。ＡＣ（０）カウンタ信号が否定され、その結果、
２進符号化値が零である場合、マルチプレクサ４６によ
りＰＲＥＬ Ａ ＤＥＬ ＣＬＫ予備遅延クロッ
ク信号が、Ａ ＤＥＬＣＬＫ遅延クロック信号として
出力端子から出力される。 一方、ＡＣ（０）カウンタ信号がアサートされ、２進符
号化値が１である場合、マルチプレクサ４６は遅延素子
４５からの出力信号をその出力端子から出力し、さらに
、１／２段階だけ遅延させる。
【００７１】当業者には明らかであるが、ＡＣ（８：０
）カウンタ信号はそのレンジ内で変化するので、ＡＣ（
８：０）カウンタ信号の２進符号化値が２３７．５ユニ
ットの遅延に対して零である場合、また、ＡＣ（８：０
）カウンタ信号の２進符号化値が１／２ユニットの増分
で５１１である場合、Ａ遅延素子２５Ａにより零から変
化する遅延量が供給される。
）カウンタ信号はそのレンジ内で変化するので、ＡＣ（
８：０）カウンタ信号の２進符号化値が２３７．５ユニ
ットの遅延に対して零である場合、また、ＡＣ（８：０
）カウンタ信号の２進符号化値が１／２ユニットの増分
で５１１である場合、Ａ遅延素子２５Ａにより零から変
化する遅延量が供給される。
【００７２】上述したことから分かるように、実施例の
図４ないし図６に関連する部分では、第１ランクの各遅
延素子４０（５８）（ｊ）による遅延は、連続するラン
ク４１Ｂないし４１Ｄの全ての遅延素子４０（ｉ）（ｊ
）による遅延と等しくない。従って、遅延の変化は、Ａ
Ｃ（８：０）カウンタ信号の２進値を変化させる関数と
しては、正確に線形ではなく、僅かに不連続になる。特
に、ＡＣ（８：０）カウンタ信号の２進符号化値が変化
した場合、遅延が約５．５増分だけ減少することになる
。集積回路チップ上の遅延素子、特に、遅延量が大きい
遅延素子に対して、正確な遅延を保証することは現行で
は困難である。そこで、ＡＣ（８：０）カウンタ信号の
変化に応じて、マルチプレクサ４２Ａにより、遅延素子
４０（５８）（ｊ）による遅延を加えるか、あるいは削
除して得られる遅延量が、第１ランクで僅かに減少した
ため、差分的かつ非線形に大きく増加または減少すると
いう可能性は薄くなる。第１ランク４１Ａに充分正確な
遅延素子が設けられる場合、上述した第１ランクでの減
少は必要ない。
図４ないし図６に関連する部分では、第１ランクの各遅
延素子４０（５８）（ｊ）による遅延は、連続するラン
ク４１Ｂないし４１Ｄの全ての遅延素子４０（ｉ）（ｊ
）による遅延と等しくない。従って、遅延の変化は、Ａ
Ｃ（８：０）カウンタ信号の２進値を変化させる関数と
しては、正確に線形ではなく、僅かに不連続になる。特
に、ＡＣ（８：０）カウンタ信号の２進符号化値が変化
した場合、遅延が約５．５増分だけ減少することになる
。集積回路チップ上の遅延素子、特に、遅延量が大きい
遅延素子に対して、正確な遅延を保証することは現行で
は困難である。そこで、ＡＣ（８：０）カウンタ信号の
変化に応じて、マルチプレクサ４２Ａにより、遅延素子
４０（５８）（ｊ）による遅延を加えるか、あるいは削
除して得られる遅延量が、第１ランクで僅かに減少した
ため、差分的かつ非線形に大きく増加または減少すると
いう可能性は薄くなる。第１ランク４１Ａに充分正確な
遅延素子が設けられる場合、上述した第１ランクでの減
少は必要ない。
【００７３】第１ランク４１Ａの遅延素子４０（５８）
（ｊ）は、図５に示すように、２つの遅延素子５０（２
８）と２つのインバータ５１（１）と、それらにより相
対遅延量が確認されるインデックスとを比較するもので
ある。同様に、第２ランクの遅延素子４０（１６）（ｊ
）は、図に示すように、２つの遅延素子５２（７）と２
つのインバータ５１（１）を比較するものである。 ランク４１Ａおよび４１Ｂで用いられるような、遅延が
長い遅延素子は、出力される信号のデューティサイクル
が入力信号とは幾分異なるようにしても良い。しかし、
遅延素子にインバータをインタリーブした多段遅延素子
に遅延素子を分けると、遅延素子からの出力信号はその
デューティサイクルが遅延素子の入力信号と同一になる
。
（ｊ）は、図５に示すように、２つの遅延素子５０（２
８）と２つのインバータ５１（１）と、それらにより相
対遅延量が確認されるインデックスとを比較するもので
ある。同様に、第２ランクの遅延素子４０（１６）（ｊ
）は、図に示すように、２つの遅延素子５２（７）と２
つのインバータ５１（１）を比較するものである。 ランク４１Ａおよび４１Ｂで用いられるような、遅延が
長い遅延素子は、出力される信号のデューティサイクル
が入力信号とは幾分異なるようにしても良い。しかし、
遅延素子にインバータをインタリーブした多段遅延素子
に遅延素子を分けると、遅延素子からの出力信号はその
デューティサイクルが遅延素子の入力信号と同一になる
。
【００７４】上述したように、第１ランクの遅延素子４
０（５８）（ｊ）はＢ遅延パス２５Ｂと共通の共通遅延
線３０を備えている。第１ランクによる遅延量が一番最
後の遅延素子４０（５８）（ｊ）に接続されたマルチプ
レクサ４２Ａにより選択されるので、遅延素子４０（５
８）（ｊ）は共通にすることができる。
０（５８）（ｊ）はＢ遅延パス２５Ｂと共通の共通遅延
線３０を備えている。第１ランクによる遅延量が一番最
後の遅延素子４０（５８）（ｊ）に接続されたマルチプ
レクサ４２Ａにより選択されるので、遅延素子４０（５
８）（ｊ）は共通にすることができる。
【００７５】図６はＡ遅延パス２５Ａのカウンタ２７Ａ
を示す。カウンタ２７Ａは９段の２進カウンタによりな
り、カウンタ２７Ａにロード可能な初期値を入力するた
めに用いられるデータ入力端子Ｄ８〜Ｄ０と、ロードイ
ネーブル端子ＬＤと、カウントアップ端子ＵＰと、カウ
ントダウン端子ＤＮとを含む。カウンタ２７Ａは０から
５１１までのレンジの２進符号化値を有する９つのＡＣ
（８：０）カウンタ出力信号を出力する。前述したよう
に、遅延制御回路２２は、まず、レンジの中央値でカウ
ンタ２７Ａの値（この値は２５５または２５６のいずれ
かであっても良い）を確立する。図６に示す実施例では
、初期値として２５６が選択される。この値はデータ入
力端子Ｄ７〜Ｄ０をグランドに接続し、データ入力端子
Ｄ８に電圧を印加することにより得られる。また、デー
タ入力端子Ｄ８をグランドに接続し、データ入力端子Ｄ
０〜Ｄ７に電圧を印加した場合は、初期値として２５５
が得られることになる。どちらの場合にも、遅延制御回
路２２によりＬＤロード信号をアサートしてカウンタ２
７Ａをイネーブルし、カウンタに初期値をロードするこ
とができる。
を示す。カウンタ２７Ａは９段の２進カウンタによりな
り、カウンタ２７Ａにロード可能な初期値を入力するた
めに用いられるデータ入力端子Ｄ８〜Ｄ０と、ロードイ
ネーブル端子ＬＤと、カウントアップ端子ＵＰと、カウ
ントダウン端子ＤＮとを含む。カウンタ２７Ａは０から
５１１までのレンジの２進符号化値を有する９つのＡＣ
（８：０）カウンタ出力信号を出力する。前述したよう
に、遅延制御回路２２は、まず、レンジの中央値でカウ
ンタ２７Ａの値（この値は２５５または２５６のいずれ
かであっても良い）を確立する。図６に示す実施例では
、初期値として２５６が選択される。この値はデータ入
力端子Ｄ７〜Ｄ０をグランドに接続し、データ入力端子
Ｄ８に電圧を印加することにより得られる。また、デー
タ入力端子Ｄ８をグランドに接続し、データ入力端子Ｄ
０〜Ｄ７に電圧を印加した場合は、初期値として２５５
が得られることになる。どちらの場合にも、遅延制御回
路２２によりＬＤロード信号をアサートしてカウンタ２
７Ａをイネーブルし、カウンタに初期値をロードするこ
とができる。
【００７６】カウンタ２７Ａをイネーブルして初期値を
ロードした後、遅延制御回路２２により、Ａ ＵＰカ
ウントアップ信号およびＡ ＤＮカウントダウン信号
をアサートして、カウンタ２７Ａをイネーブルし、交互
にカウントアップとカウントダウンさせることができる
。Ａ ＵＰカウントアップ信号およびＡ ＤＮカウ
ントダウン信号はカウントアップ端子ＵＰまたはカウン
トダウン端子ＤＮにそれぞれ印加されている。カウント
アップまたはカウントダウンに応じて、カウンタ２７Ａ
は、公知の方法により２進符号化値を増加または減少さ
せるＡＣ（８：０）カウンタ信号のうち、選択された信
号をアサートまたは否定し、Ａ遅延線２６Ａをイネーブ
ルして遅延量を増加または減少させることができる。
ロードした後、遅延制御回路２２により、Ａ ＵＰカ
ウントアップ信号およびＡ ＤＮカウントダウン信号
をアサートして、カウンタ２７Ａをイネーブルし、交互
にカウントアップとカウントダウンさせることができる
。Ａ ＵＰカウントアップ信号およびＡ ＤＮカウ
ントダウン信号はカウントアップ端子ＵＰまたはカウン
トダウン端子ＤＮにそれぞれ印加されている。カウント
アップまたはカウントダウンに応じて、カウンタ２７Ａ
は、公知の方法により２進符号化値を増加または減少さ
せるＡＣ（８：０）カウンタ信号のうち、選択された信
号をアサートまたは否定し、Ａ遅延線２６Ａをイネーブ
ルして遅延量を増加または減少させることができる。
【００７７】前述したように、カウンタ２７Ａのカウン
ト値がそのレンジのいずれかの値を超えると、カウンタ
２７Ａは遅延制御回路２２をイネーブルするＡ ＷＲ
ＡＰ信号をアサートする。そして、イネーブルされた遅
延制御回路２２はカウンタをイネーブルし、カウンタに
初期値を再ロードする。カウンタ２７Ａのカウント値が
そのレンジを超えると０を発生する。これはカウンタが
１からカウントダウンするか、あるいは２５５からカウ
ントアップする場合におこる。どちらの場合にも、０は
ＡＣ（８：０）カウンタ信号が全て否定されたことを表
す。１組のインバータ６０の入力端子にはＡＣ（８：０
）カウンタ信号が全て印加される。また、インバータ６
０の出力端子はＡＮＤゲート６１の入力端子に接続され
ている。ＡＣ（８：０）カウンタ信号が全て否定される
と、全てのインバータ６０によりＡＮＤゲート６１の全
ての入力端子に信号が印加され、ＡＮＤゲート６１がイ
ネーブルされ、Ａ ＷＲＡＰ信号をアサートする。Ａ
ＷＲＡＰ信号は遅延状態バス２４を介して遅延制御
回路２に出力される。
ト値がそのレンジのいずれかの値を超えると、カウンタ
２７Ａは遅延制御回路２２をイネーブルするＡ ＷＲ
ＡＰ信号をアサートする。そして、イネーブルされた遅
延制御回路２２はカウンタをイネーブルし、カウンタに
初期値を再ロードする。カウンタ２７Ａのカウント値が
そのレンジを超えると０を発生する。これはカウンタが
１からカウントダウンするか、あるいは２５５からカウ
ントアップする場合におこる。どちらの場合にも、０は
ＡＣ（８：０）カウンタ信号が全て否定されたことを表
す。１組のインバータ６０の入力端子にはＡＣ（８：０
）カウンタ信号が全て印加される。また、インバータ６
０の出力端子はＡＮＤゲート６１の入力端子に接続され
ている。ＡＣ（８：０）カウンタ信号が全て否定される
と、全てのインバータ６０によりＡＮＤゲート６１の全
ての入力端子に信号が印加され、ＡＮＤゲート６１がイ
ネーブルされ、Ａ ＷＲＡＰ信号をアサートする。Ａ
ＷＲＡＰ信号は遅延状態バス２４を介して遅延制御
回路２に出力される。
【００７８】次に、図２および図３を参照して説明する
。上述したように、セレクタ３１はＡ遅延パス２５Ａか
らのＡ ＤＥＬ ＣＬＫ遅延クロック信号、または
Ｂ遅延パス２５ＢからのＢ ＤＥＬ ＣＬＫ遅延ク
ロック信号のうちのいずれか一方を選択するものである
。セレクタ３１は遅延制御回路２２からのＤＥＬ Ｐ
ＡＴＨＳＥＬ遅延パス選択信号に応じて、Ａ ＤＥＬ
ＣＬＫまたはＢ ＤＥＬ ＣＬＫ遅延クロック
信号のいずれかを選択する。図７はセレクタ３１の構成
を示す。セレクタ３１はマルチプレクサ７０を含む。マ
ルチプレクサ４２のデータ入力端子には、Ａ ＤＥＬ
ＣＬＫ遅延クロック信号とＢ ＤＥＬ ＣＬＫ
遅延クロック信号が入力されている。マルチプレクサ７
０により、これらクロック信号のうちのいずれかは、Ｐ
ＡＴＨ ＭＵＸ ＣＴＲＬパスマルチプレクサ制御
信号に応じて、ＣＯＭＰ ＤＥＬ ＣＬＫ複合遅延
クロック信号として出力される。ＰＡＴＨ ＭＵＸ
ＣＴＲＬパスマルチプレクサ制御信号が否定されると
、マルチプレクサ７０によりＡ ＤＥＬ ＣＬＫ遅
延クロック信号がＢ ＤＥＬ ＣＬＫ遅延クロック
信号として出力される。また、ＰＡＴＨ ＭＵＸ
ＣＴＲＬパスマルチプレクサ制御信号がアサートされる
と、マルチプレクサ７０によりＢＤＥＬＣＬＫ遅延クロ
ック信号がＣＯＭＰ ＤＥＬ ＣＬＫ複合遅延クロ
ック信号として出力される。
。上述したように、セレクタ３１はＡ遅延パス２５Ａか
らのＡ ＤＥＬ ＣＬＫ遅延クロック信号、または
Ｂ遅延パス２５ＢからのＢ ＤＥＬ ＣＬＫ遅延ク
ロック信号のうちのいずれか一方を選択するものである
。セレクタ３１は遅延制御回路２２からのＤＥＬ Ｐ
ＡＴＨＳＥＬ遅延パス選択信号に応じて、Ａ ＤＥＬ
ＣＬＫまたはＢ ＤＥＬ ＣＬＫ遅延クロック
信号のいずれかを選択する。図７はセレクタ３１の構成
を示す。セレクタ３１はマルチプレクサ７０を含む。マ
ルチプレクサ４２のデータ入力端子には、Ａ ＤＥＬ
ＣＬＫ遅延クロック信号とＢ ＤＥＬ ＣＬＫ
遅延クロック信号が入力されている。マルチプレクサ７
０により、これらクロック信号のうちのいずれかは、Ｐ
ＡＴＨ ＭＵＸ ＣＴＲＬパスマルチプレクサ制御
信号に応じて、ＣＯＭＰ ＤＥＬ ＣＬＫ複合遅延
クロック信号として出力される。ＰＡＴＨ ＭＵＸ
ＣＴＲＬパスマルチプレクサ制御信号が否定されると
、マルチプレクサ７０によりＡ ＤＥＬ ＣＬＫ遅
延クロック信号がＢ ＤＥＬ ＣＬＫ遅延クロック
信号として出力される。また、ＰＡＴＨ ＭＵＸ
ＣＴＲＬパスマルチプレクサ制御信号がアサートされる
と、マルチプレクサ７０によりＢＤＥＬＣＬＫ遅延クロ
ック信号がＣＯＭＰ ＤＥＬ ＣＬＫ複合遅延クロ
ック信号として出力される。
【００７９】マルチプレクサ制御回路７１はＳＹＳ
ＣＬＫ ＩＮ システムクロック信号と、遅延制御
回路２２からのＤＥＬ ＰＡＴＨ ＳＥＬ遅延パス
選択信号に応じて動作する。マルチプレクサ制御回路は
バッファ部７２と同期部７３の２つを含む。一般的に、
バッファ部７２はＰＡＴＨ ＭＵＸ ＣＴＲＬパス
マルチプレクサ制御信号をＤＥＬ ＰＡＴＨ ＳＥ
Ｌ遅延パス選択信号からバッファする。同期部７３は、
Ａ ＤＥＬ ＣＬＫ遅延クロック信号とＢ ＤＥ
Ｌ ＣＬＫ遅延クロック信号が低電圧状態でない場合
、ＰＡＴＨ ＭＵＸ ＣＴＲＬパスマルチプレクサ
制御信号により、マルチプレクサ７０がイネーブルされ
、その状態が変化しないようにすることを保証する。し
たがって、Ａ ＤＥＬ ＣＬＫ遅延クロック信号と
Ｂ ＤＥＬ ＣＬＫ遅延クロック信号が高電圧レベ
ルである場合で、マルチプレクサ７０により切り換える
ことができる場合、ＣＯＭＰ ＤＥＬ ＣＬＫ
複合遅延クロック信号に電圧スパイク、グリッチ等が発
生する可能性が最小になる。
ＣＬＫ ＩＮ システムクロック信号と、遅延制御
回路２２からのＤＥＬ ＰＡＴＨ ＳＥＬ遅延パス
選択信号に応じて動作する。マルチプレクサ制御回路は
バッファ部７２と同期部７３の２つを含む。一般的に、
バッファ部７２はＰＡＴＨ ＭＵＸ ＣＴＲＬパス
マルチプレクサ制御信号をＤＥＬ ＰＡＴＨ ＳＥ
Ｌ遅延パス選択信号からバッファする。同期部７３は、
Ａ ＤＥＬ ＣＬＫ遅延クロック信号とＢ ＤＥ
Ｌ ＣＬＫ遅延クロック信号が低電圧状態でない場合
、ＰＡＴＨ ＭＵＸ ＣＴＲＬパスマルチプレクサ
制御信号により、マルチプレクサ７０がイネーブルされ
、その状態が変化しないようにすることを保証する。し
たがって、Ａ ＤＥＬ ＣＬＫ遅延クロック信号と
Ｂ ＤＥＬ ＣＬＫ遅延クロック信号が高電圧レベ
ルである場合で、マルチプレクサ７０により切り換える
ことができる場合、ＣＯＭＰ ＤＥＬ ＣＬＫ
複合遅延クロック信号に電圧スパイク、グリッチ等が発
生する可能性が最小になる。
【００８０】バッファ部７２は遅延線として動作するフ
リップフロップ７４，７５，および７６の３つフリップ
フロップを含む。各ＤＥＬ（ｉ）ＤＰＳ（”ｉ”チック
）遅延遅延パス選択信号（”ｉ”は１ないし３の整数で
ある）は、各フリップフロップからの出力信号で、ＳＹ
Ｓ ＣＬＫ ＩＮ システムクロック信号の１，
２，および３チック（“ｉ”の値と一致する）だけ遅延
されたＤＥＬ ＰＡＴＨ ＳＥＬ遅延パス選択信号
のコンディションを表している。排他的ＮＯＲゲート８
０はフリップフロップ７６の入力端子および出力端子か
らの信号が入力され、マルチプレクサ８１の状態を制御
するものである。マルチプレクサ８１はバッファ部の第
４フリップフロップ８２のデータ入力端子に信号を出力
する信号源である。特に、マルチプレクサ８１は、フリ
ップフロップ８２のデータ入力端子に、フリップフロッ
プ７６からのＤＥＬ（３）ＤＰＳ（３チック）遅延遅延
パス選択信号を入力するか、あるいは、フリップフロッ
プ８２からのＣＵＲ ＰＡＴＨカレントパス信号を入
力するかを判断するものである。後述するが、排他的Ｎ
ＯＲゲート８０、マルチプレクサ８１、およびフリップ
フロップ８２により、ＣＵＲ ＰＡＴＨカレントパス
信号は、遅延制御回路２２からのＤＥＬ ＰＡＴＨ
ＳＥＬ遅延パス選択信号に現れるノイズの影響を受け
にくくなる。
リップフロップ７４，７５，および７６の３つフリップ
フロップを含む。各ＤＥＬ（ｉ）ＤＰＳ（”ｉ”チック
）遅延遅延パス選択信号（”ｉ”は１ないし３の整数で
ある）は、各フリップフロップからの出力信号で、ＳＹ
Ｓ ＣＬＫ ＩＮ システムクロック信号の１，
２，および３チック（“ｉ”の値と一致する）だけ遅延
されたＤＥＬ ＰＡＴＨ ＳＥＬ遅延パス選択信号
のコンディションを表している。排他的ＮＯＲゲート８
０はフリップフロップ７６の入力端子および出力端子か
らの信号が入力され、マルチプレクサ８１の状態を制御
するものである。マルチプレクサ８１はバッファ部の第
４フリップフロップ８２のデータ入力端子に信号を出力
する信号源である。特に、マルチプレクサ８１は、フリ
ップフロップ８２のデータ入力端子に、フリップフロッ
プ７６からのＤＥＬ（３）ＤＰＳ（３チック）遅延遅延
パス選択信号を入力するか、あるいは、フリップフロッ
プ８２からのＣＵＲ ＰＡＴＨカレントパス信号を入
力するかを判断するものである。後述するが、排他的Ｎ
ＯＲゲート８０、マルチプレクサ８１、およびフリップ
フロップ８２により、ＣＵＲ ＰＡＴＨカレントパス
信号は、遅延制御回路２２からのＤＥＬ ＰＡＴＨ
ＳＥＬ遅延パス選択信号に現れるノイズの影響を受け
にくくなる。
【００８１】さらに、ＤＥＬ ＰＡＴＨ ＳＥＬ遅
延パス選択信号の状態が一定である場合、ＤＥＬ（２）
ＤＰＳおよびＤＥＬ（３）ＤＰＳ（”ｉ”チック）遅延
遅延パス選択信号は同一になる。その場合、排他的ＮＯ
Ｒゲート８０はアサートされたＣＨ ＤＥＬ変化遅延
信号を発生する。ＣＨ ＤＥＬ変化遅延信号により、
マルチプレクサ８１はイネーブルされ、フリップフロッ
プ７６の出力端子からのＤＥＬ（３）ＤＰＳ（３チック
）遅延遅延パス選択信号を、バッファ部７２のフリップ
フロップ８２のデータ入力端子に出力する。フリップフ
ロップ８２はＤＥＬ ＰＡＴＨ ＳＥＬ遅延パス選
択信号のカレント状態を表すＣＵＲ ＰＡＴＨカレン
トパス信号を出力する。
延パス選択信号の状態が一定である場合、ＤＥＬ（２）
ＤＰＳおよびＤＥＬ（３）ＤＰＳ（”ｉ”チック）遅延
遅延パス選択信号は同一になる。その場合、排他的ＮＯ
Ｒゲート８０はアサートされたＣＨ ＤＥＬ変化遅延
信号を発生する。ＣＨ ＤＥＬ変化遅延信号により、
マルチプレクサ８１はイネーブルされ、フリップフロッ
プ７６の出力端子からのＤＥＬ（３）ＤＰＳ（３チック
）遅延遅延パス選択信号を、バッファ部７２のフリップ
フロップ８２のデータ入力端子に出力する。フリップフ
ロップ８２はＤＥＬ ＰＡＴＨ ＳＥＬ遅延パス選
択信号のカレント状態を表すＣＵＲ ＰＡＴＨカレン
トパス信号を出力する。
【００８２】しかし、ＤＥＬ ＰＡＴＨ ＳＥＬ遅
延パス選択信号の状態が変化した場合、ＤＥＬ ＰＡ
ＴＨ ＳＥＬ遅延パス選択信号の状態は、新たに、Ｓ
ＹＳ ＣＬＫＩＮ システムクロック信号の連続す
るエッジに応じて、まず、フリップフロップ７４により
ラッチされ、ついで、フリップフロップ７５によりラッ
チされる。この点で、フリップフロップ７６に入力され
るＤＥＬ（２）ＤＰＳ（２チック）遅延遅延パス選択信
号の状態が、ＤＥＬ（３）ＤＰＳ（３チック）遅延遅延
パス選択信号とコンプリメントになり、ＤＥＬ ＰＡ
ＴＨ ＳＥＬ遅延パス選択信号の新しい状態を表すこ
とになる。ＤＥＬ（２）ＤＰＳ遅延（２チック）遅延パ
ス選択信号とＤＥＬ（３）ＤＰＳ（３チック）遅延遅延
パス選択信号がコンプリメントであるので、排他的ＮＯ
Ｒゲート８０はＣＨ ＤＥＬ変化遅延信号を発生する
。すると、マルチプレクサ８１はフリップフロップ８２
からＣＵＲＰＡＴＨカレント遅延信号を出力させ、その
信号を同一のフリップフロップ８２のデータ入力端子に
入力させ、フリップフロップ８２の状態を維持させる。
延パス選択信号の状態が変化した場合、ＤＥＬ ＰＡ
ＴＨ ＳＥＬ遅延パス選択信号の状態は、新たに、Ｓ
ＹＳ ＣＬＫＩＮ システムクロック信号の連続す
るエッジに応じて、まず、フリップフロップ７４により
ラッチされ、ついで、フリップフロップ７５によりラッ
チされる。この点で、フリップフロップ７６に入力され
るＤＥＬ（２）ＤＰＳ（２チック）遅延遅延パス選択信
号の状態が、ＤＥＬ（３）ＤＰＳ（３チック）遅延遅延
パス選択信号とコンプリメントになり、ＤＥＬ ＰＡ
ＴＨ ＳＥＬ遅延パス選択信号の新しい状態を表すこ
とになる。ＤＥＬ（２）ＤＰＳ遅延（２チック）遅延パ
ス選択信号とＤＥＬ（３）ＤＰＳ（３チック）遅延遅延
パス選択信号がコンプリメントであるので、排他的ＮＯ
Ｒゲート８０はＣＨ ＤＥＬ変化遅延信号を発生する
。すると、マルチプレクサ８１はフリップフロップ８２
からＣＵＲＰＡＴＨカレント遅延信号を出力させ、その
信号を同一のフリップフロップ８２のデータ入力端子に
入力させ、フリップフロップ８２の状態を維持させる。
【００８３】ＤＥＬ ＰＡＴＨ ＳＥＬ遅延パス選
択信号が新しい状態を維持している場合は、ＳＹＳ
ＣＬＫ ＩＮ システムクロック信号の次のエッジ
により、フリップフロップ７６がイネーブルされ、ＤＥ
Ｌ（２）ＤＰＳ遅延（２チック）遅延パス選択信号がラ
ッチされる。そのとき、ＤＥＬ（３）ＤＰＳ遅延（３チ
ック）遅延パス選択信号状態は、ＤＥＬ（２）ＤＰＳ（
２チック）遅延遅延パス選択信号の状態と同一になる。 その結果、排他的ＮＯＲゲート８０に入力される信号は
、同一状態を有し、ＣＨ ＤＥＬ変化遅延信号をアサ
ートすることになる。アサートされたＣＨ ＤＥＬ変
化遅延信号により、マルチプレクサ８１はイネーブルさ
れ、ＤＥＬ（３）ＤＰＳ（３チック）遅延遅延パス選択
信号をフリップフロップ８２のデータ入力端子に出力す
る。そして、フリップフロップ８２は、マルチプレクサ
８１によりフリップフロップ８２に入力されたＤＥＬ（
３）ＤＰＳ遅延（３チック）遅延パス選択信号を、ＳＹ
Ｓ ＣＬＫ ＩＮ システムクロック信号の次の
エッジに応じてラッチすることになる。そのとき、ＣＵ
Ｒ ＰＡＴＨカレント遅延信号の状態は、ＤＥＬ（３
）ＤＰＳ遅延（３チック）遅延パス選択信号の状態と同
一になる。
択信号が新しい状態を維持している場合は、ＳＹＳ
ＣＬＫ ＩＮ システムクロック信号の次のエッジ
により、フリップフロップ７６がイネーブルされ、ＤＥ
Ｌ（２）ＤＰＳ遅延（２チック）遅延パス選択信号がラ
ッチされる。そのとき、ＤＥＬ（３）ＤＰＳ遅延（３チ
ック）遅延パス選択信号状態は、ＤＥＬ（２）ＤＰＳ（
２チック）遅延遅延パス選択信号の状態と同一になる。 その結果、排他的ＮＯＲゲート８０に入力される信号は
、同一状態を有し、ＣＨ ＤＥＬ変化遅延信号をアサ
ートすることになる。アサートされたＣＨ ＤＥＬ変
化遅延信号により、マルチプレクサ８１はイネーブルさ
れ、ＤＥＬ（３）ＤＰＳ（３チック）遅延遅延パス選択
信号をフリップフロップ８２のデータ入力端子に出力す
る。そして、フリップフロップ８２は、マルチプレクサ
８１によりフリップフロップ８２に入力されたＤＥＬ（
３）ＤＰＳ遅延（３チック）遅延パス選択信号を、ＳＹ
Ｓ ＣＬＫ ＩＮ システムクロック信号の次の
エッジに応じてラッチすることになる。そのとき、ＣＵ
Ｒ ＰＡＴＨカレント遅延信号の状態は、ＤＥＬ（３
）ＤＰＳ遅延（３チック）遅延パス選択信号の状態と同
一になる。
【００８４】その後、ＤＥＬ ＰＡＴＨ ＳＥＬ遅
延パス選択信号の状態が変化するまで、ＣＵＲ ＰＡ
ＴＨカレント遅延信号の状態は変化しない。ＤＥＬ
ＰＡＴＨ ＳＥＬ遅延パス選択信号の状態が変化する
まで、ＤＥＬ（２）ＤＰＳ（２チック）遅延遅延パス選
択信号の状態と、ＤＥＬ（３）ＤＰＳ（３チック）遅延
遅延パス選択信号の状態は変化しない。その結果、排他
的ＮＯＲゲート８０はＣＨ ＤＥＬ変化遅延信号を依
然アサート状態にし、よって、マルチプレクサ８１がイ
ネーブルされ、ＤＥＬ（３）ＤＰＳ（３チック）遅延遅
延パス選択信号をフリップフロップ８２に出力する。
延パス選択信号の状態が変化するまで、ＣＵＲ ＰＡ
ＴＨカレント遅延信号の状態は変化しない。ＤＥＬ
ＰＡＴＨ ＳＥＬ遅延パス選択信号の状態が変化する
まで、ＤＥＬ（２）ＤＰＳ（２チック）遅延遅延パス選
択信号の状態と、ＤＥＬ（３）ＤＰＳ（３チック）遅延
遅延パス選択信号の状態は変化しない。その結果、排他
的ＮＯＲゲート８０はＣＨ ＤＥＬ変化遅延信号を依
然アサート状態にし、よって、マルチプレクサ８１がイ
ネーブルされ、ＤＥＬ（３）ＤＰＳ（３チック）遅延遅
延パス選択信号をフリップフロップ８２に出力する。
【００８５】上述したが、フリップフロップ７６，排他
的ＮＯＲゲート８０、およびマルチプレクサ８１を合成
したので、バッファ７２はＤＥＬ ＰＡＴＨ ＳＥ
Ｌ遅延パス選択信号のノイズの影響を受けにくくなる。 ＤＥＬ ＰＡＴＨ ＳＥＬ遅延パス選択信号のノイ
ズにより、フリップフロップ７４に入力されるＤＥＬ
ＰＡＴＨ ＳＥＬ遅延パス選択信号の状態を瞬時に
変化させることできる。特に、ＤＥＬ ＰＡＴＨ
ＳＥＬ遅延パス選択信号にノイズが多く、その信号状態
が瞬間的に変化して元に戻った場合、それらの状態変化
は一連のＤＥＬ（ｉ）ＤＰＳ（”ｉ”チック）遅延遅延
パス選択信号に表れることになる。その結果、ＤＥＬ（
２）ＤＰＳおよびＤＥＬ（３）ＤＰＳ（”ｉ”チック）
遅延遅延パス選択信号は、ＳＹＳ ＣＬＫ ＩＮ
システムクロック信号の連続する２つのエッジで、状
態が１つになるというより、コンプリメントになり、交
互になる。その間、排他的ＮＯＲゲート８０はＣＨ
ＤＥＬ変化遅延信号を否定し続け、そして、マルチプレ
クサ８１はＣＵＲ ＰＡＴＨカレントパス信号をフリ
ップフロップ８２のデータ入力端子に入力し続け、フリ
ップフロップ８２の状態またはＣＵＲＰＡＴＨカレント
パス信号の状態の変化を禁止する。従って、フリップフ
ロップ７６、排他的ＮＯＲゲート８０、およびマルチプ
レクサ８２は、ＤＥＬ ＰＡＴＨ ＳＥＬ遅延パス
選択信号のノイズに対する耐性がある程度高くなる。
的ＮＯＲゲート８０、およびマルチプレクサ８１を合成
したので、バッファ７２はＤＥＬ ＰＡＴＨ ＳＥ
Ｌ遅延パス選択信号のノイズの影響を受けにくくなる。 ＤＥＬ ＰＡＴＨ ＳＥＬ遅延パス選択信号のノイ
ズにより、フリップフロップ７４に入力されるＤＥＬ
ＰＡＴＨ ＳＥＬ遅延パス選択信号の状態を瞬時に
変化させることできる。特に、ＤＥＬ ＰＡＴＨ
ＳＥＬ遅延パス選択信号にノイズが多く、その信号状態
が瞬間的に変化して元に戻った場合、それらの状態変化
は一連のＤＥＬ（ｉ）ＤＰＳ（”ｉ”チック）遅延遅延
パス選択信号に表れることになる。その結果、ＤＥＬ（
２）ＤＰＳおよびＤＥＬ（３）ＤＰＳ（”ｉ”チック）
遅延遅延パス選択信号は、ＳＹＳ ＣＬＫ ＩＮ
システムクロック信号の連続する２つのエッジで、状
態が１つになるというより、コンプリメントになり、交
互になる。その間、排他的ＮＯＲゲート８０はＣＨ
ＤＥＬ変化遅延信号を否定し続け、そして、マルチプレ
クサ８１はＣＵＲ ＰＡＴＨカレントパス信号をフリ
ップフロップ８２のデータ入力端子に入力し続け、フリ
ップフロップ８２の状態またはＣＵＲＰＡＴＨカレント
パス信号の状態の変化を禁止する。従って、フリップフ
ロップ７６、排他的ＮＯＲゲート８０、およびマルチプ
レクサ８２は、ＤＥＬ ＰＡＴＨ ＳＥＬ遅延パス
選択信号のノイズに対する耐性がある程度高くなる。
【００８６】同期部７３はフリップフロップ８３を含み
、フリップフロップ８３のデータ入力端子には、バッフ
ァ部７２からＣＵＲ ＰＡＴＨカレントパス信号が入
力され、フリップフロップ８３はＰＡＴＨ ＭＵＸ
ＣＴＲＬパスマルチプレクサ制御信号を出力してマル
チプレクサ７０を制御する。フリップフロップ８３のク
ロック端子にはＡＮＤゲート８４からの信号が入力され
ている。ＡＮＤゲート８４の２つの入力端子の一方はＮ
ＯＲゲート８５からの信号が印加され、もう１方の入力
端子は状態変化検知回路８６からの信号が印加されてい
る。 状態変化検知回路８６はＣＵＲ ＰＡＴＨカレントパ
ス信号の状態とＰＡＴＨ ＭＵＸＣＴＲＬパスマルチ
プレクサ制御信号の状態の異同を検出し、その状態が異
なった時点で、ＡＮＤゲート８４の入力端子に信号を印
加する。状態変化検知回路８６は排他的ＮＯＲゲート８
７とフリップフロップ９０を含む。排他的ＮＯＲゲート
８７はＣＵＲ ＰＡＴＨカレントパス信号とＰＡＴＨ
ＭＵＸ ＣＴＲＬパスマルチプレクサ制御信号が
入力され、両信号が異なった場合にのみ信号を出力する
。これはマルチプレクサ７０が遅延パス２５Ａまたは遅
延パス２５Ｂのいずれかに切り換えられた場合に起こる
。排他的ＮＯＲゲート８７から信号が出力された場合、
フリップフロップ９０はＳＹＳ ＣＬＫ ＩＮ
システムクロック信号の次のエッジに応じてセットされ
、アサートされた信号をＡＮＤゲート８４の入力端子の
一方に出力する。
、フリップフロップ８３のデータ入力端子には、バッフ
ァ部７２からＣＵＲ ＰＡＴＨカレントパス信号が入
力され、フリップフロップ８３はＰＡＴＨ ＭＵＸ
ＣＴＲＬパスマルチプレクサ制御信号を出力してマル
チプレクサ７０を制御する。フリップフロップ８３のク
ロック端子にはＡＮＤゲート８４からの信号が入力され
ている。ＡＮＤゲート８４の２つの入力端子の一方はＮ
ＯＲゲート８５からの信号が印加され、もう１方の入力
端子は状態変化検知回路８６からの信号が印加されてい
る。 状態変化検知回路８６はＣＵＲ ＰＡＴＨカレントパ
ス信号の状態とＰＡＴＨ ＭＵＸＣＴＲＬパスマルチ
プレクサ制御信号の状態の異同を検出し、その状態が異
なった時点で、ＡＮＤゲート８４の入力端子に信号を印
加する。状態変化検知回路８６は排他的ＮＯＲゲート８
７とフリップフロップ９０を含む。排他的ＮＯＲゲート
８７はＣＵＲ ＰＡＴＨカレントパス信号とＰＡＴＨ
ＭＵＸ ＣＴＲＬパスマルチプレクサ制御信号が
入力され、両信号が異なった場合にのみ信号を出力する
。これはマルチプレクサ７０が遅延パス２５Ａまたは遅
延パス２５Ｂのいずれかに切り換えられた場合に起こる
。排他的ＮＯＲゲート８７から信号が出力された場合、
フリップフロップ９０はＳＹＳ ＣＬＫ ＩＮ
システムクロック信号の次のエッジに応じてセットされ
、アサートされた信号をＡＮＤゲート８４の入力端子の
一方に出力する。
【００８７】ＮＯＲゲート８５はＡＮＤゲート８４のも
う一方の入力端子を制御するものであるが、Ａ ＤＥ
Ｌ ＣＬＫ遅延クロック信号とＢ ＤＥＬ ＣＬ
Ｋ遅延クロック信号により制御される。特に、ＮＯＲゲ
ート８５は両信号が否定された場合のみ、アサートされ
た出力信号を発生する。ＡＮＤゲート８４の２つの入力
端子の信号がアサートされた場合、ＡＮＤゲート８４は
ＣＬＫ ＦＦクロックフリップフロップ信号をアサー
トする。ＣＬＫ ＦＦクロックフリップフロップ信号
のエッジはフリップフロップ８３をクロックする。ＣＬ
Ｋ ＦＦクロックフリップフロップ信号のアサートに
応じて、フリップフロップ８３はＣＵＲ ＰＡＴＨカ
レントパス信号をラッチし、ＰＡＴＨ ＭＵＸ Ｃ
ＴＲＬパスマルチプレクサ制御信号として出力し、マル
チプレクサ７０を制御する。
う一方の入力端子を制御するものであるが、Ａ ＤＥ
Ｌ ＣＬＫ遅延クロック信号とＢ ＤＥＬ ＣＬ
Ｋ遅延クロック信号により制御される。特に、ＮＯＲゲ
ート８５は両信号が否定された場合のみ、アサートされ
た出力信号を発生する。ＡＮＤゲート８４の２つの入力
端子の信号がアサートされた場合、ＡＮＤゲート８４は
ＣＬＫ ＦＦクロックフリップフロップ信号をアサー
トする。ＣＬＫ ＦＦクロックフリップフロップ信号
のエッジはフリップフロップ８３をクロックする。ＣＬ
Ｋ ＦＦクロックフリップフロップ信号のアサートに
応じて、フリップフロップ８３はＣＵＲ ＰＡＴＨカ
レントパス信号をラッチし、ＰＡＴＨ ＭＵＸ Ｃ
ＴＲＬパスマルチプレクサ制御信号として出力し、マル
チプレクサ７０を制御する。
【００８８】従って、同期部７３は、（１）ＣＵＲ
ＰＡＴＨカレントパス信号の状態が、ＰＡＴＨ ＭＵ
Ｘ ＣＴＲＬパスマルチプレクサ制御信号の状態と異
なっていない場合、ついで、（２）Ａ ＤＥＬ Ｃ
ＬＫ遅延クロック信号とＢ ＤＥＬ ＣＬＫ遅延ク
ロック信号が低電圧状態であるとき、フリップフロップ
８３をクロックしない。（２）の場合、ＣＯＭＰ Ｄ
ＥＬ ＣＬＫ 複合遅延クロック信号のノイズの可
能性は最小になる。ＣＯＭＰ ＤＥＬ ＣＬＫ
複合遅延クロック信号のノイズは、Ａ ＤＥＬ Ｃ
ＬＫ遅延クロック信号またはＢ ＤＥＬ ＣＬＫ遅
延クロック信号のいずれかが高電圧状態にある場合、マ
ルチプレクサ７０が切り換えられた場合に生じる。（１
）の場合、フリップフロップ８３が必要なときにのみク
ロックされ、同様に、ノイズが発生する可能性は少なく
なる。
ＰＡＴＨカレントパス信号の状態が、ＰＡＴＨ ＭＵ
Ｘ ＣＴＲＬパスマルチプレクサ制御信号の状態と異
なっていない場合、ついで、（２）Ａ ＤＥＬ Ｃ
ＬＫ遅延クロック信号とＢ ＤＥＬ ＣＬＫ遅延ク
ロック信号が低電圧状態であるとき、フリップフロップ
８３をクロックしない。（２）の場合、ＣＯＭＰ Ｄ
ＥＬ ＣＬＫ 複合遅延クロック信号のノイズの可
能性は最小になる。ＣＯＭＰ ＤＥＬ ＣＬＫ
複合遅延クロック信号のノイズは、Ａ ＤＥＬ Ｃ
ＬＫ遅延クロック信号またはＢ ＤＥＬ ＣＬＫ遅
延クロック信号のいずれかが高電圧状態にある場合、マ
ルチプレクサ７０が切り換えられた場合に生じる。（１
）の場合、フリップフロップ８３が必要なときにのみク
ロックされ、同様に、ノイズが発生する可能性は少なく
なる。
【００８９】また、セレクタ３１はシステムコントロー
ラ（図示しない）からのグローバルＲＥＳＥＴ信号に応
じて動作する。図示しないシステムコントローラは、ク
ロックバッファ回路１０を有するチップを含むシステム
を制御するものである。ＲＥＳＥＴ信号はセレクタ３１
の複数のフリップフロップの状態を初期化して、ＰＡＴ
Ｈ ＭＵＸ ＣＴＲＬパスマルチプレクサ制御信号
を発生し、ＰＡＴＨ ＭＵＸ ＣＴＲＬパスマルチ
プレクサ制御信号により、マルチプレクサ７０の状態を
制御し、Ｂ遅延パス２５ＢからのＢ ＤＥＬ ＣＬ
Ｋ遅延クロック信号を、ＣＯＭＰ ＤＥＬ ＣＬＫ
複合遅延クロック信号として出力する。
ラ（図示しない）からのグローバルＲＥＳＥＴ信号に応
じて動作する。図示しないシステムコントローラは、ク
ロックバッファ回路１０を有するチップを含むシステム
を制御するものである。ＲＥＳＥＴ信号はセレクタ３１
の複数のフリップフロップの状態を初期化して、ＰＡＴ
Ｈ ＭＵＸ ＣＴＲＬパスマルチプレクサ制御信号
を発生し、ＰＡＴＨ ＭＵＸ ＣＴＲＬパスマルチ
プレクサ制御信号により、マルチプレクサ７０の状態を
制御し、Ｂ遅延パス２５ＢからのＢ ＤＥＬ ＣＬ
Ｋ遅延クロック信号を、ＣＯＭＰ ＤＥＬ ＣＬＫ
複合遅延クロック信号として出力する。
【００９０】上述したように、遅延制御回路２２（図１
）の遅延状態装置３３（図３）の状態は、可変遅延回路
２０を制御する際に、種々の状態に移行する。図８は状
態を示す。この図は遅延状態回路３３の状態を理解する
のに有益である。図８において、ブロックは遅延状態装
置３３の状態を示し、矢印は遷移を示す。また、各矢印
は遅延状態装置３３に入力される入力信号の論理結合、
すなわち、特別の遷移となる論理結合により付される。 矢印がブロックからブロックに延びる場合は、ある状態
からある状態への遷移を表す。あるブックから延びた矢
印が同一ブロックに戻る場合は、同一状態の遷移を表す
。
）の遅延状態装置３３（図３）の状態は、可変遅延回路
２０を制御する際に、種々の状態に移行する。図８は状
態を示す。この図は遅延状態回路３３の状態を理解する
のに有益である。図８において、ブロックは遅延状態装
置３３の状態を示し、矢印は遷移を示す。また、各矢印
は遅延状態装置３３に入力される入力信号の論理結合、
すなわち、特別の遷移となる論理結合により付される。 矢印がブロックからブロックに延びる場合は、ある状態
からある状態への遷移を表す。あるブックから延びた矢
印が同一ブロックに戻る場合は、同一状態の遷移を表す
。
【００９１】入力信号を論理的に結合するやり方は公知
のブーリアン論理記号を用いて示してある。すなわち、
“Ｖ”はブーリアンＯＲ演算を表し、転倒“Ｖ”はブー
リアンＡＮＤ演算を表す。遷移可能な信号状態は信号名
にバーが付けてあるか否かによって表す。信号名にバー
が付いていない場合は、信号がアサートされたとき、示
された遷移が発生し、信号名にバーが付いている場合は
、信号が否定された時、遷移が発生する。
のブーリアン論理記号を用いて示してある。すなわち、
“Ｖ”はブーリアンＯＲ演算を表し、転倒“Ｖ”はブー
リアンＡＮＤ演算を表す。遷移可能な信号状態は信号名
にバーが付けてあるか否かによって表す。信号名にバー
が付いていない場合は、信号がアサートされたとき、示
された遷移が発生し、信号名にバーが付いている場合は
、信号が否定された時、遷移が発生する。
【００９２】図８は遅延状態装置３３により維持される
状態、特に、Ａ遅延パス２５Ａに関連する状態のうちの
約半分を示す。Ｂ遅延パス２５Ｂにより維持される状態
と、状態遷移する信号とは同一である。従って、Ａ遅延
パス２５Ａに関する状態および遷移は、遅延状態装置３
３の動作を理解できるように記述しなければならない。 遅延状態装置３３の初期状態が状態９１（“Ｂ ＤＥ
ＬＡＹ ＬＩＮＥ”）である場合、遅延状態装置３３
によりＤＥＬ ＰＡＴＨ ＳＥＬ遅延パス選択信号
をアサートして、セレクタ３１をイネーブルし、Ｂ
ＤＥＬ ＣＬＫ遅延クロック信号をＣＯＭＰ ＤＥ
Ｌ ＣＬＫ複合遅延クロック信号として出力する。状
態９１に移行する前に、間隔カウンタ３４（図３）はカ
ウントアウトし、その結果、遅延状態装置３３は間隔カ
ウンタ３４により決定される期間の間、ＤＥＬ ＰＡ
ＴＨ ＳＥＬ遅延パス選択信号をアサートする。
状態、特に、Ａ遅延パス２５Ａに関連する状態のうちの
約半分を示す。Ｂ遅延パス２５Ｂにより維持される状態
と、状態遷移する信号とは同一である。従って、Ａ遅延
パス２５Ａに関する状態および遷移は、遅延状態装置３
３の動作を理解できるように記述しなければならない。 遅延状態装置３３の初期状態が状態９１（“Ｂ ＤＥ
ＬＡＹ ＬＩＮＥ”）である場合、遅延状態装置３３
によりＤＥＬ ＰＡＴＨ ＳＥＬ遅延パス選択信号
をアサートして、セレクタ３１をイネーブルし、Ｂ
ＤＥＬ ＣＬＫ遅延クロック信号をＣＯＭＰ ＤＥ
Ｌ ＣＬＫ複合遅延クロック信号として出力する。状
態９１に移行する前に、間隔カウンタ３４（図３）はカ
ウントアウトし、その結果、遅延状態装置３３は間隔カ
ウンタ３４により決定される期間の間、ＤＥＬ ＰＡ
ＴＨ ＳＥＬ遅延パス選択信号をアサートする。
【００９３】遅延状態装置が状態９１にあり、その後、
位相比較器２３（図１）がＬＡＧ信号をアサートする場
合、遅延状態装置３３は状態９２（“ＩＮＣ ＡＣＴ
Ｒ”）に移行する。その状態で、遅延状態装置３３は予
め定めた回数だけ繰り返しＡＵＰカウントアップ信号を
アサートし、その後、Ａ遅延パス２５ＡからのＡＤＥＬ
ＣＬＫ遅延クロック信号が、Ｂ ＤＥＬ ＣＬ
Ｋ遅延クロック信号より遅れているか否かを判断する。 遅延状態装置３３がＡ ＵＰカウントアップ信号をカ
ウントアップする回数は、遷移カウンタ３５により決定
される。 従って、状態９２で、遅延状態装置３３が実際に幾つか
の中間状態を維持する。その状態で、遅延状態装置３３
は、（ｉ）ＬＤ ＴＲ ＣＴＲロード遷移カウンタ
信号をアサートし、初期値を遷移カウンタ３５にロード
する。
位相比較器２３（図１）がＬＡＧ信号をアサートする場
合、遅延状態装置３３は状態９２（“ＩＮＣ ＡＣＴ
Ｒ”）に移行する。その状態で、遅延状態装置３３は予
め定めた回数だけ繰り返しＡＵＰカウントアップ信号を
アサートし、その後、Ａ遅延パス２５ＡからのＡＤＥＬ
ＣＬＫ遅延クロック信号が、Ｂ ＤＥＬ ＣＬ
Ｋ遅延クロック信号より遅れているか否かを判断する。 遅延状態装置３３がＡ ＵＰカウントアップ信号をカ
ウントアップする回数は、遷移カウンタ３５により決定
される。 従って、状態９２で、遅延状態装置３３が実際に幾つか
の中間状態を維持する。その状態で、遅延状態装置３３
は、（ｉ）ＬＤ ＴＲ ＣＴＲロード遷移カウンタ
信号をアサートし、初期値を遷移カウンタ３５にロード
する。
【００９４】（ｉｉ）Ａ ＵＰカウントアップ信号を
繰り返しアサートする。カウンタ２７ＡはＡ ＵＰカ
ウントアップ制御信号を上述した信号として用いる。さ
らに、ＯＲゲート３８はＡ ＵＰカウントアップ信号
を入力し、遷移カウンタ３５をイネーブルしてカウント
アップする。遷移カウンタ３５はカウントアウトすると
、遷移カウンタ３５はＤＴＲ ＳＴＡＴＥ ＤＥＬ
カウンタ状態遅延信号をアサートする。
繰り返しアサートする。カウンタ２７ＡはＡ ＵＰカ
ウントアップ制御信号を上述した信号として用いる。さ
らに、ＯＲゲート３８はＡ ＵＰカウントアップ信号
を入力し、遷移カウンタ３５をイネーブルしてカウント
アップする。遷移カウンタ３５はカウントアウトすると
、遷移カウンタ３５はＤＴＲ ＳＴＡＴＥ ＤＥＬ
カウンタ状態遅延信号をアサートする。
【００９５】（ｉｉｉ）ＤＴＲ ＳＴＡＴＥ ＤＥ
Ｌカウンタ状態遅延信号に応じて、遅延状態装置はＡ
ＵＰカウントアップ信号のアサートを停止し、ＬＤ
ＩＮＴ ＣＴＲロード間隔カウンタ信号をアサート
する。ＬＤ ＩＮＴ ＣＴＲロード間隔カウンタ信
号により、間隔カウンタ３４がイネーブルされ、初期値
がロードされる。その後、間隔カウンタ３４はＳＹＳ
ＣＬＫ ＩＮシステムクロック信号のチックに応じ
てインクリメントする。間隔カウンタはカウントアウト
すると、ＩＮＴ ＣＴＲ間隔カウンタ信号をアサート
する。
Ｌカウンタ状態遅延信号に応じて、遅延状態装置はＡ
ＵＰカウントアップ信号のアサートを停止し、ＬＤ
ＩＮＴ ＣＴＲロード間隔カウンタ信号をアサート
する。ＬＤ ＩＮＴ ＣＴＲロード間隔カウンタ信
号により、間隔カウンタ３４がイネーブルされ、初期値
がロードされる。その後、間隔カウンタ３４はＳＹＳ
ＣＬＫ ＩＮシステムクロック信号のチックに応じ
てインクリメントする。間隔カウンタはカウントアウト
すると、ＩＮＴ ＣＴＲ間隔カウンタ信号をアサート
する。
【００９６】間隔カウンタ３４からのＩＮＴ ＣＴＲ
間隔カウンタ信号に応じて、遅延状態装置３３はＡ
ＬＡＧ Ｂ信号およびＡ ＷＲＡＰ信号を検査する
。これらの信号が否定された場合は、遅延状態装置３３
は遷移し、状態９２に戻り、再び、上述した動作を開始
する。 しかし、間隔カウンタ３４が上記中間状態（ｉｉｉ）で
ＩＮＴ ＣＴＲ間隔カウンタ信号をアサートすると、
遅延状態装置３３は、（ａ）Ａ ＬＡＧ Ｂ信号が
アサートされ、Ａ ＤＥＬ ＣＬＫ遅延クロック信
号がＢ ＤＥＬ ＣＬＫ遅延クロック信号より遅れ
ていることを示すか、（ｂ）ＡＷＲＡＰ信号が否定され
、状態９３（“ＤＥＣ Ａ ＣＴＲ”）に移行する
かを判定する。
間隔カウンタ信号に応じて、遅延状態装置３３はＡ
ＬＡＧ Ｂ信号およびＡ ＷＲＡＰ信号を検査する
。これらの信号が否定された場合は、遅延状態装置３３
は遷移し、状態９２に戻り、再び、上述した動作を開始
する。 しかし、間隔カウンタ３４が上記中間状態（ｉｉｉ）で
ＩＮＴ ＣＴＲ間隔カウンタ信号をアサートすると、
遅延状態装置３３は、（ａ）Ａ ＬＡＧ Ｂ信号が
アサートされ、Ａ ＤＥＬ ＣＬＫ遅延クロック信
号がＢ ＤＥＬ ＣＬＫ遅延クロック信号より遅れ
ていることを示すか、（ｂ）ＡＷＲＡＰ信号が否定され
、状態９３（“ＤＥＣ Ａ ＣＴＲ”）に移行する
かを判定する。
【００９７】状態９３では、遅延状態装置３３は１回ま
たはそれ以上の回数、ＡＤＮカウントダウン信号をアサ
ートし、カウンタ２７Ａをイネーブルしてカウンタダウ
ンさせる。Ａ遅延パスによる遅延を減少させ、各アサー
トごとに、間隔カウンタをイネーブルする。そして、カ
ウンタ３４がカウントアウトした後、Ａ ＬＥＡＤＢ
信号を検査する。Ａ ＬＥＡＤ Ｂ信号が、１つの
繰り返しの後、アサートされない場合、遅延状態装置は
さらに繰り返しを行う。状態９３では、遅延状態装置３
３はＡ遅延パス２５Ａでの遅延を可能にする。Ａ遅延パ
ス２５Ａでの遅延はＢ遅延パス２５Ｂで現在行われてい
る遅延の増分より短くされる。特に、状態９３では、遅
延状態装置３３は３つの中間状態を維持する。遅延状態
装置３３は、（ｉ）Ａ ＤＮカウントダウン信号をア
サートする。カウンタ２７ＡはＡ ＤＮカウントダウ
ン信号を後述する信号として用いる。
たはそれ以上の回数、ＡＤＮカウントダウン信号をアサ
ートし、カウンタ２７Ａをイネーブルしてカウンタダウ
ンさせる。Ａ遅延パスによる遅延を減少させ、各アサー
トごとに、間隔カウンタをイネーブルする。そして、カ
ウンタ３４がカウントアウトした後、Ａ ＬＥＡＤＢ
信号を検査する。Ａ ＬＥＡＤ Ｂ信号が、１つの
繰り返しの後、アサートされない場合、遅延状態装置は
さらに繰り返しを行う。状態９３では、遅延状態装置３
３はＡ遅延パス２５Ａでの遅延を可能にする。Ａ遅延パ
ス２５Ａでの遅延はＢ遅延パス２５Ｂで現在行われてい
る遅延の増分より短くされる。特に、状態９３では、遅
延状態装置３３は３つの中間状態を維持する。遅延状態
装置３３は、（ｉ）Ａ ＤＮカウントダウン信号をア
サートする。カウンタ２７ＡはＡ ＤＮカウントダウ
ン信号を後述する信号として用いる。
【００９８】（ｉｉ）ＬＤ ＩＮＴ ＣＴＲロード
間隔カウンタ信号をアサートして間隔カウンタ３４をイ
ネーブルし、初期値をロードする。その後、間隔カウン
タ３４はＳＹＳ ＣＬＫ ＩＮシステムクロック信
号のチックに応じてインクリメントする。間隔カウンタ
３４はカウントアウトすると、ＩＮＴ ＣＴＲ間隔カ
ウンタ信号をアサートする。
間隔カウンタ信号をアサートして間隔カウンタ３４をイ
ネーブルし、初期値をロードする。その後、間隔カウン
タ３４はＳＹＳ ＣＬＫ ＩＮシステムクロック信
号のチックに応じてインクリメントする。間隔カウンタ
３４はカウントアウトすると、ＩＮＴ ＣＴＲ間隔カ
ウンタ信号をアサートする。
【００９９】（ｉｉｉ）間隔カウンタ３４のＩＮＴ
ＣＴＲ間隔カウンタ信号に応じて、遅延状態装置３３は
Ａ ＬＥＡＤ Ｂ信号とＡ ＷＲＡＰ信号のコン
ディションを検査する。これらの信号が否定された場合
は、遅延状態装置３３は遷移し、状態９３に戻り、再び
、上述した動作を開始する。しかし、間隔カウンタ３４
が上記中間状態（ｉｉ）でＩＮＴ ＣＴＲ間隔カウン
タ信号をアサートすると、遅延状態装置３３は、（ａ）
Ａ ＬＥＡＤ Ｂ信号がアサートされ、Ａ ＤＥ
Ｌ ＣＬＫ遅延クロック信号がＢ ＤＥＬ ＣＬ
Ｋ遅延クロック信号より進んでいることを示めすか、（
ｂ）Ａ ＷＲＡＰ信号が否定され、状態９４（“ＳＷ
ＩＴＣＨ ＡＤＥＬＡＹ ＬＩＮＥ”）に移行する
かを判定する。状態９４では、遅延状態装置３３により
ＤＥＬ ＰＡＴＨ ＳＥＬ遅延パス選択信号が否定
されると、セレクタ３１（図２）がイネーブルされ、Ａ
ＤＥＬＣＬＫ遅延クロック信号がＣＯＭＰ ＤＥ
Ｌ ＣＬＫ複合遅延クロック信号として出力される。 さらに、遅延状態装置３３はＬＤ ＩＮＴ ＣＴＲ
ロード間隔カウンタ信号をアサートし、初期値を間隔カ
ウンタ３４にロードする。間隔カウンタがカウントアウ
トしてＩＮＴ ＣＴＲ間隔カウンタ信号をアサートす
る場合、遅延状態装置３３は状態９５（“Ａ ＤＥＬ
ＡＹ ＬＩＮＥ“）に移行する。状態９５は状態９１
に対応する。
ＣＴＲ間隔カウンタ信号に応じて、遅延状態装置３３は
Ａ ＬＥＡＤ Ｂ信号とＡ ＷＲＡＰ信号のコン
ディションを検査する。これらの信号が否定された場合
は、遅延状態装置３３は遷移し、状態９３に戻り、再び
、上述した動作を開始する。しかし、間隔カウンタ３４
が上記中間状態（ｉｉ）でＩＮＴ ＣＴＲ間隔カウン
タ信号をアサートすると、遅延状態装置３３は、（ａ）
Ａ ＬＥＡＤ Ｂ信号がアサートされ、Ａ ＤＥ
Ｌ ＣＬＫ遅延クロック信号がＢ ＤＥＬ ＣＬ
Ｋ遅延クロック信号より進んでいることを示めすか、（
ｂ）Ａ ＷＲＡＰ信号が否定され、状態９４（“ＳＷ
ＩＴＣＨ ＡＤＥＬＡＹ ＬＩＮＥ”）に移行する
かを判定する。状態９４では、遅延状態装置３３により
ＤＥＬ ＰＡＴＨ ＳＥＬ遅延パス選択信号が否定
されると、セレクタ３１（図２）がイネーブルされ、Ａ
ＤＥＬＣＬＫ遅延クロック信号がＣＯＭＰ ＤＥ
Ｌ ＣＬＫ複合遅延クロック信号として出力される。 さらに、遅延状態装置３３はＬＤ ＩＮＴ ＣＴＲ
ロード間隔カウンタ信号をアサートし、初期値を間隔カ
ウンタ３４にロードする。間隔カウンタがカウントアウ
トしてＩＮＴ ＣＴＲ間隔カウンタ信号をアサートす
る場合、遅延状態装置３３は状態９５（“Ａ ＤＥＬ
ＡＹ ＬＩＮＥ“）に移行する。状態９５は状態９１
に対応する。
【０１００】状態９１に戻る。ＬＥＡＤまたはＰＨ
ＢＡＤ逆相信号がアサートされた場合、遅延状態装置３
３は状態９６に移行し、その後、状態９７に移行する。 状態９７は上述した状態９２，９３と同様の状態である
ので、詳細な説明はしない。遅延状態装置３３は、状態
９６では、Ａ ＬＥＡＤ Ｂ信号（状態９２で用い
るＡＬＡＧ Ｂ信号に替えて）を一部用いて状態から
移行するか否かを判定するのが望ましく、また、状態９
７では、Ａ ＬＡＧ Ｂ信号（状態９３で用いるＡ
ＬＥＡＤ Ｂ信号に替えて）を一部用いて状態から移
行するか否かを判定するのが望ましい。遅延状態装置３
３は、状態９７の次に、上述したように、状態９４に通
常移行し、その後、状態９５に移行する。
ＢＡＤ逆相信号がアサートされた場合、遅延状態装置３
３は状態９６に移行し、その後、状態９７に移行する。 状態９７は上述した状態９２，９３と同様の状態である
ので、詳細な説明はしない。遅延状態装置３３は、状態
９６では、Ａ ＬＥＡＤ Ｂ信号（状態９２で用い
るＡＬＡＧ Ｂ信号に替えて）を一部用いて状態から
移行するか否かを判定するのが望ましく、また、状態９
７では、Ａ ＬＡＧ Ｂ信号（状態９３で用いるＡ
ＬＥＡＤ Ｂ信号に替えて）を一部用いて状態から移
行するか否かを判定するのが望ましい。遅延状態装置３
３は、状態９７の次に、上述したように、状態９４に通
常移行し、その後、状態９５に移行する。
【０１０１】上述したように、カウンタ２７Ａ（図２）
からのＡ ＷＲＡＰ信号が否定された場合、遅延状態
装置３３は状態９２，状態９３，状態９６，または状態
９７のうちのいずれかの状態に移行するか、あるいは、
それらの状態のうちのいずれかの状態を維持する。遅延
状態装置３３がこれらの状態のうちのいずれかの状態に
あり、Ａ ＷＲＡＰ信号がアサートされる場合、遅延
状態装置３３は状態１００に移行する。状態１００では
、遅延状態装置はまずＡ ＬＤロードイネーブル信号
をアサートする。上述したように、Ａ ＬＤロードイ
ネーブル信号により、カウンタ２７Ａがイネーブルされ
、値レンジの中央値で初期値をロードする。
からのＡ ＷＲＡＰ信号が否定された場合、遅延状態
装置３３は状態９２，状態９３，状態９６，または状態
９７のうちのいずれかの状態に移行するか、あるいは、
それらの状態のうちのいずれかの状態を維持する。遅延
状態装置３３がこれらの状態のうちのいずれかの状態に
あり、Ａ ＷＲＡＰ信号がアサートされる場合、遅延
状態装置３３は状態１００に移行する。状態１００では
、遅延状態装置はまずＡ ＬＤロードイネーブル信号
をアサートする。上述したように、Ａ ＬＤロードイ
ネーブル信号により、カウンタ２７Ａがイネーブルされ
、値レンジの中央値で初期値をロードする。
【０１０２】カウンタ２７Ａの調整をイネーブルするこ
とにより、Ａ ＤＥＬ ＣＬＫ遅延クロック信号と
Ｂ ＤＥＬ ＣＬＫ遅延クロック信号の間の位相関
係を実質的に変えるのが望ましい。従って、状態９２ま
たは状態９６のいずれかに移行する前に、遅延状態装置
３３はＡ ＤＥＬ ＣＬＫ遅延クロック信号がＢ
ＤＥＬ ＣＬＫ遅延クロック信号より遅れているか
否かを、Ａ ＬＡＧ Ｂ信号の状態により判定する
ことができる。遅れている場合は、遅延状態装置は状態
９２に移行し、遅れていない場合は、状態９６に移行す
る。
とにより、Ａ ＤＥＬ ＣＬＫ遅延クロック信号と
Ｂ ＤＥＬ ＣＬＫ遅延クロック信号の間の位相関
係を実質的に変えるのが望ましい。従って、状態９２ま
たは状態９６のいずれかに移行する前に、遅延状態装置
３３はＡ ＤＥＬ ＣＬＫ遅延クロック信号がＢ
ＤＥＬ ＣＬＫ遅延クロック信号より遅れているか
否かを、Ａ ＬＡＧ Ｂ信号の状態により判定する
ことができる。遅れている場合は、遅延状態装置は状態
９２に移行し、遅れていない場合は、状態９６に移行す
る。
【０１０３】状態１００は３つの中間状態を備えている
。３つの中間状態では、遅延状態装置３３は、（ｉ）Ａ
ＬＤロードイネーブル信号をアサートする。カウン
タ２７Ａはその信号を上述した信号として用いる。
。３つの中間状態では、遅延状態装置３３は、（ｉ）Ａ
ＬＤロードイネーブル信号をアサートする。カウン
タ２７Ａはその信号を上述した信号として用いる。
【０１０４】（ｉｉ）ＬＤ ＩＮＴ ＣＴＲロード
間隔カウンタ信号をアサートして間隔カウンタ３４をイ
ネーブルし、初期値をロードする。その後、間隔カウン
タ３４はＳＹＳ ＣＬＫ ＩＮシステムクロック信
号のチックに応じてインクリメントする。間隔カウンタ
３４はカウントアウトすると、ＩＮＴ ＣＴＲ間隔カ
ウンタ信号をアサートする。
間隔カウンタ信号をアサートして間隔カウンタ３４をイ
ネーブルし、初期値をロードする。その後、間隔カウン
タ３４はＳＹＳ ＣＬＫ ＩＮシステムクロック信
号のチックに応じてインクリメントする。間隔カウンタ
３４はカウントアウトすると、ＩＮＴ ＣＴＲ間隔カ
ウンタ信号をアサートする。
【０１０５】（ｉｉｉ）間隔カウンタ３４のＩＮＴ
ＣＴＲ間隔カウンタ信号のアサートに応じて、遅延状態
装置３３は位相比較器３２ＡからのＡ ＬＡＧ Ｂ
信号のコンディションを検査する。Ａ ＬＡＧ Ｂ
信号がアサートされた場合、遅延状態装置３３は状態９
２に移行し、否定された場合、遅延状態装置は状態９６
に移行する。どの場合でも、その後、遅延状態装置３３
は上述したように動作する。
ＣＴＲ間隔カウンタ信号のアサートに応じて、遅延状態
装置３３は位相比較器３２ＡからのＡ ＬＡＧ Ｂ
信号のコンディションを検査する。Ａ ＬＡＧ Ｂ
信号がアサートされた場合、遅延状態装置３３は状態９
２に移行し、否定された場合、遅延状態装置は状態９６
に移行する。どの場合でも、その後、遅延状態装置３３
は上述したように動作する。
【０１０６】上述したように、図８はＡ遅延パス２５Ａ
にのみ関係する遅延状態装置の状態を示す。図８に示す
状態図は、Ｂ遅延パス２５Ｂに関係する状態を含むには
、ブロック９１とブロック９５の間の縦軸の回りに図を
反射させるとともに、反射させた部分の“Ａ”と“Ｂ”
を交換し、完結させることができることが確認されるで
あろう。遅延状態装置３３がＡ遅延パス２５Ａによる遅
延を調整した後、状態９５にある場合で、位相比較器２
３（図１）からのＰＨ ＯＫ同相信号がアサートされ
た場合、遅延状態装置３３は状態９５にある。ＬＡＧ信
号がアサートされた場合は、遅延状態装置３３は状態９
２に対応する状態に移行する。そして、上述した遅延カ
ウンタ２７Ｂの場合と同様に動作をし、位相カウンタ３
２Ｂからの信号を用いる。一方、ＬＥＡＤまたはＰＨ
ＢＡＤ逆相信号がアサートされた場合、遅延状態装置
は状態９６に対応する状態に移行する。そして、上述し
た遅延カウンタ２７Ｂの場合と同様に動作をし、位相カ
ウンタ３２Ｂからの信号を用いる。
にのみ関係する遅延状態装置の状態を示す。図８に示す
状態図は、Ｂ遅延パス２５Ｂに関係する状態を含むには
、ブロック９１とブロック９５の間の縦軸の回りに図を
反射させるとともに、反射させた部分の“Ａ”と“Ｂ”
を交換し、完結させることができることが確認されるで
あろう。遅延状態装置３３がＡ遅延パス２５Ａによる遅
延を調整した後、状態９５にある場合で、位相比較器２
３（図１）からのＰＨ ＯＫ同相信号がアサートされ
た場合、遅延状態装置３３は状態９５にある。ＬＡＧ信
号がアサートされた場合は、遅延状態装置３３は状態９
２に対応する状態に移行する。そして、上述した遅延カ
ウンタ２７Ｂの場合と同様に動作をし、位相カウンタ３
２Ｂからの信号を用いる。一方、ＬＥＡＤまたはＰＨ
ＢＡＤ逆相信号がアサートされた場合、遅延状態装置
は状態９６に対応する状態に移行する。そして、上述し
た遅延カウンタ２７Ｂの場合と同様に動作をし、位相カ
ウンタ３２Ｂからの信号を用いる。
【０１０７】図９はクロックバッファ回路１０の位相比
較器２３（図１）の構成を示す。可変遅延素子２０の位
相比較器３２Ａ，３２Ｂと同様の回路を用いても良い。 位相比較器２３は３つの主要な要素を含む。すなわち、
位相検出器１１０、位相フィルタ１１１、および位相デ
コーダ１１２を含む。位相検出器１１０はドライバ１０
（図１）からのＳＹＳ ＣＬＫ ＩＮシステムクロ
ック信号とＤＥＬ ＣＬＫＯＵＴ遅延クロックアウト
信号を入力して、ＣＯＭ ＬＡＴ ＲＥＦ／ＳＹＳ
−ＤＥＬコンプリメントラッチ基準／システム−遅延信
号と、ＣＯＭ ＬＡＴＲＥＦ−ＤＥＬ／ＳＹＳコンプ
リメントラッチ基準−遅延／システム信号を発生するも
のである。位相フィルタ１１１はこれらの信号を入力し
て、入力した信号を遅延させ、濾波し、それぞれの信号
に対してコンプリメントな出力信号を発生するものであ
る。位相デコーダ１１２はこのコンプリメントな出力信
号を入力し、ＬＡＧ信号、ＬＥＡＤ信号、ＰＨ ＯＫ
同相信号、およびＰＨ ＯＵＴ逆層信号を発生するも
のである。これらの信号は遅延制御回路２２に出力され
る。
較器２３（図１）の構成を示す。可変遅延素子２０の位
相比較器３２Ａ，３２Ｂと同様の回路を用いても良い。 位相比較器２３は３つの主要な要素を含む。すなわち、
位相検出器１１０、位相フィルタ１１１、および位相デ
コーダ１１２を含む。位相検出器１１０はドライバ１０
（図１）からのＳＹＳ ＣＬＫ ＩＮシステムクロ
ック信号とＤＥＬ ＣＬＫＯＵＴ遅延クロックアウト
信号を入力して、ＣＯＭ ＬＡＴ ＲＥＦ／ＳＹＳ
−ＤＥＬコンプリメントラッチ基準／システム−遅延信
号と、ＣＯＭ ＬＡＴＲＥＦ−ＤＥＬ／ＳＹＳコンプ
リメントラッチ基準−遅延／システム信号を発生するも
のである。位相フィルタ１１１はこれらの信号を入力し
て、入力した信号を遅延させ、濾波し、それぞれの信号
に対してコンプリメントな出力信号を発生するものであ
る。位相デコーダ１１２はこのコンプリメントな出力信
号を入力し、ＬＡＧ信号、ＬＥＡＤ信号、ＰＨ ＯＫ
同相信号、およびＰＨ ＯＵＴ逆層信号を発生するも
のである。これらの信号は遅延制御回路２２に出力され
る。
【０１０８】位相検出器１１０は、ＳＹＳ ＣＬＫ
ＩＮシステムクロック信号と、ＤＥＬＣＬＫ ＯＵ
Ｔ ＲＥＦ遅延クロックアウト基準信号との間の選ば
れた位相関係に応じて、ＣＯＭ ＬＡＴ ＲＥＦ／
ＳＹＳ−ＤＥＬコンプリメントラッチ基準／システム−
遅延信号と、ＣＯＭ ＬＡＴ ＲＥＦ−ＤＥＬ／Ｓ
ＹＳコンプリメントラッチ基準−遅延／システム信号を
アサートするか、あるいは否定する。特に、位相検出器
１１０はＳＹＳ ＣＬＫ ＩＮシステムクロック信
号と、ＤＥＬ ＣＬＫ ＯＵＴ ＲＥＦ遅延クロ
ックアウト基準信号をそれぞれ入力するバッファ１１３
，１１４を含む。各バッファ１１３，１１４はそれぞれ
の入力信号を、フリップフロップ１１５，１１６の入力
端子と、遅延素子１１７，１２０の入力端子に出力する
。遅延素子１１７はバッファ１１７からの信号を入力し
、ＳＹＳ ＤＥＬ システム遅延信号を発生する。 ＳＹＳ ＤＥＬ システム遅延信号はＳＹＳ Ｃ
ＬＫ ＩＮシステムクロック信号と同様の信号である
が、エッジはバッファ１１３と遅延素子１１７により決
定される量だけ遅延される。同様に、遅延素子１２０は
バッファ１１４からの信号を入力し、ＲＥＦ ＤＥＬ
基準遅延信号を発生する。ＲＥＦ ＤＥＬ基準遅延信
号はＤＥＬ ＣＬＫ ＯＵＴ ＲＥＦ遅延クロッ
クアウト基準信号と同様の信号であるが、バッファ１１
３と遅延素子１２０により決定される量だけ遅延される
。バッファ１１３，１１４は同一の遅延期間を与えるよ
うにしても良い。このことは位相検出器１１０の以下の
動作説明では考慮しないが、遅延素子１１７の置換期間
は遅延素子１２０のそれより長い。
ＩＮシステムクロック信号と、ＤＥＬＣＬＫ ＯＵ
Ｔ ＲＥＦ遅延クロックアウト基準信号との間の選ば
れた位相関係に応じて、ＣＯＭ ＬＡＴ ＲＥＦ／
ＳＹＳ−ＤＥＬコンプリメントラッチ基準／システム−
遅延信号と、ＣＯＭ ＬＡＴ ＲＥＦ−ＤＥＬ／Ｓ
ＹＳコンプリメントラッチ基準−遅延／システム信号を
アサートするか、あるいは否定する。特に、位相検出器
１１０はＳＹＳ ＣＬＫ ＩＮシステムクロック信
号と、ＤＥＬ ＣＬＫ ＯＵＴ ＲＥＦ遅延クロ
ックアウト基準信号をそれぞれ入力するバッファ１１３
，１１４を含む。各バッファ１１３，１１４はそれぞれ
の入力信号を、フリップフロップ１１５，１１６の入力
端子と、遅延素子１１７，１２０の入力端子に出力する
。遅延素子１１７はバッファ１１７からの信号を入力し
、ＳＹＳ ＤＥＬ システム遅延信号を発生する。 ＳＹＳ ＤＥＬ システム遅延信号はＳＹＳ Ｃ
ＬＫ ＩＮシステムクロック信号と同様の信号である
が、エッジはバッファ１１３と遅延素子１１７により決
定される量だけ遅延される。同様に、遅延素子１２０は
バッファ１１４からの信号を入力し、ＲＥＦ ＤＥＬ
基準遅延信号を発生する。ＲＥＦ ＤＥＬ基準遅延信
号はＤＥＬ ＣＬＫ ＯＵＴ ＲＥＦ遅延クロッ
クアウト基準信号と同様の信号であるが、バッファ１１
３と遅延素子１２０により決定される量だけ遅延される
。バッファ１１３，１１４は同一の遅延期間を与えるよ
うにしても良い。このことは位相検出器１１０の以下の
動作説明では考慮しないが、遅延素子１１７の置換期間
は遅延素子１２０のそれより長い。
【０１０９】フリップフロップ１１５，１１６は本質的
にはＲＥＦ ＤＥＬ基準遅延信号およびＤＥＬ Ｃ
ＬＫ ＯＵＴ ＲＥＦ遅延クロックアウト基準信号
のエッジのタイミングを、それぞれ、ＳＹＳ ＣＬＫ
ＩＮシステムクロック信号およびＳＹＳ ＤＥＬ
システム遅延信号のエッジのタイミングと比較するもの
である。遅延素子１１７により規定される遅延により、
ＳＹＳ ＣＬＫ ＩＮ システムクロック信号の
前縁に従って窓が規定される。その結果、ＤＥＬ Ｃ
ＬＫＯＵＴＲＥＦ遅延クロックアウト基準信号、または
ＲＥＦ ＤＥＬ基準遅延信号が窓に落ち込んだ場合、
位相比較器２３によりＰＨ ＯＫ同相信号がアサート
され、それらの信号が同相であることが示めされる。
にはＲＥＦ ＤＥＬ基準遅延信号およびＤＥＬ Ｃ
ＬＫ ＯＵＴ ＲＥＦ遅延クロックアウト基準信号
のエッジのタイミングを、それぞれ、ＳＹＳ ＣＬＫ
ＩＮシステムクロック信号およびＳＹＳ ＤＥＬ
システム遅延信号のエッジのタイミングと比較するもの
である。遅延素子１１７により規定される遅延により、
ＳＹＳ ＣＬＫ ＩＮ システムクロック信号の
前縁に従って窓が規定される。その結果、ＤＥＬ Ｃ
ＬＫＯＵＴＲＥＦ遅延クロックアウト基準信号、または
ＲＥＦ ＤＥＬ基準遅延信号が窓に落ち込んだ場合、
位相比較器２３によりＰＨ ＯＫ同相信号がアサート
され、それらの信号が同相であることが示めされる。
【０１１０】特に、フリップフロップ１１６はデータ入
力端子にＤＥＬ ＣＬＫＯＵＴＲＥＦ遅延クロックア
ウト基準信号が入力され、遅延素子１１７からのＳＹＳ
ＤＥＬシステム遅延信号によりクロックされる。ＤＥＬ
ＣＬＫ ＯＵＴ ＲＥＦ遅延クロックアウト基
準信号が、ＳＹＳ ＤＥＬシステム遅延信号の前縁で
アサートされた場合、すなわち、ＤＥＬ ＣＬＫ
ＯＵＴ ＲＥＦ遅延クロックアウト基準信号が、ＳＹ
Ｓ ＣＬＫ ＩＮシステムクロック信号と同相か、
あるいはその信号より進んでいる場合、フリップフロッ
プ１１６がセットされ、その結果、ＣＯＭ ＬＡＴ
ＲＥＦ／ＳＹＳ−ＤＥＬコンプリメントラッチ基準／
システム−遅延信号を否定する。しかし、ＤＥＬ Ｃ
ＬＫ ＯＵＴ ＲＥＦ遅延クロックアウト基準信号
が、ＳＹＳ ＤＥＬ システム遅延信号の前縁で否
定された場合、すなわち、ＤＥＬ ＣＬＫ ＯＵＴ
ＲＥＦ遅延クロックアウト基準信号が、ＳＹＳ
ＣＬＫ ＩＮシステムクロック信号に対して逆相、ま
たは遅れている場合、フリップフロップ１１６はクリア
され、ＣＯＭ ＬＡＴ ＲＥＦ／ＳＹＳ−ＤＥＬコ
ンプリメントラッチ基準／システム−遅延信号をアサー
トする。同様に、フリップフロップ１１５はデータ入力
端子に遅延素子１２０からＲＥＦ ＤＥＬ基準遅延信
号を入力し、ＳＹＳ ＣＬＫ ＩＮシステムクロッ
ク信号によりクロックされる。ＲＥＦ ＤＥＬ基準遅
延信号がバッファ１１３からのＳＹＳ ＣＬＫ Ｉ
Ｎシステムクロック信号の前縁で否定された場合、すな
わち、ＤＥＬ ＣＬＫ ＯＵＴ ＲＥＦ遅延クロ
ックアウト基準信号がＳＹＳ ＣＬＫＩＮシステムク
ロック信号と同相か、あるいは遅れている場合、フリッ
プフロップ１１７はクリアされ、ＣＯＭ ＬＡＴ
ＲＥＦ−ＤＥＬ／ＳＹＳコンプリメントラッチ基準−遅
延／システム信号をアサートする。一方、ＲＥＦ Ｄ
ＥＬ基準信号が、ＳＹＳ ＣＬＫ ＩＮシステムク
ロック信号の前縁でアサートされた場合、すなわち、Ｄ
ＥＬ ＣＬＫ ＯＵＴ ＲＥＦ遅延クロックアウ
ト基準信号がＳＹＳ ＣＬＫ ＩＮシステムクロッ
ク信号より進むか、あるいは逆相である場合、フリップ
フロップ１１５がセットされ、ＣＯＭ ＬＡＴ Ｒ
ＥＦ−ＤＥＬ／ＳＹＳコンプリメントラッチ基準−遅延
／システム信号を否定する。
力端子にＤＥＬ ＣＬＫＯＵＴＲＥＦ遅延クロックア
ウト基準信号が入力され、遅延素子１１７からのＳＹＳ
ＤＥＬシステム遅延信号によりクロックされる。ＤＥＬ
ＣＬＫ ＯＵＴ ＲＥＦ遅延クロックアウト基
準信号が、ＳＹＳ ＤＥＬシステム遅延信号の前縁で
アサートされた場合、すなわち、ＤＥＬ ＣＬＫ
ＯＵＴ ＲＥＦ遅延クロックアウト基準信号が、ＳＹ
Ｓ ＣＬＫ ＩＮシステムクロック信号と同相か、
あるいはその信号より進んでいる場合、フリップフロッ
プ１１６がセットされ、その結果、ＣＯＭ ＬＡＴ
ＲＥＦ／ＳＹＳ−ＤＥＬコンプリメントラッチ基準／
システム−遅延信号を否定する。しかし、ＤＥＬ Ｃ
ＬＫ ＯＵＴ ＲＥＦ遅延クロックアウト基準信号
が、ＳＹＳ ＤＥＬ システム遅延信号の前縁で否
定された場合、すなわち、ＤＥＬ ＣＬＫ ＯＵＴ
ＲＥＦ遅延クロックアウト基準信号が、ＳＹＳ
ＣＬＫ ＩＮシステムクロック信号に対して逆相、ま
たは遅れている場合、フリップフロップ１１６はクリア
され、ＣＯＭ ＬＡＴ ＲＥＦ／ＳＹＳ−ＤＥＬコ
ンプリメントラッチ基準／システム−遅延信号をアサー
トする。同様に、フリップフロップ１１５はデータ入力
端子に遅延素子１２０からＲＥＦ ＤＥＬ基準遅延信
号を入力し、ＳＹＳ ＣＬＫ ＩＮシステムクロッ
ク信号によりクロックされる。ＲＥＦ ＤＥＬ基準遅
延信号がバッファ１１３からのＳＹＳ ＣＬＫ Ｉ
Ｎシステムクロック信号の前縁で否定された場合、すな
わち、ＤＥＬ ＣＬＫ ＯＵＴ ＲＥＦ遅延クロ
ックアウト基準信号がＳＹＳ ＣＬＫＩＮシステムク
ロック信号と同相か、あるいは遅れている場合、フリッ
プフロップ１１７はクリアされ、ＣＯＭ ＬＡＴ
ＲＥＦ−ＤＥＬ／ＳＹＳコンプリメントラッチ基準−遅
延／システム信号をアサートする。一方、ＲＥＦ Ｄ
ＥＬ基準信号が、ＳＹＳ ＣＬＫ ＩＮシステムク
ロック信号の前縁でアサートされた場合、すなわち、Ｄ
ＥＬ ＣＬＫ ＯＵＴ ＲＥＦ遅延クロックアウ
ト基準信号がＳＹＳ ＣＬＫ ＩＮシステムクロッ
ク信号より進むか、あるいは逆相である場合、フリップ
フロップ１１５がセットされ、ＣＯＭ ＬＡＴ Ｒ
ＥＦ−ＤＥＬ／ＳＹＳコンプリメントラッチ基準−遅延
／システム信号を否定する。
【０１１１】位相フィルタ１１１は２つのフィルタパス
１２１Ａ，１２１Ｂを含む。フィルタパス１２１Ａ，１
２１Ｂは入力されたＣＯＭ ＬＡＴ ＲＥＦ／ＳＹ
Ｓ−ＤＥＬコンプリメントラッチ基準／システム−遅延
信号と、ＣＯＭ ＬＡＴ ＲＥＦ−ＤＥＬ／ＳＹＳ
コンプリメントラッチ基準−遅延／システム信号を遅延
させ、濾波し、コンプリメントな信号を発生する。フィ
ルタパス１２１Ａ，１２１Ｂは一般的に互いに同様であ
るので、フィルタパス１２１Ａのみを説明する。フィル
タパス１２１Ａは、フリップフロップ１２２Ａ〜１２５
Ａ，１２７、マルチプレクサ１２６Ａ，および排他的Ｎ
ＯＲゲート１３０Ａを含む。さらに、位相フィルタ１１
１はＯＲゲート１３０Ｂを含み、ＯＲゲート１３０Ｂは
フィルタパス１２１Ｂの排他的ＮＯＲゲート１３０Ａ，
１３０Ｂにより制御され、マルチプレクサ１２６Ａ，１
２６Ｂを同時に制御する。フィルタパス１２１Ａ，１２
１Ｂはセレクタ３１のバッファ部（図７）と同様に構成
され、動作するので、詳細な説明を省く。
１２１Ａ，１２１Ｂを含む。フィルタパス１２１Ａ，１
２１Ｂは入力されたＣＯＭ ＬＡＴ ＲＥＦ／ＳＹ
Ｓ−ＤＥＬコンプリメントラッチ基準／システム−遅延
信号と、ＣＯＭ ＬＡＴ ＲＥＦ−ＤＥＬ／ＳＹＳ
コンプリメントラッチ基準−遅延／システム信号を遅延
させ、濾波し、コンプリメントな信号を発生する。フィ
ルタパス１２１Ａ，１２１Ｂは一般的に互いに同様であ
るので、フィルタパス１２１Ａのみを説明する。フィル
タパス１２１Ａは、フリップフロップ１２２Ａ〜１２５
Ａ，１２７、マルチプレクサ１２６Ａ，および排他的Ｎ
ＯＲゲート１３０Ａを含む。さらに、位相フィルタ１１
１はＯＲゲート１３０Ｂを含み、ＯＲゲート１３０Ｂは
フィルタパス１２１Ｂの排他的ＮＯＲゲート１３０Ａ，
１３０Ｂにより制御され、マルチプレクサ１２６Ａ，１
２６Ｂを同時に制御する。フィルタパス１２１Ａ，１２
１Ｂはセレクタ３１のバッファ部（図７）と同様に構成
され、動作するので、詳細な説明を省く。
【０１１２】フィルタパス１２１Ａのフリップフロップ
１２７Ａは、そのＱ端子とＱ−バー端子から、それぞれ
、真でコンプリメントなＣＯＭ ＬＡＴ ＲＥＦ／
ＳＹＳ−ＤＥＬコンプリメントラッチ基準／システム−
遅延信号を出力し、その信号はフィルタパス１２１Ａに
より遅延され、濾波される。同様に、フィルタパス１２
１Ｂのフリップフロップ１２７ＢはそのＱ端子とＱ−バ
ー端子から、それぞれ、真でコンプリメントなＣＯＭ
ＬＡＴ ＲＥＦ−ＤＥＬ／ＳＹＳコンプリメントラ
ッチ基準−遅延／システム信号を出力し、その信号フィ
ルタパス１２１Ｂにより遅延され、濾波される。フリッ
プフロップ１２７Ａ，１２７Ｂからの信号は、すべて、
位相検出器１１２に出力される。位相検出器１１２は、
ＬＡＧ信号、ＬＥＡＤ信号、ＰＨ ＯＫ同相信号、お
よびＰＨ ＯＵＴ逆相信号を発生するＡＮＤゲート１
３２〜１３５を備えている。
１２７Ａは、そのＱ端子とＱ−バー端子から、それぞれ
、真でコンプリメントなＣＯＭ ＬＡＴ ＲＥＦ／
ＳＹＳ−ＤＥＬコンプリメントラッチ基準／システム−
遅延信号を出力し、その信号はフィルタパス１２１Ａに
より遅延され、濾波される。同様に、フィルタパス１２
１Ｂのフリップフロップ１２７ＢはそのＱ端子とＱ−バ
ー端子から、それぞれ、真でコンプリメントなＣＯＭ
ＬＡＴ ＲＥＦ−ＤＥＬ／ＳＹＳコンプリメントラ
ッチ基準−遅延／システム信号を出力し、その信号フィ
ルタパス１２１Ｂにより遅延され、濾波される。フリッ
プフロップ１２７Ａ，１２７Ｂからの信号は、すべて、
位相検出器１１２に出力される。位相検出器１１２は、
ＬＡＧ信号、ＬＥＡＤ信号、ＰＨ ＯＫ同相信号、お
よびＰＨ ＯＵＴ逆相信号を発生するＡＮＤゲート１
３２〜１３５を備えている。
【０１１３】ＡＮＤゲート１３２はフリップフロップ１
２７Ａ，１２７ＢのＱ出力端子からの信号、すなわち、
ＣＯＭ ＬＡＴ ＲＥＦ／ＳＹＳ−ＤＥＬコンプリ
メントラッチ基準／システム−遅延信号と、ＣＯＭ
ＬＡＴ ＲＥＦ−ＤＥＬ／ＳＹＳコンプリメントラッ
チ基準−遅延／システム信号の真に相当する信号を入力
する。上述したことから分かるように、（ｉ）ＣＯＭ
ＬＡＴ ＲＥＦ／ＳＹＳ−ＤＥＬコンプリメントラ
ッチ基準／システム−遅延信号の真がアサートされた場
合、ＤＥＬ ＣＬＫ ＯＵＴ ＲＥＦ遅延クロッ
クアウト基準信号がＳＹＳ ＣＬＫＩＮシステムクロ
ック信号より遅れるか、あるいは逆相であることを示し
、（ｉｉ）ＣＯＭ ＬＡＴ ＲＥＦ−ＤＥＬ／ＳＹ
Ｓコンプリメントラッチ基準−遅延／システム信号の真
がアサートされた場合は、ＤＥＬ ＣＬＫ ＯＵＴ
ＲＥＦ遅延クロックアウト基準信号がＳＹＳ Ｃ
ＬＫ ＩＮシステムクロック信号と同相か、あるいは
遅れていることを示す。これらのコンディションの一致
は、アサートされたＬＡＧ信号がＡＮＤゲート１３２に
より発生されることにより示されるが、これらのコンデ
ィションは、ＤＥＬ ＣＬＫ ＯＵＴ ＲＥＦ遅
延クロックアウト基準信号がＳＹＳ ＣＬＫ ＩＮ
システムクロック信号より遅れた場合に一致する。
２７Ａ，１２７ＢのＱ出力端子からの信号、すなわち、
ＣＯＭ ＬＡＴ ＲＥＦ／ＳＹＳ−ＤＥＬコンプリ
メントラッチ基準／システム−遅延信号と、ＣＯＭ
ＬＡＴ ＲＥＦ−ＤＥＬ／ＳＹＳコンプリメントラッ
チ基準−遅延／システム信号の真に相当する信号を入力
する。上述したことから分かるように、（ｉ）ＣＯＭ
ＬＡＴ ＲＥＦ／ＳＹＳ−ＤＥＬコンプリメントラ
ッチ基準／システム−遅延信号の真がアサートされた場
合、ＤＥＬ ＣＬＫ ＯＵＴ ＲＥＦ遅延クロッ
クアウト基準信号がＳＹＳ ＣＬＫＩＮシステムクロ
ック信号より遅れるか、あるいは逆相であることを示し
、（ｉｉ）ＣＯＭ ＬＡＴ ＲＥＦ−ＤＥＬ／ＳＹ
Ｓコンプリメントラッチ基準−遅延／システム信号の真
がアサートされた場合は、ＤＥＬ ＣＬＫ ＯＵＴ
ＲＥＦ遅延クロックアウト基準信号がＳＹＳ Ｃ
ＬＫ ＩＮシステムクロック信号と同相か、あるいは
遅れていることを示す。これらのコンディションの一致
は、アサートされたＬＡＧ信号がＡＮＤゲート１３２に
より発生されることにより示されるが、これらのコンデ
ィションは、ＤＥＬ ＣＬＫ ＯＵＴ ＲＥＦ遅
延クロックアウト基準信号がＳＹＳ ＣＬＫ ＩＮ
システムクロック信号より遅れた場合に一致する。
【０１１４】ＡＮＤゲート１３３はフリップフロップ１
２７Ａ，１２７ＢのＱ−バー出力端子からの信号、すな
わち、ＣＯＭ ＬＡＴ ＲＥＦ／ＳＹＳ−ＤＥＬコ
ンプリメントラッチ基準／システム−遅延信号と、ＣＯ
Ｍ ＬＡＴ ＲＥＦ−ＤＥＬ／ＳＹＳコンプリメン
トラッチ基準−遅延／システム信号のコンプリメントに
相当する信号が入力される。上述したことから分かるよ
うに、（ｉ）ＣＯＭＬＡＴＲＥＦ／ＳＹＳ−ＤＥＬコン
プリメントラッチ基準／システム−遅延信号のコンプリ
メントがアサートされた場合（その信号の真が否定され
た場合）は、ＤＥＬＣＬＫ ＯＵＴ ＲＥＦ遅延ク
ロックアウト基準信号がＳＹＳ ＣＬＫ ＩＮシス
テムクロック信号より進むか、あるいは同相であること
を示し、（ｉｉ）ＣＯＭ ＬＡＴ ＲＥＦ−ＤＥＬ
／ＳＹＳコンプリメントラッチ基準−遅延／システム信
号のコンプリメントがアサートされた場合（その信号の
真が否定された場合）は、ＤＥＬ ＣＬＫ ＯＵＴ
ＲＥＦ遅延クロックアウト基準信号がＳＹＳＣＬＫ
ＩＮシステムクロック信号に対して逆相か、あるい
は進んでいることを示す。 これらのコンディションの一致はアサートされたＬＥＡ
Ｄ信号がＡＮＤゲート１３３により発生されることによ
り示されるが、これらのコンディションはＤＥＬ Ｃ
ＬＫ ＯＵＴ ＲＥＦ遅延クロックアウト基準信号
がＳＹＳ ＣＬＫ ＩＮ システムクロック信号
より遅れた場合に一致する。
２７Ａ，１２７ＢのＱ−バー出力端子からの信号、すな
わち、ＣＯＭ ＬＡＴ ＲＥＦ／ＳＹＳ−ＤＥＬコ
ンプリメントラッチ基準／システム−遅延信号と、ＣＯ
Ｍ ＬＡＴ ＲＥＦ−ＤＥＬ／ＳＹＳコンプリメン
トラッチ基準−遅延／システム信号のコンプリメントに
相当する信号が入力される。上述したことから分かるよ
うに、（ｉ）ＣＯＭＬＡＴＲＥＦ／ＳＹＳ−ＤＥＬコン
プリメントラッチ基準／システム−遅延信号のコンプリ
メントがアサートされた場合（その信号の真が否定され
た場合）は、ＤＥＬＣＬＫ ＯＵＴ ＲＥＦ遅延ク
ロックアウト基準信号がＳＹＳ ＣＬＫ ＩＮシス
テムクロック信号より進むか、あるいは同相であること
を示し、（ｉｉ）ＣＯＭ ＬＡＴ ＲＥＦ−ＤＥＬ
／ＳＹＳコンプリメントラッチ基準−遅延／システム信
号のコンプリメントがアサートされた場合（その信号の
真が否定された場合）は、ＤＥＬ ＣＬＫ ＯＵＴ
ＲＥＦ遅延クロックアウト基準信号がＳＹＳＣＬＫ
ＩＮシステムクロック信号に対して逆相か、あるい
は進んでいることを示す。 これらのコンディションの一致はアサートされたＬＥＡ
Ｄ信号がＡＮＤゲート１３３により発生されることによ
り示されるが、これらのコンディションはＤＥＬ Ｃ
ＬＫ ＯＵＴ ＲＥＦ遅延クロックアウト基準信号
がＳＹＳ ＣＬＫ ＩＮ システムクロック信号
より遅れた場合に一致する。
【０１１５】ＡＮＤゲート１３４はフリップフロップ１
２７Ａ，１２７ＢのＱ−バー出力端子からの１つの信号
、すなわち、ＣＯＭ ＬＡＴ ＲＥＦ／ＳＹＳ−Ｄ
ＥＬコンプリメントラッチ基準／システム−遅延信号の
コンプリメントと、フリップフロップ１２７ＢのＱ出力
端子からの第２信号（ＣＯＭ ＬＡＴ ＲＥＦ−Ｄ
ＥＬ／ＳＹＳコンプリメントラッチ基準−遅延／システ
ム信号の真に相当する信号）とに相当する信号が入力さ
れる。 上述したことから分かるように、（ｉ）ＣＯＭＬＡＴ
ＲＥＦ／ＳＹＳ−ＤＥＬコンプリメントラッチ基準／
システム−遅延信号のコンプリメントがアサートされた
場合（その信号の真が否定された場合）は、ＤＥＬ
ＣＬＫ ＯＵＴ ＲＥＦ遅延クロックアウト基準信
号がＳＹＳ ＣＬＫ ＩＮシステムクロック信号よ
り進むか、あるいは同相であることを示し、（ｉｉ）Ｃ
ＯＭ ＬＡＴ ＲＥＦ−ＤＥＬ／ＳＹＳコンプリメ
ントラッチ基準−遅延／システム信号の真がアサートさ
れた場合（その信号の真が否定された場合）は、ＤＥＬ
ＣＬＫ ＯＵＴ ＲＥＦ遅延クロックアウト基
準信号がＳＹＳ ＣＬＫ ＩＮ システムクロッ
ク信号と同相か、あるいは遅れていることを示す。これ
らのコンディションの一致は、アサートされたＰＨ
ＯＫ同相信号がＡＮＤゲート１３３により発生されるこ
とにより示されるが、これらのコンディションは、ＤＥ
Ｌ ＣＬＫ ＯＵＴ ＲＥＦ遅延クロックアウト
基準信号がＳＹＳ ＣＬＫ ＩＮシステムクロック
信号と同相の場合に一致する。
２７Ａ，１２７ＢのＱ−バー出力端子からの１つの信号
、すなわち、ＣＯＭ ＬＡＴ ＲＥＦ／ＳＹＳ−Ｄ
ＥＬコンプリメントラッチ基準／システム−遅延信号の
コンプリメントと、フリップフロップ１２７ＢのＱ出力
端子からの第２信号（ＣＯＭ ＬＡＴ ＲＥＦ−Ｄ
ＥＬ／ＳＹＳコンプリメントラッチ基準−遅延／システ
ム信号の真に相当する信号）とに相当する信号が入力さ
れる。 上述したことから分かるように、（ｉ）ＣＯＭＬＡＴ
ＲＥＦ／ＳＹＳ−ＤＥＬコンプリメントラッチ基準／
システム−遅延信号のコンプリメントがアサートされた
場合（その信号の真が否定された場合）は、ＤＥＬ
ＣＬＫ ＯＵＴ ＲＥＦ遅延クロックアウト基準信
号がＳＹＳ ＣＬＫ ＩＮシステムクロック信号よ
り進むか、あるいは同相であることを示し、（ｉｉ）Ｃ
ＯＭ ＬＡＴ ＲＥＦ−ＤＥＬ／ＳＹＳコンプリメ
ントラッチ基準−遅延／システム信号の真がアサートさ
れた場合（その信号の真が否定された場合）は、ＤＥＬ
ＣＬＫ ＯＵＴ ＲＥＦ遅延クロックアウト基
準信号がＳＹＳ ＣＬＫ ＩＮ システムクロッ
ク信号と同相か、あるいは遅れていることを示す。これ
らのコンディションの一致は、アサートされたＰＨ
ＯＫ同相信号がＡＮＤゲート１３３により発生されるこ
とにより示されるが、これらのコンディションは、ＤＥ
Ｌ ＣＬＫ ＯＵＴ ＲＥＦ遅延クロックアウト
基準信号がＳＹＳ ＣＬＫ ＩＮシステムクロック
信号と同相の場合に一致する。
【０１１６】ＡＮＤゲート１３５はフリップフロップ１
２７Ａ，１２７ＢのＱ出力端子からの１つの信号、すな
わち、ＣＯＭ ＬＡＴ ＲＥＦ／ＳＹＳ−ＤＥＬコ
ンプリメントラッチ基準／システム−遅延信号の真と、
フリップフロップ１２７ＢのＱ−バー出力端子からの第
２信号（ＣＯＭ ＬＡＴ ＲＥＦ−ＤＥＬ／ＳＹＳ
コンプリメントラッチ基準−遅延／システム信号のコン
プリメントに相当する信号）とに相当する信号を入力す
る。上述したことから分かるように、（ｉ）ＣＯＭ
ＬＡＴ ＲＥＦ／ＳＹＳ−ＤＥＬコンプリメントラッ
チ基準／システム−遅延信号の真がアサートされた場合
は、ＤＥＬ ＣＬＫ ＯＵＴ ＲＥＦ遅延クロッ
クアウト基準信号がＳＹＳ ＣＬＫ ＩＮシステム
クロック信号より遅れるか、あるいは逆相であることを
示し、（ｉｉ）ＣＯＭ ＬＡＴ ＲＥＦ−ＤＥＬ／
ＳＹＳコンプリメントラッチ基準−遅延／システム信号
のコンプリメントがアサートされた場合（その信号の真
が否定された場合）は、ＤＥＬ ＣＬＫ ＯＵＴ
ＲＥＦ遅延クロックアウト基準信号がＳＹＳ ＣＬ
Ｋ ＩＮシステムクロック信号と逆相であるか、ある
いは進んでいることを示す。これらのコンディションの
一致、すなわち、アサートされたＬＥＡＤ信号がＡＮＤ
ゲート１３３により発生されるのは、ＤＥＬ ＣＬＫ
ＯＵＴ ＲＥＦ遅延クロックアウト基準信号がＳ
ＹＳＣＬＫ ＩＮシステムクロック信号に対して逆相
である場合に発生する。
２７Ａ，１２７ＢのＱ出力端子からの１つの信号、すな
わち、ＣＯＭ ＬＡＴ ＲＥＦ／ＳＹＳ−ＤＥＬコ
ンプリメントラッチ基準／システム−遅延信号の真と、
フリップフロップ１２７ＢのＱ−バー出力端子からの第
２信号（ＣＯＭ ＬＡＴ ＲＥＦ−ＤＥＬ／ＳＹＳ
コンプリメントラッチ基準−遅延／システム信号のコン
プリメントに相当する信号）とに相当する信号を入力す
る。上述したことから分かるように、（ｉ）ＣＯＭ
ＬＡＴ ＲＥＦ／ＳＹＳ−ＤＥＬコンプリメントラッ
チ基準／システム−遅延信号の真がアサートされた場合
は、ＤＥＬ ＣＬＫ ＯＵＴ ＲＥＦ遅延クロッ
クアウト基準信号がＳＹＳ ＣＬＫ ＩＮシステム
クロック信号より遅れるか、あるいは逆相であることを
示し、（ｉｉ）ＣＯＭ ＬＡＴ ＲＥＦ−ＤＥＬ／
ＳＹＳコンプリメントラッチ基準−遅延／システム信号
のコンプリメントがアサートされた場合（その信号の真
が否定された場合）は、ＤＥＬ ＣＬＫ ＯＵＴ
ＲＥＦ遅延クロックアウト基準信号がＳＹＳ ＣＬ
Ｋ ＩＮシステムクロック信号と逆相であるか、ある
いは進んでいることを示す。これらのコンディションの
一致、すなわち、アサートされたＬＥＡＤ信号がＡＮＤ
ゲート１３３により発生されるのは、ＤＥＬ ＣＬＫ
ＯＵＴ ＲＥＦ遅延クロックアウト基準信号がＳ
ＹＳＣＬＫ ＩＮシステムクロック信号に対して逆相
である場合に発生する。
【０１１７】したがって、上述したように、位相比較器
２３は、遅延制御回路２２により用いられる４つの信号
、すなわち、ＬＡＧ信号、ＬＥＡＤ信号、ＰＨ ＯＫ
同相信号、およびＰＨ ＯＵＴ逆相信号を発生する。
２３は、遅延制御回路２２により用いられる４つの信号
、すなわち、ＬＡＧ信号、ＬＥＡＤ信号、ＰＨ ＯＫ
同相信号、およびＰＨ ＯＵＴ逆相信号を発生する。
【０１１８】図１ないし図９を参照して説明したクロッ
クバッファ回路１０は幾つかの特徴を有する。上述した
ことから分かるように、回路１０はＤＥＬ ＣＬＫ
ＯＵＴＲＥＦ遅延クロックアウト基準信号のエッジの
タイミングと、ＤＥＬＣＬＫＯＵＴ遅延クロックアウト
信号の対応するエッジのタイミングとを、ＳＹＳＣＬＫ
ＩＮシステムクロック信号の対応するエッジに対し
て制御し、製造工程における許容誤差に起因してチップ
間にタイミングの差が生じるという問題を解決すること
ができる。従って、通常、製造工程における許容誤差が
厳しいためか、あるいは、製造後のチップの選別により
上がる製造コストを軽減させることができる。その代わ
り、種々のチップの間のＤＥＬ ＣＬＫ ＯＵＴ
ＲＥＦ遅延クロックアウト基準信号のタイミングの変
動が制御され、軽減されるので、バッファ回路１０は対
応する処理が増えることになる。
クバッファ回路１０は幾つかの特徴を有する。上述した
ことから分かるように、回路１０はＤＥＬ ＣＬＫ
ＯＵＴＲＥＦ遅延クロックアウト基準信号のエッジの
タイミングと、ＤＥＬＣＬＫＯＵＴ遅延クロックアウト
信号の対応するエッジのタイミングとを、ＳＹＳＣＬＫ
ＩＮシステムクロック信号の対応するエッジに対し
て制御し、製造工程における許容誤差に起因してチップ
間にタイミングの差が生じるという問題を解決すること
ができる。従って、通常、製造工程における許容誤差が
厳しいためか、あるいは、製造後のチップの選別により
上がる製造コストを軽減させることができる。その代わ
り、種々のチップの間のＤＥＬ ＣＬＫ ＯＵＴ
ＲＥＦ遅延クロックアウト基準信号のタイミングの変
動が制御され、軽減されるので、バッファ回路１０は対
応する処理が増えることになる。
【０１１９】上述した特徴のうち全部または幾つかを達
成し、上述したように、バッファ回路１０を種々に変形
することは望ましいことである。例えば、図２ないし図
６を参照して説明した可変遅延素子２０は、Ａ遅延パス
２５ＡとＢ遅延パス２５ＢからのＡ ＤＥＬ ＣＬ
Ｋ遅延クロック信号およびＢ ＤＥＬ ＣＬＫ遅延
クロック信号の間の位相関係を直接検出する位相比較器
３２Ａ，３２Ｂを含む。このようにすると、例えば、Ａ
遅延パス２５ＡとＢ遅延パス２５Ｂによる遅延に差があ
る場合、ＡＣ（８：０）カウンタ信号とＢＣ（８：０）
カウンタ信号の２進符号化値が同一になるという利点が
ある。遅延が事実上同一である場合、位相差がＡＣ（８
：０）カウンタ信号とＢＣ（８：０）カウンタ信号の２
進符号化値の差として現れるので、位相比較器３２Ａ，
３２Ｂは削除しても良い。
成し、上述したように、バッファ回路１０を種々に変形
することは望ましいことである。例えば、図２ないし図
６を参照して説明した可変遅延素子２０は、Ａ遅延パス
２５ＡとＢ遅延パス２５ＢからのＡ ＤＥＬ ＣＬ
Ｋ遅延クロック信号およびＢ ＤＥＬ ＣＬＫ遅延
クロック信号の間の位相関係を直接検出する位相比較器
３２Ａ，３２Ｂを含む。このようにすると、例えば、Ａ
遅延パス２５ＡとＢ遅延パス２５Ｂによる遅延に差があ
る場合、ＡＣ（８：０）カウンタ信号とＢＣ（８：０）
カウンタ信号の２進符号化値が同一になるという利点が
ある。遅延が事実上同一である場合、位相差がＡＣ（８
：０）カウンタ信号とＢＣ（８：０）カウンタ信号の２
進符号化値の差として現れるので、位相比較器３２Ａ，
３２Ｂは削除しても良い。
【０１２０】さらに、可変遅延素子２０は、遅延パス２
５Ａ，２５Ｂ（図２）に替えて１つの遅延パス２５を用
いて実現することができる。その場合、可変遅延素子２
０は、共通遅延線３０とＡ遅延線２６Ａ（図４，５，６
）のような１つの遅延線を含むだけで良い。この場合、
位相比較器３２Ａ，３２Ｂ，およびセレクタ３１は必要
でなくなるであろう。その場合、遅延クロック信号（Ａ
ＤＥＬ ＣＬＫ遅延クロック信号に相当する信号
）には、遅延線のマルチプレクサ４２Ａ〜４２Ｄに対応
するマルチプレクサのコンディションが変化するためノ
イズがある。応用によっては、ノイズの量は被制御回路
にとって問題ならないか、あるいは、バッファ１１およ
びクロック回路網が被制御回路にノイズが到達しないだ
けのキャパシタンスを持つようにしても良い。あるいは
、可変遅延素子は、Ａ ＤＥＬ ＣＬＫ遅延クロッ
ク信号が否定された時を検出するための回路を含み、そ
のときにのみ、遅延線を制御するマルチプレクサのコン
ディションを変化させ、ノイズの発生を防止するように
しても良い。
５Ａ，２５Ｂ（図２）に替えて１つの遅延パス２５を用
いて実現することができる。その場合、可変遅延素子２
０は、共通遅延線３０とＡ遅延線２６Ａ（図４，５，６
）のような１つの遅延線を含むだけで良い。この場合、
位相比較器３２Ａ，３２Ｂ，およびセレクタ３１は必要
でなくなるであろう。その場合、遅延クロック信号（Ａ
ＤＥＬ ＣＬＫ遅延クロック信号に相当する信号
）には、遅延線のマルチプレクサ４２Ａ〜４２Ｄに対応
するマルチプレクサのコンディションが変化するためノ
イズがある。応用によっては、ノイズの量は被制御回路
にとって問題ならないか、あるいは、バッファ１１およ
びクロック回路網が被制御回路にノイズが到達しないだ
けのキャパシタンスを持つようにしても良い。あるいは
、可変遅延素子は、Ａ ＤＥＬ ＣＬＫ遅延クロッ
ク信号が否定された時を検出するための回路を含み、そ
のときにのみ、遅延線を制御するマルチプレクサのコン
ディションを変化させ、ノイズの発生を防止するように
しても良い。
【０１２１】さらに、バッファ１１による遅延量が予測
される場合は、クロック信号パス上であって、ＳＹＳ
ＣＬＫ ＩＮシステムクロック信号が入力される遅
延素子２０の入力端子か、あるいは、ＣＯＭＰ ＤＥ
Ｌ ＣＬＫ複合遅延クロック信が出力される遅延素子
２０の出力端子に、さらに遅延素子を加えることも可能
である。 例えば、ＳＹＳ ＣＬＫ ＩＮシステムクロック信
号のデューティサイクルが５０％で、望ましい遅延が１
８０度である場合、可変遅延素子２０の入力端子に接続
されたインバータにより、望ましい遅延が行われる。上
述したことから分かるように、可変置換素子２０の種々
の遅延パス２５Ａ，２５Ｂによる遅延は、ＳＹＳ Ｃ
ＬＫ ＩＮシステムクロック信号の期間の数倍になる
のが望ましい。しかし、このようにした場合、クロック
バッファ回路１０が適応するＳＹＳ ＣＬＫ ＩＮ
システムクロック信号の低周波数範囲が抑制される。し
たがって、遅延素子を加えることにより、バッファ１１
による遅延量が予測できない場合は、この抑制を緩やか
にして、適応できる低周波数範囲を拡大させることがで
きる。
される場合は、クロック信号パス上であって、ＳＹＳ
ＣＬＫ ＩＮシステムクロック信号が入力される遅
延素子２０の入力端子か、あるいは、ＣＯＭＰ ＤＥ
Ｌ ＣＬＫ複合遅延クロック信が出力される遅延素子
２０の出力端子に、さらに遅延素子を加えることも可能
である。 例えば、ＳＹＳ ＣＬＫ ＩＮシステムクロック信
号のデューティサイクルが５０％で、望ましい遅延が１
８０度である場合、可変遅延素子２０の入力端子に接続
されたインバータにより、望ましい遅延が行われる。上
述したことから分かるように、可変置換素子２０の種々
の遅延パス２５Ａ，２５Ｂによる遅延は、ＳＹＳ Ｃ
ＬＫ ＩＮシステムクロック信号の期間の数倍になる
のが望ましい。しかし、このようにした場合、クロック
バッファ回路１０が適応するＳＹＳ ＣＬＫ ＩＮ
システムクロック信号の低周波数範囲が抑制される。し
たがって、遅延素子を加えることにより、バッファ１１
による遅延量が予測できない場合は、この抑制を緩やか
にして、適応できる低周波数範囲を拡大させることがで
きる。
【０１２２】以上、本発明の一実施例を説明したが、本
発明は変更および変形することができ、本発明の効果の
幾つかまたは全てを達成することができる。請求の範囲
の目的は、本発明の精神および範囲内での変更および変
形を全て包含することにある。
発明は変更および変形することができ、本発明の効果の
幾つかまたは全てを達成することができる。請求の範囲
の目的は、本発明の精神および範囲内での変更および変
形を全て包含することにある。
【０１２３】
【発明の効果】以上説明したように、本発明によれば、
上記のように構成したので、入力されるシステムクロッ
ク信号の遷移に関連して、出力されるクロック信号のチ
ックタイミングを制御することができるという効果があ
る。
上記のように構成したので、入力されるシステムクロッ
ク信号の遷移に関連して、出力されるクロック信号のチ
ックタイミングを制御することができるという効果があ
る。
【図１】本発明一実施例のクロックバッファ回路１０を
示すブロック図である。
示すブロック図である。
【図２】図１図示可変遅延素子２０の構成を示すブロッ
ク図である。
ク図である。
【図３】図１図示遅延制御回路２２の構成を示すブロッ
ク図である。
ク図である。
【図４】図２図示遅延線２６Ａを２分割したうちの一方
の構成を示すブロック図である。
の構成を示すブロック図である。
【図５】図２図示遅延線１６Ａ２分割したうちの他方の
構成を示すブロック図である。
構成を示すブロック図である。
【図６】図２図示２進カウンタ２７Ａの構成を示すブロ
ック図である。
ック図である。
【図７】図２図示セレクタ３１の構成を示すブロック図
である。
である。
【図８】図３図示遅延状態装置３３の状態を示す状態遷
移図である。
移図である。
【図９】図１図示位相比較器２３の構成を示すブロック
図である。
図である。
１１ バッファ
１２ バッファ制御回路
１３ バッファ増幅器
１４Ａ〜１４Ｎ 駆動回路
１６ 駆動回路
２０ 可変遅延素子
２２ 遅延制御回路
２３ 位相比較器
Claims (25)
- 【請求項１】 媒介クロック信号（ＣＯＭＰ ＤＥ
Ｌ ＣＬＫ）に応じてクロックバッファ出力信号を発
生するクロックバッファに接続されたクロックバッファ
制御回路において、システムクロック信号（ＳＹＳ
ＣＬＫ ＩＮ）が入力され、かつ、遅延制御信号に応
じて遅延が制御される前記媒介クロック信号を発生する
可変遅延素子（２０）と、前記クロックバッファ出力信
号と前記システムクロック信号の位相差に応じて位相比
較信号を発生する位相比較器（２３）と、前記位相比較
信号に応じて前記遅延制御信号を発生し、前記可変遅延
素子による遅延を制御し、システムクロック信号とクロ
ックバッファ出力信号の間に所定のタイミング関係を与
える遅延制御回路（２２）とを備えたことを特徴とする
クロックバッファ制御回路。 - 【請求項２】 請求項１において、可変遅延素子は、
システムクロック信号を入力し、遅延線制御信号に応じ
て前記媒介クロック信号を発生する制御可能可変遅延線
（２６Ａまたは２６Ｂおよび３０）と、前記遅延制御信
号に応じて前記遅延線制御信号を発生する遅延線制御回
路（２７Ａ，２７Ｂ）とを備えたことを特徴とするクロ
ックバッファ制御回路。 - 【請求項３】 請求項２において、制御可能可変遅延
線は、遅延素子（４０（ｉ）（ｊ））が直列接続され、
かつ、前記システムクロック信号が入力される第１遅延
素子を含む遅延素子群と、該遅延素子群のうち選択され
た遅延素子からの信号が入力される複数のデータ入力端
子と、前記媒介クロック信号を出力する１つの出力端子
と、前記遅延線制御信号が入力される制御端子とを有し
、かつ、所定量だけ遅延させるための前記遅延線制御信
号に応じて、前記複数のデータ入力端子のうちの１つを
選択し、選択された入力端子の信号を前記出力端子から
出力するマルチプレクサ回路（４２Ａ−４２Ｄ）とを備
えたことを特徴とするクロックバッファ制御回路。 - 【請求項４】 請求項３において、遅延線制御回路は
、出力信号を発生し、かつ、前記遅延線制御回路からの
方向性カウントイネーブル信号に応じて動作する２進カ
ウンタ（２７Ａ，２７Ｂ）を備え、前記遅延線制御信号
は２進カウンタにより発生された出力信号を備えている
ことを特徴とするクロックバッファ制御回路。 - 【請求項５】 請求項２において、制御可能可変遅延
線はランクを直列接続したランク群（４１）を備え、ラ
ンクの１つが第１ランクであり、前記ランク群は、遅延
素子が直列に接続され、かつ、各ランクの遅延素子の１
つがそれぞれのランクの第１遅延素子であり、該第１遅
延素子に前記システムクロック信号が入力されている遅
延素子群（４０（ｉ）（ｊ））と、当該ランクの遅延素
子のうちの選択された遅延素子からの信号が入力される
複数の入力端子と、当該ランクの次のランクの第１遅延
素子にクロック信号を出力する１つの出力端子と、遅延
線制御信号が入力される１つの制御端子とを有し、かつ
、当該ランクの遅延を選択する遅延線制御信号に応じて
前記複数の入力端子のうちの１つの入力端子を選択し、
選択された入力端子の信号を前記出力端子から出力する
マルチプレクサ回路とを備えたことを特徴とするクロッ
クバッファ制御回路。 - 【請求項６】 請求項５において、遅延素子群はその
遅延量がランク単位で連続して減少することを特徴とす
るクロックバッファ制御回路。 - 【請求項７】 請求項６において、１つのランクの各
遅延素子はその遅延量がランクを直列接続したランク群
の全遅延素子群の遅延量とほとんど同一であることを特
徴とするクロックバッファ制御回路。 - 【請求項８】 請求項５において、遅延制御回路は出
力信号を出力し、かつ、前記遅延線制御回路からの方向
性カウントイネーブル信号に応じて動作する２進カウン
タ（２７Ａ，２７Ｂ）を備え、前記遅延線制御信号は２
進カウンタにより発生された出力信号を備えていること
を特徴とするクロックバッファ制御回路。 - 【請求項９】 請求項１において、可変遅延素子は、
システムクロック信号を入力し、第１および第２遅延線
制御信号に応じて第１および第２遅延クロック信号を発
生する制御可能可変遅延線（２６Ａまたは２６Ｂおよび
３０）と、前記遅延線制御信号に応じて前記第１および
第２遅延線制御信号を発生する遅延線制御回路（２７Ａ
，２７Ｂ）と、前記遅延制御回路からの選択信号に応じ
て、前記第１および第２遅延クロック信号のうちの１つ
の信号を媒介クロック信号として出力するセレクタ（３
１）とを備えたことを特徴とするクロックバッファ制御
回路。 - 【請求項１０】 請求項９において、各制御可能可変
遅延線は、前記システムクロック信号が入力される第１
遅延素子を含み、かつ、遅延素子（４０（ｉ）（ｊ））
が直列に接続された遅延素子群と、前記遅延素子群のう
ちの選択された遅延素子からの信号が入力される複数の
入力端子と、前記第１および第２クロック信号を出力す
る１つの出力端子と、前記遅延線制御信号が入力される
制御端子とを有し、かつ、所定量だけ遅延させるための
前記遅延線制御信号に応じて、前記複数のデータ入力端
子のうちの１つを選択し、選択された入力端子の信号を
出力端子から出力するマルチプレクサ回路（４２Ａ−４
２Ｄ）とを備えたことを特徴とするクロックバッファ制
御回路。 - 【請求項１１】 請求項１０において、各制御可能可
変遅延線は、出力信号を発生し、かつ、前記遅延線制御
回路からの第１および第２方向性カウントイネーブル信
号に応じて動作する２進カウンタ（２７Ａ，２７Ｂ）を
備え、前記遅延線制御信号は各２進カウンタにより発生
された出力信号を備えていることを特徴とするクロック
バッファ制御回路。 - 【請求項１２】 請求項９において、各制御可能可変
遅延線がランクを直列接続したランク群（４１）を備え
、ランクの１つが第１ランクであり、前記ランク群は、
遅延素子が直列に接続され、かつ、遅延素子の１つがそ
れぞれのランクの第１遅延素子であり、該第１遅延素子
に前記システムクロック信号が入力されている遅延素子
群（４０（ｉ）（ｊ））と、当該ランクの遅延素子のう
ちの選択された遅延素子からの信号が入力される複数の
入力端子と、当該ランクの次のランクの第１遅延素子に
クロック信号を出力する１つの出力端子と、遅延線制御
信号が入力される１つの制御端子とを有し、かつ、当該
ランクの遅延を選択する遅延線制御信号に応じて前記複
数の入力端子のうちの１つを選択し、選択された入力端
子の信号を前記出力端子から出力するマルチプレクサ回
路とを備えたことを特徴とするクロックバッファ制御回
路。 - 【請求項１３】 請求項１２において、遅延素子群は
その遅延量がランク単位で連続して減少することを特徴
とするクロックバッファ制御回路。 - 【請求項１４】 請求項１３において、１つのランク
の各遅延素子はその遅延量が当該ランクより後の全ての
ランクの全遅延素子群の遅延量と同一であることを特徴
とするクロックバッファ制御回路。 - 【請求項１５】 請求項１２において、遅延制御回路
は出力信号を出力し、かつ、前記遅延線制御回路からの
方向性カウントイネーブル信号に応じて動作する２進カ
ウンタ（２７Ａ，２７Ｂ）を備え、前記遅延線制御信号
は２進カウンタにより発生された出力信号を備えている
ことを特徴とするクロックバッファ制御回路。 - 【請求項１６】 請求項９において、可変遅延素子は
、前記第１および第２遅延クロック信号の間の位相関係
を示す遅延クロック位相関係信号を発生する位相比較回
路（３２Ａ，３２Ｂ）を備え、前記遅延制御回路（２２
）は前記遅延クロック位相関係信号に応じて前記選択信
号を発生することを特徴とするクロックバッファ制御回
路。 - 【請求項１７】 請求項１６において、位相比較回路
は、前記第１および第２遅延クロック信号の一方の位相
と他方の位相を比較した結果に応じて、位相関係信号を
発生する第１および第２遅延クロック位相比較器（３２
Ａ，３２Ｂ）を含むことを特徴とするクロックバッファ
制御回路。 - 【請求項１８】 請求項９において、セレクタは、そ
のデータ入力端子に前記第１および第２遅延クロック信
号が入力され、制御端子の選択制御信号に応じて、前記
第１および第２遅延クロック信号のいずれか一方を媒介
クロック信号としてデータ出力端子から出力するマルチ
プレクサ（７０）と、前記第１および第２遅延クロック
信号と前記遅延制御回路からの前記選択信号に応じて、
前記選択制御信号を発生する制御回路（７２，７３）と
を含むことを特徴とするクロックバッファ制御回路。 - 【請求項１９】 請求項１８において、制御回路は、
入力された前記遅延制御回路からの前記選択信号に応じ
て、選択信号を濾波するフィルタ回路（７２）と、選択
制御回路（７３）とを備え、前記選択制御回路（７３）
は、濾波された選択信号と選択制御信号の条件に応じて
選択比較信号を発生する比較器（８６，９０）と、第１
および第２遅延クロック信号の選択された位相関係に応
じて、位相関係信号を発生する位相検出回路（８５）と
、前記選択比較信号と前記位相関係信号とに応じて、前
記選択制御信号を発生する選択制御信号発生回路（８３
，８４）とを含むことを特徴とするクロックバッファ制
御回路。 - 【請求項２０】 請求項１９において、フィルタ回路
（７２）は、前記選択信号が入力され、遅延選択信号に
応じて発生する遅延回路（７４，７５，７６）と、前記
選択信号と前記遅延制御信号が入力され、かつ、前記選
択信号と前記遅延選択信号が異なる場合は、変化コンデ
ィションを有し、両信号のコンディションが同一である
場合は、保持コンディションを有する選択制御信号を発
生する比較回路（２３）と、前記遅延回路と前記比較回
路に接続され、かつ、濾波された選択信号を発生し、か
つ、（ｉ）遅延選択信号を、変化コンディションを有す
る選択制御信号に応じて、濾波された選択信号として出
力し、（ｉｉ）保持コンディションを有する選択制御信
号に応じて、濾波された選択信号を維持する選択回路（
８１，８２）とを備えたことを特徴とするクロックバッ
ファ制御回路。 - 【請求項２１】 請求項１において、位相比較器（２
３）は、前記クロックバッファ出力信号と前記システム
クロック信号の間の選択された位相関係に応じて、位相
識別信号を発生する位相検出器（１１０）と、入力され
た位相識別信号に応じて前記位相比較信号を発生するデ
コーダ（１１２）とを備えたことを特徴とするクロック
バッファ制御回路。 - 【請求項２２】 請求項２１において、入力された位
相識別信号を濾波するフィルタ（１１１）を備え、前記
ディコーダは前記濾波された位相識別信号に応じて位相
比較信号を発生することを特徴とするクロックバッファ
制御回路。 - 【請求項２３】 請求項２２において、フィルタは前
記位相識別信号をそれぞれ濾波するフィルタパスよりな
るフィルタパス群を含み、各フィルタパスは、入力され
た前記位相識別信号の１つを遅延する遅延回路（１２２
Ａ−１２５Ａ，１２２Ｂ−１２５Ｂ）と、前記位相識別
信号と前記遅延位相識別信号とが入力され、（ｉ）位相
識別信号と前記遅延位相識別信号のコンディションが異
なる場合は、変化コンディションを有し、（ｉｉ）位相
識別信号と前記遅延位相識別信号のコンディションが同
一である場合は、保持コンディションを有する選択制御
信号を発生する比較回路（１３０Ａ，１３０Ｂ，１３１
）と、前記遅延回路と前記比較回路に接続され、濾波さ
れた位相識別信号を発生し、かつ、（ｉ）変化コンディ
ションを有する選択制御信号に応じて、遅延位相選択信
号を、濾波された選択信号として出力するか、あるいは
、（ｉｉ）保持コンディションを有する選択制御信号に
応じて、濾波された位相選択信号を維持する選択回路（
１２６Ａ，１２７Ａ，１２６Ｂ，１２７Ｂ）とを備えた
ことを特徴とするクロックバッファ制御回路。 - 【請求項２４】 請求項２１において、位相検出器は
、遅延システムクロック信号を発生し、遅延システムク
ロック信号とシステムクロック信号により時間窓が規定
されるシステムクロック遅延回路（１１７）と、クロッ
クバッファ出力信号と時間窓の間の選択された関係に応
じて、位相比較信号を発生する基準比較回路（１１５，
１１６，１２０）とを備えたことを特徴とするクロック
バッファ制御回路。 - 【請求項２５】 請求項１において、ｉ．システムク
ロック信号が入力され、かつ、第１および第２遅延線制
御信号に応じて第１および第２遅延クロック信号を発生
し、かつ、（ａ）複数の遅延素子が直列に接続され、前
記複数の遅延素子の１つである第１遅延素子に前記シス
テムクロック信号が入力される遅延素子群（４０（ｉ）
（ｊ））と、（ｂ）前記複数の遅延素子のうち選択され
た遅延素子の端子からの信号が入力される複数のデータ
入力端子と、媒介クロック信号を出力する１つのデータ
出力端子と、前記遅延線制御信号が入力される制御端子
とを有し、かつ、選択された遅延を得るための遅延線制
御信号に応じて、前記複数のデータ入力端子のうちの１
つの端子からの信号を選択的にその出力端子から出力す
るマルチプレクサ回路（４２Ａ−４２Ｄ）と、（ｃ）前
記第１および第２遅延クロック信号の間の位相関係を示
す遅延クロック位相関係信号を発生し、この信号に応じ
て、前記遅延制御回路により前記選択信号を発生させる
位相比較回路（３２Ａ，３２Ｂ）とを含む第１および第
２制御可能遅延線（２６Ａまたは２６Ｂおよび３０）と
、ｉｉ．前記遅延制御信号に応じて、第１および第２遅
延線制御信号を発生し、かつ、前記第１および第２方向
性カウントイネーブル信号に応じて動作する２進カウン
タを備え、遅延線制御信号は２進カウンタの出力を備え
た第１および第２遅延線制御回路（２７Ａ，２７Ｂ）と
、ｉｉｉ．前記遅延制御回路からの選択信号に応じて、
前記第１および第２遅延クロック信号の一方を媒介クロ
ック信号として選択的に出力するセレクタ回路（３１）
とを含む可変遅延素子と、各状態が以前の状態、位相比
較信号、および遅延クロック位相関係信号により決定さ
れる状態群で動作する状態装置（図８）を具え、各状態
で、前記方向性カウントイネーブル信号と前記選択信号
を選択的に発生する遅延制御回路とを備えたことを特徴
とするクロックバッファ制御回路。
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