KR100568106B1 - 지터억제회로를 갖는 지연동기루프회로 - Google Patents

지터억제회로를 갖는 지연동기루프회로 Download PDF

Info

Publication number
KR100568106B1
KR100568106B1 KR1020030074677A KR20030074677A KR100568106B1 KR 100568106 B1 KR100568106 B1 KR 100568106B1 KR 1020030074677 A KR1020030074677 A KR 1020030074677A KR 20030074677 A KR20030074677 A KR 20030074677A KR 100568106 B1 KR100568106 B1 KR 100568106B1
Authority
KR
South Korea
Prior art keywords
delay
phase
signal
clock
delayed
Prior art date
Application number
KR1020030074677A
Other languages
English (en)
Other versions
KR20050039247A (ko
Inventor
김규현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030074677A priority Critical patent/KR100568106B1/ko
Priority to US10/925,522 priority patent/US7212052B2/en
Priority to CNB2004100857711A priority patent/CN100530972C/zh
Publication of KR20050039247A publication Critical patent/KR20050039247A/ko
Application granted granted Critical
Publication of KR100568106B1 publication Critical patent/KR100568106B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type

Abstract

본 발명은 지연동기루프회로에 관한 것이다.
본 발명은 직렬로 연결된 다수 개의 지연셀들로 구성되고 지연동기루프의 출력단에 직렬로 연결되어, 입력되는 신호를 소정시간만큼 지연시키는 가변지연단과 지연동기루프의 출력신호와 상기 가변지연단의 지연셀들에 의해 지연된 신호들의 위상을 혼합하는 위상혼합기(Phase Interpolator)로 구성된 지터억제회로를 갖는 지연동기루프회로를 개시한다.
지연동기루프, 지터, 위상혼합기, 위상비교기, 가변지연단

Description

지터억제회로를 갖는 지연동기루프회로{DELAY LOCKED LOOP HAVING JITTER SUPPRESS CIRCUIT}
도 1은 전형적인 지연동기루프회로의 블록도,
도 2는 본 발명의 제 1 실시예에 따른 지터억제회로를 갖는 지연동기루프회로의 구성도,
도 3a 내지 도 3b는 지연동기회로에 발생하는 지터의 예를 보여주는 도면,
도 4는 본 발명의 제 2실시예에 따른 지터억제회로를 갖는 지연동기루프회로의 구성도이다.
본 발명에 따른 도면들에서 실질적으로 동일한 구성과 기능을 가진 구성요소들에 대하여는 동일한 참조부호를 사용한다.
본 발명은 반도체 집적회로에 관한 것으로서, 특히 지연 동기 루프(DLL, Delay Locked Loop) 회로에 관한 것이다.
지연 동기 루프 회로는 기준클록 신호(reference clock signal)에 대하여 일정시간 위상이 앞서는 내부클록 신호를 제공하는데 사용된다. 일반적으로 내부클록 신호를 필요로하는 상황은 램버스 디램(RDRAM: Rambus DRAM) 및 싱크로너스 디램(SDRAM: Synchronous DRAM)과 같이, 기준클록 신호에 해당하는 외부클록 신호에 동기되어 동작하며 비교적 높은 집적도를 갖는 반도체 집적회로에서 발생한다.
좀더 상세히 설명하면, 입력핀을 통해 입력되는 외부클록 신호는 클록버퍼로 입력되어 클록버퍼로부터 내부클록 신호가 발생되며, 내부클록 신호가 데이터 출력버퍼를 제어하여 외부로 데이터가 출력된다. 그런데 내부클록 신호는 클록버퍼에 의해 외부클록 신호로부터 일정 시간 지연되고, 또한 데이터 출력버퍼로부터의 출력 데이터도 내부클록 신호로부터 일정 시간 지연된 후 출력된다.
이로 인하여 출력 데이터는 외부클록 신호에 대하여 많은 시간이 지연된 후에 출력되는 문제점이 있다. 다시말해 외부클록 신호 인가 후 데이터가 출력되는 시간, 즉 출력 데이터 액세스 시간(tAC)이 길어지는 문제점이 있다.
이러한 문제점을 해결하기 위하여 지연 동기 루프 회로를 사용하여 내부클록 신호의 위상을 소정 시간 앞서도록 만들어 줌으로써, 출력 데이터가 외부클록 신호에 대하여 지연없이 출력될 수 있다. 즉 지연 동기 루프 회로는 외부클록 신호를 수신하고 일정 시간 위상이 앞서는 내부클록 신호를 발생하며 내부클록 신호가 데이터 출력버퍼와 같은 각 부분의 클록 신호로서 사용된다.
도 1은 전형적인 지연동기루프회로의 블럭도이다. 종래의 전형적인 지연 동기 루프는, 도 1에 도시된 바와 같이, 위상검출기(Phase dector, 11), 차지펌프(Charge pump, 12), 전압제어지연라인(VCDL, Voltage Controlled Delay Line, 13)으로 구성된다.
이와 같은 지연동기루프회로(DLL)는 그 특성상 입력클록 즉, 외부클록이 가지고 있는 지터(jitter)를 그대로 출력, 즉 내부클록으로 전달한다. 특히, I/O 주파수가 더욱 고속화되면 외부클록의 지터(jitter)를 걸러내지 못할 경우 시스템 특성을 현저히 저하시키게 된다는 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위하여 창안된 것으로, 본 발명의 목적은 지터를 억제할 수 있는 지연동기루프회로를 제공하는데 있다.
상기의 목적을 달성하기 위한 본 발명의 구성은 지터억제회로를 갖는 지연동기루프회로에 있어서, 상기 지터억제회로는 상기 지연동기루프의 출력단에 직렬로 연결되어, 입력되는 신호를 소정시간만큼 지연시키는 가변지연단과; 상기 지연동기루프의 출력신호와 상기 가변지연단에 의해 지연된 신호의 위상을 합성하는 위상합성기;를 포함하여 구성되는 것을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2는 본 발명의 제 1 실시예에 따른 지터억제회로를 갖는 지연동기루프회로의 구성도이다.
도 2를 참조하면, 본 발명의 제 1실시예에 따른 지터억제회로를 갖는 지연동기루프회로는 지연동기루프(100a)와 지터억제회로(200a)로 구성된다.
상기 지연동기루프는 상기에서 살펴본 종래의 전형적인 지연동기루프와 같이 위상검출기(Phase dector, 11), 차지펌프(Charge pump, 12), 전압제어지연라인(VCDL, Voltage Controlled Delay Line, 13)으로 구성된다.
상기 위상검출기(11)는 입력된 외부클록과 궤환된 상기 지연동기루프의 출력클록의 위상차를 비교하고 그 결과를 검출신호로 출력한다.
상기 차지펌프(12)는 상기 위상검출기(11)의 출력신호를 캐패시터를 이용하여 전압신호로 변환한다.
상기 전압제어지연라인(13)은 상기 차지펌프(12)의 출력전압신호에 대응하는 만큼의 지연시간만큼 상기 외부클록을 지연시켜 내부클록으로 출력한다. 또한 상기 전압제어지연라인에서 출력된 신호는 궤환되어 상기 위상검출기의 입력이 된다.
상기 지터억제회로는 가변지연단과 위상혼합기로 구성된다.
상기 가변지연단은 상기 지연동기루프의 출력단에 직렬로 연결되어, 입력되는 신호를 소정시간만큼 지연시킨다. 상기 가변지연단은 직렬로 연결된 다수 개의 지연셀들로 구성된다.
상기 위상혼합기는 상기 지연동기루프(100a)의 출력신호와 상기 가변지연단의 지연셀들에 의해 지연된 신호들의 위상을 혼합한다. 도 2에서 볼 수 있는 바와 같이 상기 위상혼합기는 다수 개의 신호를 입력받아 이들 신호들의 위상을 혼합하며, 위상혼합시 a0, a1, a2, a3, a4 등과 같은 가중치를 주어 위상을 혼합한다.
상기와 같이 구성된 본 발명의 제 1 실시예에 따른 지연동기루프회로의 동작을 설명하면 다음과 같다.
도 2에서 볼 수 있는 바와 같이, 본 발명의 제 1 실시예에 따른 지연동기루프회로는 지연동기루프(100a)의 출력을 클록주기(T)만큼 순차적으로 지연된 신호를 여러 개 만들어 낸 다음, 그 것들의 위상(phase)을 모두 합성(interpolation)한다. 이 때에 합성가중치(interpolation weight)는 a0, a1, a2, a3, a4 이다.
이와 같이, 본 발명의 제 1 실시예에 따른 지터억제회로를 갖는 지연동기루프회로는 위상동기루프의 현재의 출력과, 한 주기 이전의 출력과, 두 주기 이전의 출력들의 위상들을 모두 소정의 가중치로써 가중 평균한 값을 갖게 된다. 이를 수식으로 표현하면 아래의 수학식 1과 같다.
Figure 112003039817353-pat00001
상기 수학식 1에서 X(z)는 입력클록의 지터이고, Y(z)는 최종출력의 지터이다. 만일, 입력클록이 한 번은 (+)의 지터를 갖고, 다음 번은 (-)의 지터를 갖는 것을 반복한다면, 즉, x(n)이 도 3a와 같이 된다고 가정하자. 그렇다면 Y(z) = (1+z)*X(z) 라는 수식, 즉, y(n) = x(n) + x(n-1) 이 되도록 함으로써 y(n)이 항상 '0'이 되도록 할 수 있다.
또 다른 예로, x(n)이 도 3b와 같다면, Y(z) = (1+z2)*X(z) 라는 수식, 즉, y(n) = x(n) + x(n-2) 가 되도록 함으로써 y(n)이 항상 '0'이 되도록 할 수 있다.
그리고 상기와 같은 두 경우 모두에 대해서 지터를 없애려면, Y(z) = (1+z)*(1+z2)*X(z) = (1+z+z2+z3)*X(z) 라는 수식, 즉, y(n) = x(n) +x(n-1) +x(n-2) +x(n-3) 이 되도록 하면 된다.
즉, 수학식 1의 혼합가중치(interpolation weight) a0,a1...ai 를 적절하게 선택한다면, 임의의 입력 지터에 대해서도 위상동기루프회로의 최종 출력의 지터를 '0'이 되도록 할 수 있다.
도 4는 본 발명의 제 2실시예에 따른 지터억제회로를 갖는 지연동기루프회로의 구성도이다.
도 4에서 볼 수 있는 바와 같이, 본 발명의 제 2실시예에 따른 지터억제회로를 갖는 지연동기루프회로는 지연동기루프(100b)의 출력을 클록주기(T)만큼 순차적으로 지연된 신호를 여러 개 만들어 낸 다음, 그 것들의 위상(phase)을 모두 합성(interpolation)한다는 점에서는 상기 제 1실시예에서와 같다. 그러나 본 발명의 제 2실시예에 따른 지터억제회로를 갖는 지연동기루프회로는 가중치 a0, a1, a2, a3, a4를 주어 위상혼합을 하는 제 1위상혼합기 이외에 가중치 b0, b1, b2, b3, b4를 주어 위상혼합을 하는 제 2위상혼합기를 갖는다.
상기 제 2위상혼합기의 출력은 궤환되어 상기 지연동기루프(100b)의 위상비교기의 입력이 된다. 즉, 상기 지연동기루프(100b)의 출력을 위상비교기로 궤환시켜 입력클록과 위상을 비교하는 상기 제 1 실시예에서와는 달리 상기 제 2위상혼합기에서 출력된 신호를 위상비교기로 궤환하여 입력클록과 위상을 비교한다.
도 4에서 보인 본 발명의 제 2실시예에 따른 지터억제회로를 갖는 지연동기루프의 입력지터와 출력지터의 관계를 수식으로 표현하면 다음 수학식 2와 같다.
Figure 112003039817353-pat00002
상술한 수학식 2에 따르면, 제2위상혼합기를 포함하는 본 발명의 지터억제회로는 피드백(Feedback)되는 신호를 이용하여 보다 정밀한 지터억제를 위한 동작을 보장할 수 있다. 제1혼합기의 가중치를 설정하는 것 외에, 피드백되는 제2위상혼합기의 가중치 b0, b1, b2, b3, b4,..들을 설정하여 지터억제의 여유도(Margin)를 증가시킬 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이 본 발명에 의하면, 지연동기에서 발생하는 지터를 억제할 수 있다는 장점이 있다.

Claims (12)

  1. 지터 억제회로를 갖는 지연동기루프에 있어서,
    상기 지터 억제회로는:
    상기 지연동기루프의 출력단에 직렬로 연결되어, 입력되는 신호를 소정시간만큼 지연시키는 가변지연단과;
    상기 지연동기루프의 출력신호와 상기 가변지연단에 의해 지연된 신호의 위상을 합성하는 위상합성기를 포함하여 구성되는 것을 특징으로 하는 지터억제회로를 갖는 지연동기루프.
  2. 제 1항에 있어서,
    상기 가변지연단은 클록 주기와 동일한 시간 지연을 갖는 하나 이상의 지연셀들이 직렬로 연결되며,
    상기 위상합성기는 상기 지연동기루프의 출력신호와 상기 가변지연단의 상기 각 지연셀들에 의해 지연된 각 신호의 위상을 합성하는 다입력 위상합성기인 것을 특징으로 하는 지터억제회로를 갖는 지연동기루프.
  3. 제 1항 또는 제 2항에 있어서,
    상기 위상합성기는 상기 가변지연단의 상기 각 지연셀들에 의해 지연된 각 신호에 위상가중치를 주어 위상을 합성하여, 상기 각 지연셀들의 출력신호들의 가 중위상평균된 신호를 출력하는 것을 특징으로 하는 지터억제회로를 갖는 지연동기루프.
  4. 외부 클록 신호를 위상 조정된 내부 클록 신호로 생성하는 지연동기루프에 있어서,
    상기 외부 클록 신호와 상기 내부 클록 신호의 위상을 비교하는 위상검출기와;
    상기 위상검출기의 비교 결과를 전압신호로 생성하는 차지펌프와;
    상기 전압신호에 응답하여 상기 외부 클록의 지연을 제어하여 내부 클록을 생성하는 전압제어 지연회로와;
    상기 내부 클록 신호에 포함된 지터(jitter)를 억압하여 내부 구동 클록으로 공급하는 지터억제회로를 포함하는 것을 특징으로 하는 지연동기루프.
  5. 제 4항에 있어서,
    상기 지터억제회로는:
    상기 내부 클록 신호의 주기와 동일한 값을 갖는 하나 이상의 지연셀이 직렬로 연결된 가변지연단과;
    상기 내부 클록 신호와 상기 하나 이상의 지연셀들에 의해 지연된 각 클록 신호에 위상가중치들이 곱하여 합성하는 위상합성기를 포함하는 것을 특징으로 지연동기루프.
  6. 제 5항에 있어서,
    상기 위상합성기는 상기 지연셀들에 의해 지연된 각 클록 신호에 상기 지터를 억압하는 수치에 해당하는 상기 위상가중치를 부가하여 합성하는 것을 특징으로 하는 지연동기루프.
  7. 외부 클록 신호를 위상 조정된 내부 구동 클록 신호로 공급하는 지연동기루프에 있어서,
    외부 클록 신호와 피드백 클록 신호를 비교하는 위상검출기와;
    상기 위상검출기의 위상 비교 신호를 전압 신호로 전환하는 차지펌프와;
    상기 전압 신호에 응답하여 상기 위부 클록의 위상을 제어하는 제 1 내부 클록 신호로 생성하는 전압제어 지연기와;
    상기 제 1 내부 클록 신호를 입력으로 하는, 상기 외부 클록 주기와 동일한 값을 갖는 하나 이상의 지연셀이 직렬로 연결된 가변지연단과;
    상기 제 1 내부 클록과 상기 하나 이상의 지연셀들의 각 출력 클록에 상기 제 1 내부 클록에 포함된 지터를 억압하는 제 1 가중치들을 부가하여 내부 구동 클록으로 공급하는 제 1 위상합성기와;
    상기 제 1 내부 클록과 상기 하나 이상의 지연셀들의 각 출력 클록에 제 2 가중치들을 부가하여 피드백 클록 신호로 생성하는 제 2 위상합성기를 포함하는 것을 특징으로 하는 지연동기루프.
  8. 제 7항에 있어서,
    상기 제 2 가중치는 상기 외부 클록 신호에 포함된 지터 및 위상 편이가 보상되도록 설정되는 것을 특징으로 하는 지연동기루프.
  9. 제 7항 또는 제 8항에 있어서,
    상기 제 1 및 제 2 위상합성기는 상기 각 지연셀들의 출력신호들을 제 1 가중치 및 제 2 가중치로 가중위상평균된 신호를 출력하는 것을 특징으로 하는 지연동기루프.
  10. 지연동기루프의 지터를 억압하는 방법에 있어서,
    지연동기루프의 출력 클록을 입력 클록의 주기에 해당하는 지연시간을 갖는 직렬로 구성된 복수의 지연기로 지연하고;
    상기 지연동기루프의 출력 클록과 상기 복수의 지연기로부터 출력되는 각 지연 클록을 각각 소정의 가중치로 합성하여 내부 클록으로 공급하는 것을 특징으로 하는 지터 억압 방법.
  11. 제 10 항에 있어서,
    상기 소정의 가중치는 상기 지연동기루프의 출력 클록에 포함된 일정한 패턴을 갖는 지터를 제거하는 가중치인 것을 특징으로 하는 지터 억압 방법.
  12. 제 10 항에 있어서,
    상기 소정의 가중치는 상기 지연동기루프의 출력 클록이 위상 평균값을 출력하도록 설정되는 것을 특징으로 하는 지터 억압 방법.
KR1020030074677A 2003-10-24 2003-10-24 지터억제회로를 갖는 지연동기루프회로 KR100568106B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020030074677A KR100568106B1 (ko) 2003-10-24 2003-10-24 지터억제회로를 갖는 지연동기루프회로
US10/925,522 US7212052B2 (en) 2003-10-24 2004-08-25 Jitter suppressing delay locked loop circuits and related methods
CNB2004100857711A CN100530972C (zh) 2003-10-24 2004-10-18 抖动抑制延迟锁定环电路及相关方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030074677A KR100568106B1 (ko) 2003-10-24 2003-10-24 지터억제회로를 갖는 지연동기루프회로

Publications (2)

Publication Number Publication Date
KR20050039247A KR20050039247A (ko) 2005-04-29
KR100568106B1 true KR100568106B1 (ko) 2006-04-05

Family

ID=34511072

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030074677A KR100568106B1 (ko) 2003-10-24 2003-10-24 지터억제회로를 갖는 지연동기루프회로

Country Status (3)

Country Link
US (1) US7212052B2 (ko)
KR (1) KR100568106B1 (ko)
CN (1) CN100530972C (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11757613B2 (en) 2021-05-20 2023-09-12 The Hong Kong University Of Science And Technology PAM-4 receiver with jitter compensation clock and data recovery

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7724857B2 (en) * 2006-03-15 2010-05-25 Agere Systems Inc. Method and apparatus for improving linearity in clock and data recovery systems
US7388795B1 (en) * 2006-12-28 2008-06-17 Intel Corporation Modular memory controller clocking architecture
KR100859836B1 (ko) * 2007-03-31 2008-09-23 주식회사 하이닉스반도체 지연 셀과 그를 이용한 전압제어 발진기
US7961026B2 (en) 2007-03-31 2011-06-14 Hynix Semiconductor Inc. Delay cell and phase locked loop using the same
US7737742B2 (en) 2008-02-14 2010-06-15 Qimonda Ag Delay locked loop
US10706916B1 (en) * 2019-04-03 2020-07-07 Synopsys, Inc. Method and apparatus for integrated level-shifter and memory clock

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4809209A (en) * 1985-08-26 1989-02-28 Rockwell International Corporation Mybrid charge-transfer-device filter structure
US5554945A (en) * 1994-02-15 1996-09-10 Rambus, Inc. Voltage controlled phase shifter with unlimited range
US5717619A (en) * 1995-10-20 1998-02-10 Cirrus Logic, Inc. Cost reduced time varying fir filter
US6125157A (en) * 1997-02-06 2000-09-26 Rambus, Inc. Delay-locked loop circuitry for clock delay adjustment
US6591283B1 (en) * 1998-12-24 2003-07-08 Stmicroelectronics N.V. Efficient interpolator for high speed timing recovery
US6794912B2 (en) * 2002-02-18 2004-09-21 Matsushita Electric Industrial Co., Ltd. Multi-phase clock transmission circuit and method
US6677793B1 (en) * 2003-02-03 2004-01-13 Lsi Logic Corporation Automatic delay matching circuit for data serializer
KR100543465B1 (ko) * 2003-08-04 2006-01-20 고려대학교 산학협력단 지연된 클록 신호를 발생하는 장치 및 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11757613B2 (en) 2021-05-20 2023-09-12 The Hong Kong University Of Science And Technology PAM-4 receiver with jitter compensation clock and data recovery

Also Published As

Publication number Publication date
US7212052B2 (en) 2007-05-01
US20050088211A1 (en) 2005-04-28
CN1610262A (zh) 2005-04-27
KR20050039247A (ko) 2005-04-29
CN100530972C (zh) 2009-08-19

Similar Documents

Publication Publication Date Title
US7994828B2 (en) Frequency divider, frequency dividing method thereof, and phase locked loop utilizing the frequency divider
US6388485B2 (en) Delay-locked loop circuit having master-slave structure
US7184509B2 (en) Delay locked loop circuit for internally correcting duty cycle and duty cycle correction method thereof
US8106690B2 (en) Semiconductor integrated circuit device
US7940098B1 (en) Fractional delay-locked loops
JP4298688B2 (ja) クロック発生回路及びクロック発生方法
US10205460B2 (en) Fractional-N frequency synthesizer and method thereof
US20090141774A1 (en) Spread spectrum clock generator capable of frequency modulation with high accuracy
JP2002100982A (ja) Ｄｌｌ回路
JP3487533B2 (ja) 逓倍回路及び半導体集積回路装置
KR100568106B1 (ko) 지터억제회로를 갖는 지연동기루프회로
KR101032891B1 (ko) 클럭생성회로
JP4079733B2 (ja) 位相同期ループ回路
JP2004171082A (ja) 遅延生成方法及びそれに基づく遅延調整方法、並びにそれらを適用した遅延生成回路，遅延調整回路
JP5298953B2 (ja) ディザ処理型クロック発生器
KR100234729B1 (ko) 디지탈 디엘엘 회로
US20040027181A1 (en) Clock multiplying PLL circuit
KR100531457B1 (ko) 다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기루프
JP2000124795A (ja) デジタルｄｌｌ回路
KR20090117118A (ko) 지연 고정 루프 회로 및 지연 고정 방법
US8405436B2 (en) Multi-phase clock generator
JP3853268B2 (ja) 多相出力クロック発生回路
KR100998259B1 (ko) 다중위상신호 생성기 및 지연 값 제어신호 생성방법
JP2918754B2 (ja) Ｐｌｌ回路
JP2013021576A (ja) 遅延クロック信号生成回路およびパルス生成回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee